KR20010085446A - 산화탄탈막을 갖는 반도체장치 제조방법 - Google Patents
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Abstract
질소를 플라즈마로써 분해한 질소라디칼의 분위기 속에서 열질화를 행하기 위한 원격플라즈마질화처리를 사용하여 실리콘질화막이 하부전극 위에 형성된다. Ta2O5막이 실리콘질화막 위에 형성된 후, Ta2O5막은 산소를 플라즈마로써 분해한 산소라디칼의 분위기 속에서 열산화를 행하기 위한 원격플라즈마산화처리를 사용하여 산화/결정화된다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히, 금속산화물로서 산화탄탈막을 구비한 절연막을 갖는 반도체장치의 제조방법에 관한 것이다.
절연막이 두 개의 전극들 사이에 끼어있는 구조의 커패시터소자는 정보를 저장하기 위해 반도체장치, 특히, DRAM 메모리장치의 내부에 형성된다. 최근의 반도체장치에서는, 반도체장치가 고집적화됨에 따라, 그 속에 형성되어 통합된 커패시터소자들도 고집적화되고 정교하게 구성되고 있다. 그러므로, 요구된 용량을 확보하기 위한 다양한 대책들이 이용된다.
예를 들면, 폴리실리콘이 커패시터소자의 하부전극에 사용될 때, 하부전극의 표면에 미세한 요철들을 형성함으로써 표면적을 증가시키기 위한 기법이 시도되었다. 구체적으로는, HSG(Hemispherical Grained Polysilicon)라 불리는 구형 또는 반구형 그레인들을 하부전극의 표면에 형성하는 방법이 제안되었다.
게다가, 절연막 속에 고유전율재료를 사용함으로써 용량을 증가시키기 위한 방법도 제안되었다. 산화탄탈(Ta2O5)막이 그러한 고유전율재료로서 알려져 있다.
우리는 그러한 방법들을 조합하여 도 9a 내지 도 9d에 보인 공정에 의해 커패시터소자의 용량을 증가시키는 구조를 형성하도록 시도하였다.
도 9a 내지 도 9d는 관련 기술의 반도체장치에 배치된 커패시터소자의 제조공정을 보여주는 단면도들이다. 도 9a 내지 도 9d에는 트랜지스터를 형성하기 위한 공정 및 배선공정이 생략되었는데, 그것은 이러한 공정들이 본 발명의 특징들에 무관하기 때문이다. 도 9d는 절연막 속의 HSG가 도면의 단순화를 위해 생략된 상황을 보여준다. 그러나, 실제 절연막은 도 9c에 보인 것과 같은 구조를 가진다.
도 9a에서, 트랜지스터의 드레인인 확산층(102)에 연결된 개공(103)이, 먼저, 실리콘(Si)기판(100) 위에 형성된 층간절연막(101) 속에 포토리소그라피기법을 사용하여 형성된다. 그 후, 인(P)으로 도핑된 폴리실리콘막(도즈량 : 1 ×1020/㎤)이 개공(103)을 매립하기 위하여 하부전극으로서 형성된다. 또, 폴리실리콘막은 포토리소그라피기법을 사용하여 소망의 형상으로 패터닝되어 하부전극(104)이 형성된다.
이어서, 시레인(SiH4)이 조사되는 동안, 어닐처리(550℃, 20분)가 수행되어 HSG의 코어가 하부전극(104) 위에 형성된다. 게다가, 진공상태에서 어닐처리(550℃, 20분)를 수행함으로써 그레인이 코어 주위에서 성장된다. 따라서, HSG(105)가 하부전극(104) 위에 형성된다(도 9b).
다음으로, 약 15Å의 두께를 갖는 실리콘질화막(106)이 질소를 함유한 분위기에서 단기간의 열질화(thermal nitriding)를 수행하기 위한 RTN(Rapid Thermal Nitrogen: 800℃, 60초, NH3; 5SLM)처리에 의해 HSG(105)의 표면에 형성된다. 약 100Å의 두께를 갖는 Ta2O5막(107)이 실리콘질화막(106) 위에 CVD법에 의해 형성된다(도 9c).
그 후에, Ta2O5막(107)은 산소(O2)를 함유한 분위기에서 단기간의 열산화를 수행하기 위한 RTO(Rapid Thermal Oxygen: 800℃, 60초, O2; 5SLM)처리를 수행함으로써 산화되고 또 결정화된다. Ta2O5막(107)이 HSG(105) 위에 성장된 후, Ta2O5막(107)은 오존(O3)분위기에서 자외선(UV)어닐처리(500℃, 5분)를 수행함으로써 산화되는 경우도 있다.
그 후, 커패시터소자를 형성하기 위해, 약 100Å의 두께를 갖는 질화티탄(TiN)막(109)이 전술한 절연막(108) 위에 CVD법에 의해 성장되어 Ta2O5막(107) 및 폴리실리콘의 반응을 억제한다. 인으로써 도핑된 폴리실리콘막(도즈량: 1 ×1020/㎤)이 상부전극으로서 질화티탄막(109) 위에 형성된다. 끝으로, 질소(N2)분위기에서 RTA(Rapid Thermal Anneal; 예컨대, 700℃, 60초)처리를 수행함으로써 인이 활성화된다. 이리하여, 상부전극(110)은 포토리소그라피기법을 사용하여 소망의 형상으로 패터닝된다(도 9d).
그러나, 전술한 제조방법으로 형성된 Ta2O5막에서는 산소결손(oxygen loss)이 커서 누설전류가 많아지고, 커패시터소자의 절연막의 성능이 저하된다는 문제가 있다.
고온에서 RTO처리를 수행하는 것은 누설전류를 감소시키는데 충분하다. 그러나, 최근의 반도체장치에서는 서로 섞여있는 논리디바이스 및 메모리디바이스를 갖는 시스템온칩(system on chip, SOC)을 형성하는 것이 진전되고 있다. 따라서, 논리디바이스의 트랜지스터가 고온에서의 열처리에 견딜 수 없다는 문제가 발생한다.
고속동작과 같은 고성능이 논리디바이스의 트랜지스터에 요구된다. 그러므로, 붕소(B)가 p채널트랜지스터의 게이트전극(폴리실리콘)에 주입되며, 인(P)이 n채널트랜지스터의 게이트전극(폴리실리콘)에 주입되고, 채널들 및 게이트전극들의 불순물들의 종류들은 서로 부합되도록 정해진다. 이리하여, 공핍영역이 게이트산화막의 바로 아래에 형성되고, 채널이 깊어짐으로 인한 온(ON)전류의 감소 및 제어능력의 감소가 방지된다.
커패시터소자는 보통은 트랜지스터가 형성된 후에 형성된다. 그러므로, 커패시터소자가 이것의 형성공정에서 고온으로 가열되는 경우, 논리디바이스 안에 형성된 p채널트랜지스터의 게이트전극에서의 붕소(B)는 게이트 내에서 확산되고, 게다가 게이트산화막을 통하여 채널 속으로도 확산된다. 그러므로, 트랜지스터의 문턱전압(Vt)이 변화한다는 문제가 있다.
Ta2O5막의 산소결손은 산화탄탈이 결정화될 때의 산소의 부족으로 인해 생기는 현상이다. 이 산소결손은 누설전류의 경로가 된다. 오존(O3)분위기에서 전술한 UV어닐처리(이후 'UV/O3어닐처리'라 함)를 수행하여 불충분한 산소를 공급하는 방법이 알려져 있다.
UV/O3어닐처리에서, 오존의 수명이 고온에서는 극히 짧다. 그러므로, UV/O3어닐처리는 약 600℃의 온도까지만 사용될 수 있다. Ta2O5막이 약 650℃ 이상의 온도에서 결정화되므로, UV/O3어닐처리만으로써 Ta2O5막을 산화/결정화기는 어렵다. 그러므로, UV/O3어닐처리 후에 RTO처리를 수행함으로써 Ta2O5막을 결정화하는 것이 필요하다.
그러나, 이 경우에도, RTO처리시의 온도가 어떤 한도(약 800℃)까지 증가되지 않는 한 불충분한 산소를 충분히 공급하는 것은 불가능하다. 그러므로, 전술한 결정화로 인한 문제가 불가피하게 일어난다.
전술한 바와 같이, Ta2O5막이 형성되기 전에 실리콘질화막(Si3N4)이 HSG(또는 하부전극) 위에 형성된다. 이 실리콘질화막은, Ta2O5막의 산화/결정화공정에서 인가된 고온으로 인해 하부전극 표면의 폴리실리콘이 산화되어 산화실리콘막을 형성하는 것을 방지하고, 절연막의 상대유전율이 감소되는 것을 방지한다. 그러나, 산화탄탈막의 산화/결정화공정에서 인가된 온도가 높다면 실리콘질화막도 산화된다. 그러므로, Si, N 및 O가 서로 섞여있는 비정질상태의 계면층이 하부전극 위에 형성된다. 따라서, Ta2O5막을 포함한 전체 절연막의 상대유전율이 감소되어 그 결과 커패시터소자의 용량이 감소된다.
범용DRAM의 구조에서, 정보를 저장하기 위한 메모리셀부는 n채널트랜지스터만을 가지고, 디코더에 의해 구성된 주변회로, 제어회로 등은 p채널트랜지스터 및 n채널트랜지스터를 각각 가진다. 전술한 논리디바이스에서와 같은 고성능은 주변회로를 위한 트랜지스터들에는 필요하지 않다. 그러므로, n채널트랜지스터의 게이트전극과 유사하게, 인(P)이 주변회로의 p채널트랜지스터의 게이트전극(폴리실리콘)에 주입되고, 그래서 제조공정이 단축된다.
따라서, 붕소를 트랜지스터의 채널들에 확산시킴으로써 문턱전압(Vth)이 변화하는 문제가 일어나지 않는다. 그러므로, Ta2O5막의 산소결손은 고온에서 RTO처리를 수행함으로써 감소되며 그 결과로 누설전류가 감소될 수 있다. 그러나, Ta2O5막이 고온으로 가열되는 경우, 절연막의 상대유전율은 전술한 계면층을 형성함으로 인해 감소되며 그 결과 커패시터소자의 용량이 감소된다.
본 발명의 목적은, 비교적 저온에서의 열처리로 산화탄탈막을 구비한 절연막을 형성할 수 있어 논리디바이스를 위한 트랜지스터의 성능이 영향을 받지 않게 되는 반도체장치를 제조하는 방법을 제공함에 있다.
게다가, 본 발명의 다른 목적은, 누설전류를 감소시키고 용량을 증가시킬 수 있는 산화탄탈막을 구비한 절연막을 갖는 커패시터소자를 형성하기 위한 반도체장치 제조방법을 제공함에 있다.
도 1은 RTN 또는 RPN처리에서의 온도와 실리콘기판 위에 형성된 실리콘질화막의 두께의 관계를 보여주는 그래프,
도 2는 실리콘질화막이 RTN 또는 RPN처리를 사용하여 형성된 후의 일정한 조건에서 실리콘질화막이 열적으로 산화된 경우의 막두께의 증가량을 보여주는 그래프,
도 3은 RPO처리시의 온도와 실리콘기판 위에 형성된 산화탄탈막의 SiO2환산막두께의 관계를 보여주는 그래프,
도 4는 RPO처리시의 온도와 이 온도에서 형성된 산화탄탈막의 누설전류밀도의 관계를 보여주는 그래프,
도 5는 본 발명에 따른 반도체장치 제조방법을 실현하기 위한 원격플라즈마실의 대략적인 구조를 보여주는 개략도,
도 6은 도 5에 보인 원격플라즈마실을 구비한 반도체장치 제조장치의 개략적인 구성을 보여주는 모식도,
도 7은 본 발명에 따른 반도체장치 제조방법에 의해 형성된 산화탄탈막의 형성조건에 대한 SiO2환산막두께의 관계를 보여주는 그래프,
도 8은 본 발명에 따른 반도체장치 제조방법에 의해 형성된 산화탄탈막의 형성조건에 대한 누설전류밀도의 관계를 보여주는 그래프,
도 9a 내지 도 9d는 기존 반도체장치에 배치된 커패시터소자의 제조공정을 보여주는 공정도들.
*도면의 주요부분에 대한 부호의 설명
1 : 웨이퍼 2 : 광원
10 : 열처리실 20 : 원격플라즈마발생기
21 : 플라즈마발생부 22 : 마이크로파발생기
23 : 정합기
본 발명의 반도체장치 제조방법은, 실리콘질화막을 커패시터의 하부전극 위에 형성하는 단계; 산화탄탈막을 실리콘질화막 위에 형성하는 단계; 및 산화탄탈막을 산화 및 결정화하는 단계를 포함하며, 실리콘질화막을 형성하는 단계 및 산화탄탈막을 산화 및 결정화하는 단계 중의 하나는 원격플라즈마(remote plasma)를 사용하여 수행된다.
본 발명의 반도체장치 형성방법은, 막을 반도체기판 위에 형성하는 단계; 및 막을 플라즈마에 본질적으로 노출시키지 않고 산소라디칼 및 질소라디칼 중의 하나에 막을 노출시키면서 막을 어닐링하여 산화막 및 질화막 중의 하나를 형성하는 단계를 포함한다.
본 발명의 반도체장치 형성방법은, 반도체기판 위에 관통홀을 갖는 절연막을 형성하여 상기 반도체기판의 일부를 노출시키는 단계; 하부전극을 관통홀을 통과하는 일부에 형성하는 단계; 복수개의 반구형그레인들을 하부전극 위에 형성하는 단계; 하부전극 및 반구형그레인들의 표면들을 원격플라즈마법을 사용하여 질화시켜,하부전극 및 반구형그레인들의 표면들에 질화막을 형성하는 단계; Ta2O5막을 질화막 위에 형성하는 단계; Ta2O5막을 원격플라즈마법을 사용하여 산화 및 결정화시키는 단계; 금속질화막을 결정화된 Ta2O5막 위에 형성하는 단계; 및 상부전극을 금속질화막 위에 형성하는 단계를 포함한다.
전술한 제조 또는 형성 방법들 중의 어느 것이나 하부전극 위에 HSG를 형성하기 위한 공정을 가지고, 커패시터소자는 DRAM에 정보를 저장하기 위해 적절히 사용된다.
전술한 반도체장치 제조방법에서는, 강한 내산화성을 갖는 실리콘질화막이 원격플라즈마질화처리를 사용하여 얻어질 수 있다. 그러므로, 산화탄탈막의 산화 및 결정화에서의 계면층의 형성으로 인한 절연막의 상대유전율의 감소는 억제될 수 있다.
바람직한 품질의 절연막은 원격플라즈마산화처리를 사용하여 산화탄탈막을 산화 및 결정화함으로써 저온에서의 열처리에서도 얻어질 수도 있다. 게다가, 더 바람직한 품질의 절연막이 고온에서 열처리를 수행함으로써 얻어질 수도 있다.
본 발명의 전술한 및 다른 목적들, 특징들 및 이점들은 첨부도면을 참조한 다음의 상세한 설명으로부터 보다 명확하게 될 것이다.
본 발명에 따른 반도체장치 제조방법에서는, 질소가 플라즈마에 의해 분해된 질소라디칼의 분위기에서 열적으로 질화되는 원격플라즈마질소(remote plasma nitrogen; RPN)처리를 사용하여 실리콘질화막이 하부전극 위에 형성된다. 게다가,관련된 경우와 유사하게, Ta2O5막이 RTO처리를 사용하여 산화/결정화된다.
다르게는, 관련된 경우와 유사하게, 실리콘질화막은 RTN처리를 사용하여 형성되고 Ta2O5막은 플라즈마에 의해 산소라디칼로 분해된 분위기에서 산소가 열적으로 산화되는 원격플라즈마산소(remote plasma oxygen; RPO)를 사용하여 산화/결정화된다.
게다가, 실리콘질화막은 하부전극 위에 RTN처리를 사용하여 형성되고, Ta2O5막은 RPO처리를 사용하여 산화/결정화된다.
RPN처리 및 RPO처리를 사용하여 얻어진 효과들을 도 1 내지 도 4를 참조하여 설명한다.
도 1은 RTN 또는 RPN처리에서의 온도와 실리콘기판 위에 형성된 실리콘질화막의 두께의 관계를 보여주는 그래프이다. 도 2는 실리콘질화막이 RTN 또는 RPN처리를 사용하여 형성된 후에 실리콘질화막이 일정한 조건에서 열적으로 산화되는 경우의 막두께의 증가량을 보여주는 그래프이다. 도 3은 RPO처리시의 온도와 실리콘기판 위에 형성된 산화탄탈막의 SiO2환산막두께의 관계를 보여주는 그래프이다. 도 4는 RPO처리시의 온도와 이 온도에서 형성된 산화탄탈막의 누설전류밀도의 관계를 보여주는 그래프이다.
도 2는 실리콘질화막이 형성된 후 실리콘질화막이 600℃에서 60초 동안 RPO처리에 의해 산화된 경우의 측정결과들을 보여준다. 도 3 및 도 4는, 약 15Å의 두께를 갖는 실리콘질화막, 약 100Å의 두께를 갖는 Ta2O5막, 약 100Å의 두께를 갖는 질화티탄막이 하부전극(폴리실리콘) 위에 개별적으로 형성되고, 상부전극(폴리실리콘)이 이러한 막들 위에 형성된 샘플 커패시터소자의 측정값들을 보여준다. 실리콘질화막은 800℃에서 100초의 RTN처리에 의해 형성된다.
도 3에 보여진 SiO2환산막두께는, 전술한 샘플 커패시터소자의 용량측정값 및 이산화실리콘(SiO2)의 이상적인 상대유전율로부터 측정한 값과 동일한 용량을 제공하는 SiO2막의 두께를 계산함으로써 얻어진 값이다. 따라서, 도 3은 SiO2환산막두께가 감소될수록 용량이 증가됨을 보여준다.
도 1에 보인 것처럼, 실리콘질화막이 실리콘기판 위에 형성되고 RPN처리가 사용되는 경우, 실리콘질화막은 RTN처리에 비해 더 낮은 온도에서 형성될 수 있다. 열처리온도가 동일하다면, RTN처리에 비해 더 두꺼운 실리콘질화막이 형성될 수 있다.
도 2에 보인 것처럼, RPN처리에 의해 형성된 실리콘질화막과 RTN처리에 의해 형성된 실리콘질화막이 동일한 조건(600℃에서 60초 동안의 RPO처리) 하에서 개별적으로 열산화된 경우, RPN처리시의 열산화에 의해 형성된 실리콘질화막의 증가량은 RTN처리시에 형성된 실리콘질화막에 비하여 감소된다. 이것은 또한 질화온도가 낮을 때에도 그러하다.
이것은 감소된 결함을 갖는 미소한 실리콘질화막이 RPN처리에 의해 형성되고 이러한 형성은 산소의 침투(permeation)를 방지하고 계면층의 형성을 제지하기 때문인 것으로 생각된다. 열산화로 인한 막두께의 적은 증가량은 형성된 실리콘질화막이 내산화성이 강하다는 것을 보여준다. 그러므로, RTN처리에 비해 RPN처리시에 강한 내산화성을 갖는 실리콘질화막을 얻는 것이 가능하다.
도 2에 보인 것처럼, RPN처리에서 온도가 증가할 때의 막두께의 증가량의 감소로부터, 실리콘질화막의 내산화성은 처리온도를 증가시킴으로써 강화된다는 것이 이해될 것이다. 마찬가지로, 실리콘질화막의 내산화성도 RTN처리시의 처리온도를 증가시킴으로써 강화된다는 것이 이해될 것이다.
도 3에 보인 것처럼, 동일한 조건(800℃에서 60초 동안의 RTN처리)하에서 형성된 실리콘질화막 위에서 Ta2O5막이 RPO처리의 온도를 변화시킴으로써 개별적으로 산화/결정화되는 경우, SiO2환산막두께는 약 650℃ 내지 750℃의 범위 내에서는 감소되어 큰 용량값이 얻어진다. Ta2O5막이 650℃ 이하의 온도에서 완전히 결정화지 않으므로 상대유전율이 감소되고 SiO2환산막두께는 증가되는 것으로 생각된다. 750℃ 이상의 온도에서는 실리콘질화막이 산화되고 계면층이 생겨나서, 절연층의 상대유전율이 감소되고 SiO2환산막두께는 증가되는 것으로 생각된다. 즉, Ta2O5막이 기존의 경우(기존에는 800℃)에 비하여 낮은 온도에서 산화/결정화될 수 있다.
도 4에 보인 것처럼, 결정화가능한 범위내의 온도(650℃ 이상)에서 형성된 Ta2O5막의 누설전류밀도는 온도가 증가할수록 감소된다. 전술한 바와 같이, 실리콘질화막이 RPN처리에 의해 형성된다면, 계면층의 형성은 높은 온도적용시간에서 억제된다. 그러므로, Ta2O5막은 산화/결정화공정에서의 높은 온도까지 가열될 수 있다. 따라서, Ta2O5막의 산소결손은 감소되고 절연막의 품질은 개선되어 누설전류가 감소되어진다. 게다가, 계면층의 형성은 억제되고 절연막의 상대유전율의 감소는 억제되어 커패시터소자의 용량이 증가될 수 있게 된다.
도 2에 보인 것처럼, 실리콘질화막의 내산화성은 RPN처리의 온도가 증가할수록 강화된다. 따라서, 고온에서의 RPN처리에 의해 형성되는 실리콘질화막 위의 Ta2O5막은 고온에서 산화/결정화될 것이다. 그러므로, 누설전류는 더욱 감소될 수 있다.
따라서, RPN처리를 사용한 질화실리콘형성공정 및 RPO처리를 사용한 Ta2O5막의 산화/결정화공정 중의 적어도 하나가 커패시터소자의 형성시간에 수행된다면, 얼처리온도의 선택폭은 기존의 경우에 비해 넓어진다. 예를 들면, 논리디바이스와 메모리다바이스가 섞여있는 반도체장치가 제조되는 경우, 실리콘질화막의 형성과 Ta2O5막의 산화/결정화는 논리디바이스를 위한 트랜지스터의 성능이 영향받지 않는 낮은 온도에서 수행될 수 있다. 고온이 가해지게 될 것인 범용DRAM이 제조되는 경우, 실리콘질화막은 RPN처리에 의해 형성되고 Ta2O5막은 고온에서의 RTO처리 또는 RPO처리에 의해 산화/결정화된다. 그래서, 커패시터소자의 누설전류밀도는 감소될 수 있고 용량은 증가될 수 있다.
RPO처리에서의 산화력은 전술한 UV/O3어닐처리 및 RTO처리에서의 산화력보다더 강하다. 그러므로, RPO처리는 처리온도를 감소시킴으로써 Ta2O5막의 산화공정에만 사용될 수도 있다. 이 경우, Ta2O5막이 고온에서의 RTO처리 또는 RPO처리에 의해 결정화된다면, 전술한 경우와 유사한 효과들이 얻어질 수 있다. 게다가, 기존의 경우와 유사하게, Ta2O5막이 실리콘질화막 위에 형성된 후의 UV/O3어닐처리에 의해 Ta2O5막이 산화되는 경우, 전술한 경우와 유사한 효과들이 RPO처리를 사용하여 Ta2O5막을 결정화함으로써 얻어질 수 있다.
커패시터소자를 구비한 반도체장치의 구체적인 제조장치가 도면들을 참조하여 설명될 것이다.
도 5는 본 발명에 따른 반도체장치 제조방법을 실현하기 위한 원격플라즈마실의 개략적인 구조를 보여주는 모식도이다. 도 6은 도 5에 보인 원격플라즈마실을 구비한 반도체장치 제조장치의 개략적인 구성을 보여주는 모식도이다.
도 5에서, 본 발명에 사용되는 원격플라즈마실은 웨이퍼(1)를 열처리하기 위한 열처리실(10)과, 도입된 기체(N2, NH3, O2등)를 플라즈마로써 분해하여 질소라디칼 및 산소라디칼을 발생하기 위한 원격플라즈마발생기(20)를 가진다.
웨이퍼(1)를 가열하기 위한 광원(예컨대, 할로겐램프)(2)이 열처리실(10) 내에 배치된다. 기체는 원격플라즈마발생기(20)를 통해 도입되고, 실(10) 내의 기체는 도시되지 않은 펌프를 통해 방출된다.
원격플라즈마발생기(20)는 플라즈마를 발생하기 위한 밀봉된 공간으로서의플라즈마발생부(21), 플라즈마발생부(21) 내에서 플라즈마를 발생하기 위한 에너지를 제공하기 위한 마이크로파발생기(마그네트론, 등)(22), 및 마이크로파발생기(22)로부터 방출된 마이크로파의 에너지를 조절하여 이 에너지가 플라즈마발생부(21) 내에서 최대화되게 하기 위한 정합기(23)를 가진다.
열처리실(10)과 원격플라즈마를 발생하기 위한 원격플라즈마발생기(20)가 별도로 구성되므로, 질소라디칼 또는 산소라디칼 만이 플라즈마에 노출되지 않고 웨이퍼(1)에 조사된다. 마이크로파발생기(22)가 작동하지 않는다면, 플라즈마발생부(21)에 도입된 기체는 그대로 열처리실(10)로 안내된다. 그러므로, 도 5에 보인 제조장치는 RTA처리, RTN처리 및 RTO처리를 수행하기 위한 기기로서 이용될 수도 있다.
도 6에 보인 것처럼, 이 제조장치는, 도 5에 보인 열처리실(10) 및 원격플라즈마발생기(20)를 구비한 원격플라즈마실(31), Ta2O5막을 웨이퍼(1) 위에 형성하기 위한 CVD기기(32), 열처리된 웨이퍼(1)를 냉각시키기 위한 냉각실(33), 웨이퍼(1)의 배향을 조정하기 위한 배향실(34), 처리를 기다리는/처리된 웨이퍼(1)를 축적하기 위한 적재로크(load rock; 35), 및 웨이퍼(1)를 운반하기 위한 로봇팔(356)을 구비한 운반실(37)을 가지도록 구성된다. 따라서, 하부전극면의 질화처리, Ta2O5막의 형성, 및 그것의 산화/결정화처리는 하나의 장치로써 수행될 수 있다.
전술한 제조장치를 사용하여 형성된 Ta2O5막의 Si환산막두께와, 누설전류밀도가 다음으로 설명될 것이다.
도 7은 본 발명에 따른 반도체장치 제조방법에 의해 형성된 산화탄탈막의 형성조건에 대한 SiO2환산막두께의 관계를 보여주는 그래프이다. 도 8은 본 발명에 따른 반도체장치 제조방법에 의해 형성된 산화탄탈막의 형성조건에 대한 누설전류의 관계를 보여주는 그래프이다.
도 7 및 도 8은, 약 15Å의 두께를 갖는 실리콘질화막, 약 100Å의 두께를 갖는 Ta2O5막, 및 약 100Å의 두께를 갖는 질화티탄막이 하부전극(폴리실리콘) 위에 개별적으로 형성되고 상부전극(폴리실리콘)이 이러한 막들 위에 형성된 샘플 커패시터소자의 특성들을 측정함으로써 얻어진 값들을 보여준다. 도 7에 보여진 SiO2환산막두께는, 전술한 샘플 커패시터소자의 용량측정값 및 이산화실리콘(SiO2)의 이상적인 상대유전율로부터의 측정값과 동일한 용량을 제공하는 SiO2막의 막두께를 계산함으로써 얻어진 값이다. 게다가, 도 7 및 도 8의 기존 예들은 실리콘질화막이 800℃에서 60초 동안의 RTN처리에 의해 형성되고 Ta2O5막이 800℃에서 60초 동안의 RTO처리에 의해 산화/결정화되는 경우에 얻어진 값들을 보여준다. 도 7의 SiO2환산막두께는 하부전극 위에 HSG가 없을 때에 얻어진 측정값이다. 도 8의 누설전류밀도는 하부전극 위에 HSG가 있을 때에 얻어진 측정값이다.
하부전극 위에 형성된 실리콘질화막 및 Ta2O5막은 제1실시예 내지 제6실시예에서 여섯 종류의 다음의 조건들에서 열처리되도록 설정된다.
제1실시예: RPN ; 650℃에서 60초 동안, RTO ; 800℃에서 60초 동안.
제2실시예: RPN ; 800℃에서 60초 동안, RTO ; 900℃에서 60초 동안.
제3실시예: RTN ; 800℃에서 60초 동안, RPO ; 680℃에서 60초 동안.
제4실시예: RTN ; 1000℃에서 60초 동안, RPO ; 800℃에서 60초 동안.
제5실시예: RPN ; 650℃에서 60초 동안, RPO ; 680℃에서 60초 동안.
제6실시예: RPN ; 800℃에서 60초 동안, RPO ; 800℃에서 60초 동안.
제1실시예에서, 실리콘질화막은 저온에서의 RPN처리를 사용하여 형성되고, Ta2O5막은 고온에서의 RTO처리를 사용하여 산화/결정화된다. RPN처리에 의해 형성된 실리콘질화막의 내산화성이 향상되며, 계면층의 형성은 Ta2O5막의 결정화시간에 억제되고, 절연막의 상대유전율의 감소는 억제된다. 그러므로, 도 7에 보인 것처럼, 기존의 예에 비하여 커패시터소자의 용량은 증가되고 SiO2환산막두께는 감소된다.
제2실시예에서, 실리콘질화막은 고온에서의 RPN처리를 사용하여 형성되며, Ta2O5막은 제1실시예보다는 고온에서의 RTO처리를 사용하여 산화/결정화된다. 고온에서 RPN처리가 수행되므로, 실리콘질화막의 내산화성은 향상되고, RTO처리는 고온에서 수행될 수 있다. 그러므로, 절연막의 상대유전율의 감소는 제1실시예에 비해 억제되고, SiO2환산막두께는 도 7에 보인 것처럼 더욱 감소된다. 게다가, RPN처리가 고온에서 수행되므로, Ta2O5막의 품질은 향상되고 누설전류는 도 8에 보인 것처럼 제1실시예에 비해 감소된다.
제3실시예에서, 실리콘질화막은 고온에서의 RTN처리에 의해 형성되고, Ta2O5막은 저온에서의 RPO처리에 의해 산화/결정화된다. Ta2O5막이 기존의 경우보다 저온에서의 RPO처리를 사용하여 산화/결정화될 수 있다.
도 7에 보인 것처럼, SiO2환산막두께도 기존의 예에 비해 저온에서의 RPO처리로 감소되어, 용량의 증가가 효과로서 인식된다. 게다가, 누설전류도 도 8에 보인 것처럼 감소된다.
제4실시예에서, 실리콘질화막은 제3실시예보다 고온에서 RTN처리를 사용하여 형성되고, Ta2O5막은 제3실시예보다 고온에서 RPO처리를 사용하여 산화/결정화된다. RTN처리가 제3실시예보다 고온에서 수행되므로, 실리콘질화막의 내산화성이 향상되며, 계면층의 형성이 억제되고, 상대유전율의 감소는 더욱 억제된다. 그러므로, 도 7에 보인 것처럼, SiO2환산막두께는 제3실시예에 비해 감소된다. 게다가, Ta2O5막의 품질이 더 고온에서 RPO처리를 수행함으로써 향상되므로, 누설전류는 도 8에 보인 것처럼 제3실시예에 비해 감소된다.
제5실시예는 실리콘질화막이 저온에서의 RPN처리를 사용하여 형성되고 Ta2O5막이 저온에서의 RPO처리를 사용하여 산화/결정화되는 예이다. 실리콘질화막이 저온에서 RPN처리를 사용하여 형성되고 Ta2O5막이 저온에서 RPO처리를 사용하여 산화/결정화되므로, 도 7 및 도 8에 보인 것처럼, 전술한 제1 내지 제4실시예들에 비하여 SiO2환산막두께는 감소되고 누설전류는 감소된다. 저온에서 RPN처리 및 RPO처리를 사용하는 이러한 방법은 바람직하게는 논리디바이스가 섞여있는 반도체장치의제조에 사용된다.
제6실시예는 실리콘질화막이 고온에서의 RPN처리에 의해 형성되고 Ta2O5막이 고온에서의 RPO처리에 의해 산화/결정화되는 예이다. 실리콘질화막이 고온에서의 RPN처리를 사용하여 형성되고 Ta2O5막이 고온에서의 RPO처리를 사용하여 산화/결정화되므로, 도 7 및 도 8에 보인 것처럼, 전술한 제1 내지 제5실시예들에 비하여 SiO2환산막두께는 더욱 감소되고 누설전류는 감소된다. 고온에서 RPN처리 및 RPO처리를 사용하는 이러한 방법은 바람직하게는 범용DRAM 등의 제조에 사용된다.
전술한 설명에서, HSG가 하부전극 위에 형성되지 않는 경우가 예로서 주어졌다. 그러나, HSG가 하부전극 위에 형성되어 커패시터소자의 용량을 더욱 증가시킬 수 있다는 것은 말할 필요도 없다.
본 발명이 위에서 설명된 것처럼 구성되므로, 본 발명은 다음의 효과들을 가진다.
강한 내산화성을 갖는 실리콘질화막은 원격플라즈마질화처리를 사용하여 형성될 수 있다. 그러므로, 산화탄탈막의 산화공정 및 결정화공정에서 계면층의 형성으로 인한 절연막의 상대유전율의 감소는 억제되고, 커패시터소자의 용량이 증가될 수 있다.
바람직한 품질의 절연막이 원격플라즈마산화처리를 사용하여 산화탄탈막을 산화 및 결정화함으로써 저온에서의 열처리에서도 얻어질 수도 있다. 게다가, 더바람직한 품질의 절연막이 고온에서 열처리를 수행함으로써 얻어질 수 있고 그래서 커패시터소자의 누설전류가 감소될 수 있다.
게다가, 원격플라즈마질화처리 및 산화를 사용하여 하부전극 위에 실리콘질화막을 형성함으로써, 그리고 원격플라즈마산화처리를 사용하여 산화탄탈막을 결정화함으로써, 커패시터소자의 용량은 증가될 수 있고 누설전류도 감소될 수 있다.
Claims (8)
- 실리콘질화막을 커패시터의 하부전극 위에 형성하는 단계;산화탄탈막을 상기 실리콘질화막 위에 형성하는 단계; 및산화탄탈막을 산화 및 결정화하는 단계를 포함하며,상기 실리콘질화막을 형성하는 단계 및 산화탄탈막을 산화 및 결정화하는 단계 중의 하나는 원격플라즈마를 사용하여 수행되는 반도체장치제조방법.
- 제1항에 있어서, 상기 실리콘질화막은 질소가 플라즈마에 의해 분해된 질소라디칼의 분위기 속에서 열질화를 수행하기 위한 원격플라즈마질화처리를 사용하여 형성되는 반도체장치제조방법.
- 제1항에 있어서, 상기 산화탄탈막은 산소가 플라즈마에 의해 분해된 산소라디칼의 분위기 속에서 열산화를 수행하기 위한 원격플라즈마산화처리를 사용하여 형성되는 반도체장치제조방법.
- 제1항에 있어서, 반구형그레인으로 된 폴리실리콘이, 상기 실리콘질화막이 형성되기 전에 상기 하부전극 위에 형성되는 반도체장치제조방법.
- 막을 반도체기판 위에 형성하는 단계; 및상기 막을 플라즈마에 본질적으로 노출시키지 않고 산소라디칼 및 질소라디칼 중의 하나에 상기 막을 노출시키면서 상기 막을 어닐링하여 산화막 및 질화막 중의 하나를 형성하는 단계를 포함하는 반도체장치 형성방법.
- 제5항에 있어서, 상기 산화막과 상기 질화막은 원격플라즈마처리에 의해 형성되는 반도체장치 형성방법.
- 제6항에 있어서, 상기 산화막은 650℃ 내지 750℃ 사이의 온도에서 형성되는 반도체장치 형성방법.
- 반도체기판 위에 관통홀을 갖는 절연막을 형성하여 상기 반도체기판의 일부를 노출시키는 단계;하부전극을 상기 관통홀을 통과하는 상기 일부에 형성하는 단계;복수개의 반구형그레인들을 상기 하부전극 위에 형성하는 단계;상기 하부전극 및 상기 반구형그레인들의 표면들을 원격플라즈마법을 사용하여 질화시켜, 상기 하부전극 및 상기 반구형그레인들의 상기 표면들에 질화막을 형성하는 단계;Ta2O5막을 상기 질화막 위에 형성하는 단계;상기 Ta2O5막을 원격플라즈마법을 사용하여 산화 및 결정화시키는 단계;금속질화막을 결정화된 Ta2O5막 위에 형성하는 단계; 및상부전극을 상기 금속질화막 위에 형성하는 단계를 포함하는 반도체장치 형성방법.
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