KR100869751B1 - 반도체 소자와 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자와 그의 제조방법에 관한 것으로, 특히 캐패시터의 신뢰성 및 용량을 증가시킴과 아울러 집적도를 향상시킬 수 있는 MIM 캐패시터 반도체 소자와 그의 제조방법에 관한 것이다.
본 발명의 실시 예에 따른 반도체 소자는 반도체 기판과, 상기 반도체 기판 상에 금속층으로 형성되는 캐패시터 하부 금속층과, 상기 캐패시터 하부 금속층 상에 30nm이하의 두께를 가지도록 SiN층으로 형성되는 캐패시터 유전층과, 상기 캐패시터 유전층의 일부영역 상에 형성되어 상기 캐패시터 하부 금속층과 중첩되도록 금속층으로 형성되는 캐패시터 상부 금속층을 포함하여 구성되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 복수의 층으로 형성된 반도체 기판 상에 캐패시터 하부 금속층을 형성하는 단계와, 상기 캐패시터 하부 금속층 상에 SiN층을 형성하고, 상기 SiN층의 표면에 NF3 또는 NH3 가스와 아르곤(Ar : argon)이 혼합된 물질을 리모트 플라즈마(Remote Plasma) 방법으로 반응시켜 30nm 이하의 두께를 가지도록 캐패시터 유전층을 형성하는 단계와, 상기 캐패시터 유전층 상에 캐패시터 상부 금속층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 MIM 캐패시터의 캐패시 터 유전층을 격자의 파괴현상 없이 30nm이하로 형성하여 격자파괴로 인한 누설전류를 방지하여 소자의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 실시 예에 따른 반도체 소자의 제조방법은 캐패시터 유전층을 30nm 이하의 두께로 형성하여 소자의 면적을 증가시키지 않고, MIM 캐패시터의 용량을 2fF/㎠ ∼ 4fF/㎠ 또는 4fF/㎠ 이상 형성할 수 있다. 이를 통해 소자의 집적도를 높여 제조효율을 향상시킬 수 있다.
MIM 캐패시터, 캐패시터 유전층, 리포트 플라즈마

Description

반도체 소자와 그의 제조방법{semiconductor device and method of fabricating the same}
본 발명은 반도체 소자와 그의 제조방법에 관한 것으로, 특히 캐패시터의 신뢰성 및 용량을 증가시킴과 아울러 집적도를 향상시킬 수 있는 MIM 캐패시터 반도체 소자와 그의 제조방법에 관한 것이다.
메모리 부분과 디지털/아날로그 로직 부분을 동시에 제작하는 복합칩 제작에서는 부가되는 공정증가를 억제하고 각각의 특성을 확보하는 것이 매우 중요하다.
반도체 소자의 고속화 및 고집적화를 통해 제조원가를 낮추고 전력소모를 개선하기 위한 노력이 현재 진행중이다. 이러한, 개선의 방법으로 하나의 반도체 소자(One Chip)에 저전압 소자 및 고전압 소자를 함께 포함하는 Soc 소자의 개발이 이루어졌다.
Soc 소자는 디지털(digital) 소자의 특성도 중요하지만 저항(resistance), 코일(inductance) 및 캐패시터(capacitance)들의 아날로그(analog) 소자의 특성이 중요시 되며, 이러한, 아날로그 소자 중에서 캐패시터 형성방법의 개선을 통해 소자의 집적도를 향상시킬 수 있는 소자의 제조방법이 요구되고 있다.
도 1은 종래의 엠아이엠(ＭＩＭ) 캐패시터의 구조를 나타내는 단면도이다.
도 1을 참조하면, 종래의 엠아이엠(ＭＩＭ) 캐패시터(1)는 반도체 기판(Si)(10)과, 반도체 기판(10)에 형성되는 제 1 실리콘 절연층(20) 및 하부 금속층(30)과, 하부 금속층(30)의 일부 영역 상에 형성되는 제 2 실리콘 절연층(22)과, 제 2 실리콘 절연층(22) 상에 차례로 형성되는 캐패시터 하부 금속층(40, 42)과, 캐패시터 하부 금속층(40, 42) 상에 형성되는 캐패시터 유전층(24)과, 캐패시터 유전층(24)을 사이에 두고 캐패시터 하부 금속층(40, 42)과 중첩되도록 형성되는 캐패시터 상부 금속층(44)과, 반도체 기판(10) 상의 전면에 형성되는 전면 절연층(26)을 포함하여 구성된다.
여기서, MIM 캐패시터(1)의 금속층 상에 형성되는 본딩 메탈층, 콘택 플러그, 접속 배선 등은 도시를 생략하였다.
이러한 구성을 가지는 MIM 캐패시터(1)는 소자의 집적화가 진행됨으로 인해 유전상수가 높은 캐패시터 유전층(24)을 필요로 하게 된다.
최근에 들어서는 캐패시터 유전층(24)의 유전상수 값이 2fF/㎠ ∼ 4fF/㎠를 필요로 하고 있으며, 심지어 4fF/㎠ 이상의 값을 필요로 하고 있다.
현재, 캐패시터 유전층(24)으로 가장 많이 상용되고 있는 PE-SiN으로 4fF/㎠ 이상의 유전상수 얻기 위해서는 캐패시터 유전층(24)의 두께가 도 2에 도시된 바와 같이, 30nm 이하로 얇아져야 한다.
그러나 PE-SiN의 두께를 30nm이하로 형성하면 SiN층이 비정상적으로 증착되어 소자의 신뢰성이 낮아지게 된다. 이러한 문제점을 극복하기 위해서 SiN을 대신 하여 Al2O3 또는 HfO 계열 물질로 유전층을 형성하기도 하지만, 이러한 물질들은 ALD(Atomic Layer Deposition) 공정을 실시해야 한다.
그러나 ALD 공정을 실시하면 ALD 공정이 가지고 있는 특성으로 인해, 공정 진행 중에 파티클(Particle)이 발생되는 문제점이 있다.
또한, Al2O3 또는 HfO 계열을 물질로 ALD 공정을 실시하면 제조공정이 복잡해지고, 공정중 발생되는 파티클을 제거하는 공정이 추가됨으로 인해 제조 공정이 복잡해져 제조효율이 낮아지는 단점이 있다.
이를 위해, 제조효율을 향상시킬 수 있는 캐패시터 유전층의 새로운 구성 및 제조방법이 요구되고 있다.
종래의 MIM 캐패시터 반도체 소자는 캐패시터 유전층의 두께를 30nm이하로 형성하면 SiN층이 비정상적으로 증착되어 소자의 신뢰성이 낮아지게 된다. 이러한 문제점을 극복하기 위해서 SiN을 대신하여 Al2O3 또는 HfO 계열을 물질을 사용하기도 하지만, 이러한 물질들은 ALD(Atomic Layer Deposition) 공정을 실시해야 한다.
그러나 ALD 공정을 실시하면 ALD 공정이 가지고 있는 특성으로 인해, 공정 진행 중에 파티클(Particle)이 발생되는 문제점이 있다.
또한, Al2O3 또는 HfO 계열을 물질로 ALD 공정을 실시하면 제조공정이 복잡해지고, 공정중 발생되는 파티클을 제거하는 공정이 추가됨으로 인해 제조 공정이 복잡해져 제조효율이 낮아지고, 이로 인해 반도체 소자의 가격이 높아지는 단점이 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명의 실시 예에 따른 반도체 소자와 그의 제조방법은 캐패시터 유전층을 30nm 이하의 두께로 형성하여 MIM 캐패시터의 용량을 증가시킴과 아울러 집적도를 향상시키면서도 소자의 누설전류를 방지할 수 있는 MIM 캐패시터 반도체 소자와 그의 제조방법을 제공하는 데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 반도체 기판과, 상기 반도체 기판 상에 금속층으로 형성되는 캐패시터 하부 금속층 과, 상기 캐패시터 하부 금속층 상에 30nm이하의 두께를 가지도록 SiN층으로 형성되는 캐패시터 유전층과, 상기 캐패시터 유전층의 일부영역 상에 형성되어 상기 캐패시터 하부 금속층과 중첩되도록 금속층으로 형성되는 캐패시터 상부 금속층을 포함하여 구성되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자의 상기 캐패시터 유전층은 SiN층 표면에 NF3 또는 NH3 가스와 아르곤(Ar : argon)이 혼합된 물질을 리모트 플라즈마 방법으로 반응시켜 형성된 층인 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자의 상기 반도체 기판은 FSG(Fluorine doped silicate Glass)층과, SiH4 층(제 1 절연층)과, 실리콘 질화층(SiN)으로 구성되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자는 상기 캐패시터 하부 금속층 및 캐패시터 상부 금속층이 Ti 또는 TiN 또는 Ti과 TiN이 중첩되어 형성되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자의 상기 Ti층은 1000Å 내지 1600Å의 두께를 가지고, 상기 TiN층은 200Å 내지 800Å의 두께를 가지는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 복수의 층으로 형성된 반도체 기판 상에 캐패시터 하부 금속층을 형성하는 단계와, 상기 캐패시터 하부 금속층 상에 SiN층을 형성하고, 상기 SiN층의 표면에 NF3 또는 NH3 가스와 아르 곤(Ar : argon)이 혼합된 물질을 리모트 플라즈마(Remote Plasma) 방법으로 반응시켜 30nm 이하의 두께를 가지도록 캐패시터 유전층을 형성하는 단계와, 상기 캐패시터 유전층 상에 캐패시터 상부 금속층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법의 상기 리모트 플라즈마 반응은 SiN층 표면에 1,000 내지 3,000[sccm : Standard Cubic Centimeter per Minute] 양의 NF3 가스 또는 NH3 가스와 500 내지 3,000[sccm] 양의 아르곤(Ar : argon)을 혼합한 물질을, 4 내지 30[Torr]의 압력 및 100 내지 400[W] 파워로 실시하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 상기 반도체 기판을 FSG(Fluorine doped silicate Glass)층과, SiH4 Oxide층과, 실리콘 질화층(SiN)으로 형성하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 상기 캐패시터 하부 금속층 및 캐패시터 상부 금속층을 Ti 또는 TiN 또는 Ti과 TiN이 중첩되어 형성하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 상기 Ti층이 1000Å 내지 1600Å의 두께를 가지고, 상기 TiN층은 200Å 내지 800Å의 두께를 가지도록 형성하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자는 MIM 캐패시터의 용량을 높임과 아울러, 소자의 집적도를 향상시킬 수 있음을 알 수 있다. 또한 우수한 누설 전압 특성을 나타내어 소자의 안전성을 확보할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 MIM 캐패시터의 캐패시터 유전층을 격자의 파괴현상 없이 30nm이하로 형성하여 격자파괴로 인한 누설전류를 방지하여 소자의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 실시 예에 따른 반도체 소자의 제조방법은 캐패시터 유전층을 30nm 이하의 두께로 형성하여 소자의 면적을 증가시키지 않고, MIM 캐패시터의 용량을 2fF/㎠ ∼ 4fF/㎠ 또는 4fF/㎠ 이상 형성할 수 있다. 이를 통해 소자의 집적도를 높여 제조효율을 향상시킬 수 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
이하, 첨부된 도면을 참고하여 본 발명의 실시 예에 따른 반도체 소자의 그의 제조방법에 관하여 상세히 설명하기로 한다.
도 3은 본 발명의 실시 예에 따른 엠아이엠(ＭＩＭ) 캐패시터 반도체 소자의 구조를 나타내는 단면도이다.
도 3에서는 전체 MIM 캐패시터 반도체 소자 중 본 발명과 관련된 캐패시터 영역만을 도시하였다. 이외의 영역은 일반적인 MIM 캐패시터 반도체 소자와 동일한 구성을 가지므로 도시를 생략하기로 한다.
도 3을 참조하면, 본 발명의 실시 예에 따른 엠아이엠(ＭＩＭ) 캐패시터 반도체 소자(100)는 실리콘(Si) 웨이퍼 상에 FSG(Fluorine doped silicate Glass)층(112), 제 1 절연층(SiH4)(114), 실리콘 질화층(SiN)(124)이 차례로 형성되어 구성되는 반도체 기판(110)과, 반도체 기판(110) 상에 복수의 금속층(142, 144)으로 형성되는 캐패시터 하부 금속층(140)과, 캐패시터 하부 금속층(140) 상에 형성되는 박막의 캐패시터 유전층(150)과, 캐패시터 유전층(150)의 일부영역 상에 형성되어 캐패시터 하부 금속층(140)과 중첩되도록 복수의 금속층(162, 164)으로 형성되는 캐패시터 상부 금속층(160)과, 캐패시터 하부 금속층(140), 캐패시터 유전층(150), 캐패시터 상부 금속층(160)으로 구성되는 MIM 캐패시터 영역을 덮도록 형성되는 제 2 절연층(SiH4)(118)과, 반도체 기판 상의 전면에 차례로 형성되는 FSG(Fluorine doped Silicate Glass)층(126), 제 3 절연층(D-TEOS)(TetraEthyl Otho silicate)(132), 실리콘 질화층(SiN)(128), 제 4 절연층(D-TEOS)(TetraEthyl Otho silicate)(130)을 포함하여 구성된다.
또한, MIM 캐패시터 영역 상에서 제 4 절연층(130) 및 실리콘 질화층(120)을 관통하여 각각 금속의 전도성 물질로 형성되는 제 1 및 제 2 본딩 금속층(170, 180)과, 제 1 본딩 금속층(170)과 캐패시터 상부 금속층(160)을 전기적으로 접속시키기 위해 제 2 및 제 3 절연층(118, 132)을 관통하여 전도성 물질(Cu)로 형성되는 제 1 컨택층(172)과, 제 2 본딩 메탈층(180)과 캐패시터 하부 금속층(140)을 전기 적으로 접속시키기 위해 제 2, 제 3 절연층(118, 132) 및 캐패시터 유전층(150)을 관통하여 전도성 물질(Cu)로 형성되는 제 2 컨택층(182)을 포함하여 구성된다.
여기서, 캐패시터 하부 금속층(140) 및 캐패시터 상부 금속층(160) 각각은 Ti로 형성되는 제 1 금속층(142, 162)과 TiN로 형성되는 제 2 금속층(144, 164)으로 구성된다.
앞의 설명에서는 상부 및 하부 캐패시터 금속층(140, 160)이 Ti와 TiN으로 형성되는 복수의 금속층으로 설명하였으나, 상부 또는 하부 캐패시터 금속층(140, 160) 중 하나 또는 두 층이 복수의 층이 아닌 단일 금속층(Ti 또는 TiN)으로 형성 될 수도 있다.
본 발명의 실시 예에 따른 MIM 캐패시터 반도체 소자(100)는 캐패시터를 구성하는 캐패시터 유전층(SiN)(150)의 두께를 30nm 이하로 줄여, 캐패시터의 용량을 2fF/㎠ ∼ 4fF/㎠ 또는 4fF/㎠ 이상으로 증가시킬 수 있다.
또한, 캐패시터의 물리적 크기(면적)를 줄여 소자의 집적도를 향상시킬 수 있다. 이러한 특성은 다음에 개시된 수학식 1을 참조하여 이해할 수 있다.
Figure 112007065273217-pat00001
여기서, "C"는 캐패시터의 용량, "ε0"는 진공 상태의 유전율, "εc"는 유전층의 유전상수, "A"는 유전층의 면적을 나타낸다.
도 2와 수학식 1에 개시된 바와 같이, 캐패시터의 용량은 캐패시터 유전층(150)의 두께와 캐패시터 금속층(140, 160)의 면적에 따라 달라지게 된다.
이를 보다 자세히 설명하면, 캐패시터의 용량을 증가시키기 위해서는 캐패시터 유전층(150)의 두께를 줄이거나, 캐패시터 금속층(140, 160)의 면적을 증가시켜야 한다.
앞에서 설명한 두가지 방법 모두 캐패시터의 용량을 증가시킬 수 있으나, 캐패시터 금속층(140, 160)의 면적을 증가시키는 방법은 전체 소자의 면적이 증가되어 집적도를 향상시킬 수 없다.
이에 따라 본 발명의 실시 예에 따른 MIM 캐패시터 반도체 소자(100)는 캐패시터 유전층(150)의 두께를 줄여 MIM 캐패시터의 용량을 증가시키고자 한다. 이러한 구성을 통해서 반도체 소자의 집적도를 높이면서 캐패시터의 용량을 증가시킬 수 있다.
그러나, MIM 캐패시터 유전층(150)의 두께를 30nm 이하로 형성하고자 하면, 종래 기술의 문제점에서 설명한 바와 같이, 제조공정 상의 문제로 인해 캐패시터 유전층(150)의 격자가 파괴되어 누설전류가 발생하게 된다.
이러한 누설전류는 반도체 소자의 특성을 낮추게되는 단점이 있다. 또한, 캐패시터 유전층(150)을 Al2O3 또는 HfO 계열의 물질로 형성하면, ALD(Atomic Layer Deposition) 공정을 실시함으로 이는 제조공정이 복잡해져 제조효율을 떨어뜨리는 단점이 있다.
본 발명의 실시 예에 따른 MIM 캐패시터 반도체 소자(100)는 캐패시터 유전층(150)을 SiN 물질로 형성하고, 유전층의 두께를 30nm 이하로 형성한다.
유전층(150)인 SiN층에 NF3 또는 NH3 가스와 아르곤(Ar : argon)이 혼합된 가스를 플라즈마 반응을 시킨다.
이를 보다 자세히 설명하면, NF3 또는 NH3 가스와 아르곤(Ar : argon)이 혼합된 가스를 리모트 플라즈마(Remote Plasma) 방법을 이용하여 N+ 만을 SiN층 표면과 반응시켜 30nm 이하의 두께로 형성되면서 격자의 파괴가 없는 안정적인 캐패시터 유전층(SiN)(150)을 제공한다.
이때, 리모트 플라즈마(Remote Plasma) 공정은 일반적으로 근거리에서 실시되는 플라즈마 공정을 원거리에서 자동으로 실시하는 공정 방법으로, 인체해 해로운 가스를 사용하는 공정을 원거리에서 실시하여 작업에 안정성을 확보할 수 있다.
본 발명의 실시 예의 리모트 플라즈마(Remote Plasma) 공정의 조건은 다음과 같다.
NF3 또는 NH3 가스를 1,000 내지 3,000[sccm : Standard Cubic Centimeter per Minute]의 양을 사용하고, 이때 압력은 4 내지 30[Torr]으로, NF3 또는 NH3 가스 함께 아르곤(Ar : argon)을 500 내지 3,000[sccm]의 양을 사용하며, RF 파워(Power)는 100 내지 400[W]의 조건하에서 캐패시터 유전층(SiN)(150)을 형성한다.
이러한 구성을 통해 본 발명의 실시 예에 따른 MIM 캐패시터 반도체 소자(100)는 캐패시터의 용량을 높임과 아울러, 소자의 집적도를 향상시킬 수 있음을 알 수 있다. 또한, 앞에서 설명한 장점들과 함께 우수한 누설 전압 특성을 나타내어 소자의 안전성을 확보할 수 있다.
도 4a 내지 도 4h는 본 발명의 실시 예에 따른 엠아이엠(ＭＩＭ) 캐패시터 반도체 소자의 제조방법을 나타내는 공정 단면도이다.
도 4a 내지 도 4h를 참조하여 본 발명의 실시 예에 따른 MIM 캐패시터 반도체 소자(100)의 제조방법에 대하여 설명하면 다음과 같다.
도 4a에 도시된 바와 같이, 반도체 웨이퍼(Si) 상에 FSG(Fluorine doped silicate Glass)층(112), 제 1 절연층(SiH4)(114), 실리콘 질화층(SiN)(124)을 차례로 형성하여 반도체 기판(110)을 형성한다.
여기서, 3개의 층(112, 114, 124)은 실리콘(Si)을 산화(oxide), 질화(nitride), 플로우화 시킨(fluorine silicon) SiH4(114), SiN(124), FSG(112) 층으로 구성된다.
이후, 도 4b에 도시된 바와 같이, 반도체 기판(110)의 일부 영역 상에 Ti층(142) 및 TiN층(144)을 차례로 형성하여 캐패시터 하부 금속층(140)을 형성한다.
여기서, Ti층(142)은 1000Å 내지 1600Å의 두께를 가지도록 형성하고, TiN층(144)은 200Å 내지 800Å의 두께를 가지도록 형성한다.
이어서, 캐패시터 하부 금속층(140) 상에 캐패시터 유전층(SiN)(150)을 형성 한다.
여기서, 캐패시터 유전층(150)은 SiN층을 30nm 이하로 얇게 증착한 후, 리모트 플라즈마(Remote Plasma)(152) 장비를 이용하여, SiN층에 NF3 또는 NH3 가스(154)와 함께 아르곤(Ar : argon)을 혼합한 물질을 리모트 플라즈마(Remote Plasma) 방법으로 반응시켜 형성한다.
박막(30nm이하)의 SiN층에 NF3 또는 NH3 가스(154)와 함께 아르곤(Ar : argon)을 혼합한 물질을 리모트 플라즈마(Remote Plasma) 방법으로 반응시키면, N+가 플라즈마 데미지 없이 SiN 표면과 반응하여 SiN층의 격자의 파괴현상 없이 안정적으로 캐패시터 유전층(SiN)(150)을 형성할 수 있다.
이때, 리모트 플라즈마(Remote Plasma) 공정의 조건은 다음과 같다.
NF3 또는 NH3 가스를 1,000 내지 3,000[sccm : Standard Cubic Centimeter per Minute]의 양을 사용하고, 이때 압력은 4 내지 30[Torr]으로, NF3 또는 NH3 가스와 함께 아르곤(Ar : argon)을 500 내지 3,000[sccm]의 양으로 혼합하여 사용하며, RF 파워(Power)는 100 내지 400[W]의 조건하에서 캐패시터 유전층(SiN)(150)을 형성한다.
이후, 도 4c에 도시된 바와 같이, 캐패시터 유전층(150)의 일부 영역 상에 TiN층(162) 및 Ti층(164)을 차례로 형성하여 캐패시터 상부 금속층(160)을 형성한다
여기서, Ti층(164)은 1000Å 내지 1600Å의 두께를 가지도록 형성하고, Ti층(162)은 200Å 내지 800Å의 두께를 가지도록 형성한다.
이어서, MIM 캐패시터(140, 150, 160) 영역을 덮도록 제 2 절연층(SiH4)(118)을 형성하고, 반도체 기판(110) 상에 FSG(Fluorine doped Silicate Glass)층(126) 및 제 3 절연층(D-TEOS)(132)을 차례로 형성한다.
이어서, 제 1 포토 레지스트(190)를 마스크로 이용한 식각 공정을 실시하여 캐패시터 상부 금속층(160)의 일부 영역 및 캐패시터 하부 금속층(140)의 일부 영역을 노출시켜 두 영역 상에 트렌치(126a, 126b)를 형성한다.
여기서, 캐패시터 하부 금속층(140)의 일부를 노출시키는 제 1 트렌치(126a)는 캐패시터 유전층(150), 제 2 절연층(SiH4)(118), FSG(Fluorine doped Silicate Glass)층(126) 및 제 3 절연층(D-TEOS)(132)을 관통하여 형성된다.
또한, 캐패시터 상부 금속층(160)을 노출 시키는 제 2 트렌치(126b)는 제 2 절연층(SiH4)(118), FSG(Fluorine doped Silicate Glass)층(126) 및 제 3 절연층(D-TEOS)(132)을 관통하여 형성된다.
이후, 진행되는 공정에서 제 1 및 제 2 트렌치(126a, 126b)에 금속(Cu)을 매립하여 도 4e에 도시된 바와 같이, 제 1 및 제 2 컨택층(172, 182)을 형성한다.
이후, 도 4f에 도시된 바와 같이, 반도체 기판(110) 상의 전면에 차례로 실리콘 질화층(128) 및 제 4 절연층(D-TEOS)(130)을 형성한다.
이후, 도 4g에 도시된 바와 같이, 제 2 포토 레지스트(194)를 마스크로 이용 한 식각 공정을 실시하여 캐패시터 상부 금속층(160)의 영역 및 캐패시터 하부 금속층(140)의 영역 상에 각각 트렌치(128a, 128b)를 형성한다.
여기서, 제 3 트렌치(128a)는 캐패시터 하부 금속층(140) 상의 실리콘 질화층(128) 및 제 4 절연층(D-TEOS)(130)을 관통하여 형성되고, 제 4 트렌치(128b)는 캐패시터 상부 금속층(160) 상의 실리콘 질화층(128) 및 제 4 절연층(D-TEOS)(130)을 관통하여 형성된다.
이후, 도 4h에 도시된 바와 같이, 제 3 및 제 4 트렌치(128a, 128b)에 금속(Cu)을 매립하여 제 1 및 제 2 컨택층(172, 182)과 전기적으로 접속되는 제 1 및 제 2 본딩 금속층(170, 180)을 형성한다.
이를 통해, 캐패시터 상부 금속층(160)과 제 1 본딩 금속층(170)이 제 1 컨택층(172)을 사이에 두고 전기적으로 접속되고, 캐패시터 하부 금속층(140)과 제 2 본딩 금속층(180)이 제 2 컨택층(182)을 사이에 두고 전기적으로 접속된다.
본 발명의 실시 예에 따른 MIM 캐패시터 반도체 소자의 제조방법은 앞에서 설명한 제조방법을 통해 MIM 캐패시터의 캐패시터 유전층(SiN)(150)을 격자의 파괴현상 없이 30nm 이하로 형성하여 격자파괴로 인한 누설전류를 방지하여 소자의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 실시 예에 따른 반도체 소자의 제조방법은 캐패시터 유전층(SiN)(150)을 30nm 이하의 두께로 형성하여 소자의 면적을 증가시키지 않고, MIM 캐패시터의 용량을 2fF/㎠ ∼ 4fF/㎠ 또는 4fF/㎠ 이상 형성할 수 있다. 이를 통해 소자의 집적도를 높여 제조효율을 향상시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 엠아이엠(ＭＩＭ) 캐패시터의 구조를 나타내는 단면도이다.
도 2는 절연층의 두께와 절연 상수와의 관계를 나타내는 도면이다.
도 3은 본 발명의 실시 예에 따른 엠아이엠(ＭＩＭ) 캐패시터 반도체 소자의 구조를 나타내는 단면도이다.
도 4a 내지 도 4h는 본 발명의 실시 예에 따른 엠아이엠(ＭＩＭ) 캐패시터 반도체 소자의 제조방법을 나타내는 공정 단면도이다.
<도면 주요 부분에 대한 부호의 설명>
1, 100 : 반도체 소자 10, 110 : 반도체 기판
20, 22, 26 : 실리콘 절연층 24 : 캐패시터 유전층
30 : 하부 금속층 40, 42 : 캐패시터 하부 금속층
44 : 캐패시터 상부 금속층 112, 126 : FSG층
114 : 실리콘 산화층 124, 128 : 실리콘 질화층
118, 130, 132 : 절연층 140 : 캐패터터 하부 금속층
150 : 캐패시터 유전층 160 : 캐패시터 상부 금속층
172, 182 : 컨택층 170, 180 : 본딩 금속층
190, 192 : 포토 레지스트

Claims (10)

  1. 반도체 기판과,
    상기 반도체 기판 상에 금속층으로 형성되는 캐패시터 하부 금속층과,
    상기 캐패시터 하부 금속층 상에 30nm이하의 두께를 가지도록 SiN층으로 형성되는 캐패시터 유전층과,
    상기 캐패시터 유전층의 일부영역 상에 형성되어 상기 캐패시터 하부 금속층과 중첩되도록 금속층으로 형성되는 캐패시터 상부 금속층을 포함하며,
    상기 캐패시터 유전층은 상기 SiN층 표면에 NF3 또는 NH3 가스와 아르곤(Ar: argon)이 혼합된 물질을 리모트 플라즈마 방법으로 반응시켜 형성된 층인 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 반도체 기판은 FSG(Fluorine doped silicate Glass)층과,
    SiH4 층(제 1 절연층)과,
    실리콘 질화층(SiN)으로 구성되는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 캐패시터 하부 금속층 및 캐패시터 상부 금속층은 Ti 또는 TiN 또는 Ti와 TiN이 중첩되어 형성되는 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 Ti층은 1000Å 내지 1600Å의 두께를 가지고,
    상기 TiN층은 200Å 내지 800Å의 두께를 가지는 것을 특징으로 하는 반도체 소자.
  6. 복수의 층으로 형성된 반도체 기판 상에 캐패시터 하부 금속층을 형성하는 단계와,
    상기 캐패시터 하부 금속층 상에 SiN층을 형성하고, 상기 SiN층의 표면에 NF3 또는 NH3 가스와 아르곤(Ar : argon)이 혼합된 물질을 리모트 플라즈마(Remote Plasma) 방법으로 반응시켜 30nm 이하의 두께를 가지도록 캐패시터 유전층을 형성하는 단계와,
    상기 캐패시터 유전층 상에 캐패시터 상부 금속층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 리모트 플라즈마 반응은
    SiN층 표면에 1,000 내지 3,000[sccm : Standard Cubic Centimeter per Minute] 양의 NF3 가스 또는 NH3 가스와 500 내지 3,000[sccm] 양의 아르곤(Ar : argon)을 혼합한 물질을, 4 내지 30[Torr]의 압력 및 100 내지 400[W] 파워로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 반도체 기판은
    FSG(Fluorine doped silicate Glass)층과,
    SiH4 층과,
    실리콘 질화층(SiN)으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 캐패시터 하부 금속층 및 캐패시터 상부 금속층은 Ti 또는 TiN 또는 Ti와 TiN이 중첩되어 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 Ti층은 1000Å 내지 1600Å의 두께를 가지고,
    상기 TiN층은 200Å 내지 800Å의 두께를 가지도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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