JPH09153469A - 半導体装置におけるシリサイド層の形成方法 - Google Patents

Abstract

(57)【要約】 【課題】シリサイドの膜厚を容易に制御し、シリコンで
構成される導電層のシート抵抗や導電層と他の導電層と
の間のコンタクト抵抗を低減できる半導体装置における
シリサイドの形成方法を提供する。 【解決手段】ソース領域２４、ドレイン領域２５および
ゲート電極１５を含むシリコン基板１１の全面に、Ｔｉ
層２６／ＴｉＮ膜２７／Ｔｉ層２８を順次積層する。Ｔ
ｉ層２８上にポリシリコン層２９を形成する。この後、
シリコン基板１１に熱処理を施す。これにより、Ｔｉ層
２６と、ソース領域２４、ドレイン領域２５およびゲー
ト電極１５との間でシリサイド反応が進行し、シリサイ
ド層３２、３３、３４が夫々形成される。Ｔｉ層２８と
ポリシリコン層２９の間でシリサイド反応が進行し、シ
リサイド層３５が形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置におけ
る低抵抗層としてのシリサイド層の形成方法に関する。
本発明は、また、低抵抗層としてシリサイド層を有する
半導体装置の製造方法に関する。

【０００２】

【従来の技術】半導体装置の微細化に伴い、不純物拡散
層のシート抵抗やコンタクト抵抗をより下げる必要が生
じている。この要求を満たす有力な技術がシリサイド技
術である。

【０００３】シリサイド技術は、例えば、以下の通りで
ある。まず、半導体基板中に形成された不純物拡散層の
表面を露出させ、この露出面上にＴｉ，Ｃｏ，Ｎｉ等の
高融点金属を堆積させる。次いで、半導体基板に熱処理
を加える。これにより、不純物拡散層中のシリコン（Ｓ
ｉ）と金属とが反応し、例えばＴｉＳｉ₂のようなシリ
サイド層が形成される。このシリサイド層が十分厚けれ
ば、シート抵抗やコンタクト抵抗が、シリサイド層がな
い場合よりも最大で１桁も下がる。このため、サブミク
ロンＭＯＳ技術では、シリサイド技術は必須となりつつ
ある。

【０００４】

【発明が解決しようとする課題】しかし、半導体素子の
微細化に伴ない、不純物拡散層の深さも浅くなってきて
いる。もしも、比較的浅い（例えば、０．２μｍ）の不
純物拡散層上に、シリサイド層を形成するための金属を
厚く堆積しすぎた状態（例えば、０．１μｍ）で熱処理
を施すと、シリサイド反応が進みすぎて、形成されたシ
リサイドがｐｎ接合を破ってしまうということが発生す
る。このような状態では、リークが大きくなりすぎて半
導体素子として使用不可能になる。

【０００５】一方、金属の膜厚を不純物拡散層の深さに
応じて薄くしたり、金属の膜厚が厚くても熱処理の時間
を短縮して、薄いシリサイド層を形成することが考えら
れる。しかしながら、この場合にはシート抵抗の低減が
不十分であり、シリサイド化のメリットが減少してしま
う。

【０００６】シリサイド層が薄くなるデメリットは、多
層配線構造におけるポリシリコンで構成された配線層の
シート抵抗の低減および配線層間の接続部におけるコン
タクト抵抗の低減に問題がある。

【０００７】本発明は、シリサイドの膜厚を容易に制御
し、シリコンで構成される導電層のシート抵抗や導電層
と他の導電層との間のコンタクト抵抗を低減できる半導
体装置におけるシリサイドの形成方法を提供することを
目的とする。本発明は、また、シリサイド層の膜厚の最
適化が容易な半導体装置の製造方法を提供することを目
的とする。

【０００８】

【課題を解決するための手段】本発明は、第１に、シリ
コンで構成される導電層上にシリコンとの反応によりシ
リサイドを形成し得るシリサイド形成金属で構成される
第１金属層を形成する工程、前記第１金属層上にシリサ
イド化反応を抑制する反応抑制層を形成する工程、前記
反応抑制層上に前記シリサイド形成金属で構成される第
２金属層を形成する工程、前記第２金属層上にシリコン
層を形成する工程、および、熱処理を施して前記導電層
および前記第１金属層並びに前記第２金属層および前記
シリコン層の間でのシリサイド反応によりシリサイド層
を形成する工程を具備することを特徴とする半導体装置
におけるシリサイド層の形成方法を提供する。

【０００９】本発明は、第２に、主面に互いに間隔をお
いて形成されたソース拡散層およびドレイン拡散層並び
に前記ソース拡散層および前記ドレイン拡散層により規
定されたチャンネル領域の上方に設けられたゲート電極
を具備するシリコン基板上に、シリコンとの反応により
シリサイドを形成し得るシリサイド形成金属で構成され
る第１金属層を形成する工程、前記第１金属層上にシリ
サイド化反応を抑制する反応抑制層を形成する工程、前
記反応抑制層上に前記シリサイド形成金属で構成される
第２金属層を形成する工程、前記第２金属層上にシリコ
ン層を形成する工程、および、前記シリコン基板に熱処
理を施して前記ソース拡散層および前記ドレイン拡散層
と前記第１金属層との間、並びに、前記第２金属層およ
びシリサイド層との間でのシリサイド反応によりシリサ
イド層を形成する工程を具備することを特徴とする半導
体装置の製造方法を提供する。

【００１０】

【発明の実施の態様】以下、本発明についてさらに詳細
に説明する。本発明は、半導体装置におけるシリサイド
の形成方法である。

【００１１】本発明の最初の工程では、シリコンからな
る導電層上に第１金属層を形成する。ここで第１金属層
を構成する金属は、シリコンとの反応によりシリサイド
を形成し得る金属（以下、シリサイド形成金属という）
である。このシリサイド形成金属は、例えば、高融点金
属であり、より具体的には、タングステン（Ｗ）、コバ
ルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）から
選択される少なくとも１種である。第１金属層は、例え
ば、スパッタリング、ＣＶＤのような公知の薄膜形成技
術を用いて形成できる。

【００１２】次に、第１金属層上にシリコンおよび金属
の間のシリサイド化反応を抑制する反応抑制層を形成す
る。反応抑制層は、シリコンとの間でシリサイド反応を
全く起こさないか、シリシサイド化反応を起こすが反応
性が前記金属よりも低い低抵抗材料である。反応抑制層
の一例は、金属窒化物である。この金属窒化物は、例え
ば、上述のシリサイド形成金属の窒化物であっても良
い。より具体的には、窒化チタン、窒化コバルト、窒化
ニッケル、窒化タングステンからなる群から選択される
少なくとも１種である。反応抑制層が、金属窒化物であ
る場合、第１金属層と同じ金属の窒化物である必要は必
ずしもない。反応抑制層が金属窒化物である場合、例え
ば、ＣＶＤ、スパッタリングにより形成される。

【００１３】次いで、反応抑制層上に第２金属層を形成
する。第２金属層は、第１金属層と同様に、シリサイド
形成金属で構成される。第１金属層および第２金属層
は、必ずしも同一の金属で構成されている必要はない。

【００１４】さらに、第２金属層上にシリコン層を形成
する。シリコン層は、例えば、ポリシリコンまたはアモ
ルファスシリコンで構成される。

【００１５】上述のようにして、導電層、第１金属層、
反応抑制層、第２金属層およびシリコン層が順次積層さ
れた積層構造に熱処理を施す。この熱処理により、導電
層および第１金属層、並びに、第２金属層およびシリコ
ン層の間でのシリサイド反応が起こる。この結果、シリ
サイドが生成する。この際、第１金属層の上および第２
金属層の下には反応抑制層が設けられている。反応抑制
層は、上述のように、シリコンとの間でシリサイド化反
応を起こさないか、シリコンとの間でシリサイド反応を
起こすがその反応性が第１金属層および第２金属層を構
成する金属よりも低い材料で構成されている。このた
め、第１金属層および第２金属層がそれぞれ導電層およ
びシリコン層と反応してシリサイド化が進行するが、第
１金属層および第２金属層が全てシリサイド化して用い
尽くされた後は、シリサイド反応は反応抑制層で停止ま
たは著しく遅くなる。従って、第１金属層および第２金
属層が全てシリサイド化すれば、シリサイド膜の膜厚は
それ以上厚くならない。このため、シリサイド膜厚は、
第１金属層および第２金属層の膜厚に依存し、熱処理の
温度および時間に依存しない。

【００１６】以上説明から明らかなように、第１金属層
および第２金属層の膜厚を変更することにより、シリサ
イド層の膜厚を制御できる。例えば、第１金属層および
第２金属層の膜厚を薄くすることにより、シリサイド層
を薄く形成できる。反対に、第１金属層および第２金属
層の膜厚を厚くすることにより、シリサイド層を厚く形
成できる。また、第１金属層および第２金属層の膜厚は
別々の厚さに設定し、反応抑制層の上下に膜厚の異なる
シリサイド層を形成することができる。

【００１７】上述のように、本発明の半導体装置におけ
るシリサイド層の形成方法によれば、第１金属層および
導電層並びに第２金属層およびシリコン層の間の反応に
より形成されるシリサイド層の膜厚を独立して最適化す
ることができる。

【００１８】さらに、本発明のシリサイド層の形成方法
によれば、第１金属層および導電層並びに第２金属層お
よびシリコン層の間の反応により形成されるシリサイド
層と、反応抑制層とにより低抵抗層が形成される。従っ
て、ＭＯＳ型トランジスタのサリサイド構造を例に挙げ
て説明すると、シリコン基板に形成された不純物導電層
上に、第１金属層、反応抑制層および第２金属層を順次
形成する際に、第１金属層を薄く形成し、シリコン基板
に形成された不純物拡散層へのシリサイドの浸食を防止
する場合、下側のシリサイド層が薄くなっても、反応抑
制層および上側のシリサイド層が厚ければ、３層全体で
低抵抗層としての実効膜厚を十分に確保できる。この結
果、不純物拡散層のシート抵抗の低減化が十分に図れる
と共に、ｐｎ接合部におけるリークを防止することがで
きる。

【００１９】さらに、反応抑制層が金属窒化物である場
合、金属窒化物中の金属原子の濃度が比較的高い場合
（例えば、チタン（Ｔｉ）＞５０ａｔｏｍ％）には、金
属窒化物は第１金属層および第２金属層を構成する金属
よりも反応性が低いがシリサイド化する。このため、金
属窒化物で構成される反応抑制層がシリサイド化され
る。この結果、反応抑制層をより低抵抗化できる。

【００２０】反応抑制層は、導電層上に選択的に形成し
ても良い。シリコン基板にシリサイド層を薄く形成した
い領域にのみ、反応抑制層を形成する。これにより、導
電層上の反応抑制層を形成した領域では、上述のよう
に、第１金属層だけがシリサイド化して薄いシリサイド
層が形成される。一方、反応抑制層が形成されていない
領域では、第１金属層だけでなく第２金属層まで導電層
との間でシリサイド反応が起こり、厚いシリサイド層が
形成される。上側のシリコン層についても、同様に、反
応抑制層を形成した領域では薄いシリサイド層が形成さ
れ、反応抑制層が形成されていない領域では厚いシリサ
イド層が形成される。

【００２１】以上説明した半導体装置におけるシリサイ
ド層の形成方法は、シリコンで構成される導電層と他の
導電層との間でのコンタクト抵抗および導電層のシート
抵抗の低減を目的とする低抵抗層の形成に応用すること
ができる。例えば、ＭＯＳ型トランジスタのソース領域
およびドレイン領域とシリコンで構成された上部導電層
との間に形成される低抵抗層や、ＣＭＯＳ技術におけ
る、所謂、ローカル・インターコネクト（local interc
onect)での低抵抗な導電層の形成に適用できる。

【００２２】また、本発明のシリサイド層の形成方法
は、不純物拡散層上に低抵抗層を形成する場合の他に、
例えば、多層配線構造を有する半導体装置において、層
間絶縁膜を介して上側および下側に夫々形成された、ポ
リシリコンで構成された配線層同士を電気的に接続する
接続部でコンタクト抵抗の低減を目的として形成される
低抵抗層の形成にも適用可能である。

【００２３】

【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。図１（Ａ）〜（Ｅ）、図２（Ａ）お
よび（Ｂ）並びに図２（Ａ）および（Ｂ）は、本発明を
適用した半導体装置の製造方法の一実施例の各工程を示
す断面図である。図１（Ａ）中１１は、Ｐ形のシリコン
基板を示す。シリコン基板１１に、選択的熱酸化法（Ｌ
ＯＣＯＳ法）に従って、素子分離領域であるフィールド
酸化膜１２を形成する。また、フィールド酸化膜１２で
規定されるアクティブ領域に、熱酸化法により、例えば
膜厚１５０オングストローム（Ａ）のゲート酸化膜１３
を形成する。

【００２４】次いで、ゲート酸化膜１３上に、例えば膜
厚３０００Ａのポリシリコン膜１４を堆積させる。ポリ
シリコン膜１４に、導電率を高めるために不純物として
リン（Ｐ）を気相拡散法に従って不純物をドープする。

【００２５】この後、ポリシリコン膜１４上にレジスト
パターン（図示せず）を形成し、エッチングガスとして
臭化水素ガスおよび塩素ガスを用いた反応性イオンエッ
チング（ＲＩＥ）を施して、ポリシリコン膜１４および
露出したゲート酸化膜１３をパターニングする。この結
果、図１（Ｂ）に示すように、シリコン基板１１のチャ
ンネル領域１６の上側にゲート電極１５が形成される。

【００２６】このようにしてゲート電極１５が形成され
たシリコン基板１１に対して、Ｐ⁺イオンを低濃度で注
入して、低濃度拡散層（ｎ^-）１７，１８を形成する。

【００２７】次に、図１（Ｃ）に示すように、シリコン
基板１１上にシリコン酸化膜１９をＣＶＤ法により形成
し、異方性ＲＩＥによりシリコン酸化膜１９をエッチン
グする。この結果、図１（Ｄ）に示すようにゲート電極
１５の側面部にスペーサー酸化膜２０，２１が形成され
る。

【００２８】次いで、図１（Ｅ）に示すように、露出し
たシリコン基板１１に対して、Ａｓイオンを高濃度で注
入して高濃度拡散層（ｎ⁺）２２、２３を形成し、いわ
ゆるＬＤＤ構造のソース領域２４およびドレイン領域２
５を形成する。

【００２９】図２（Ａ）に示すように、ソース領域２
４、ドレイン領域２５およびゲート電極１５を含むシリ
コン基板１１の全面に、膜厚５０ｎｍ以下、具体的には
１０ｎｍのチタン層２６を、スパッタリングを用いたＣ
ＶＤにより形成する。次に、反応抑制層として膜厚２０
ｎｍ以下、好ましくは０．５〜２０ｎｍの範囲内の窒化
チタン膜２７を、チタン層２６上にＮ₂ ０．５〜３
％、Ａｒ₂ ９７〜９９．５％の反応性スパッタリング
により形成する。さらに、窒化チタン膜２７上に膜厚３
０ｎｍのチタン層２８をチタン層２６と同様にスパッタ
リングにより形成する。チタン層２８上に、膜厚７５ｎ
ｍのポリシリコン層２９を、ソースガスとしてシラン
（ＳｉＨ₄）ガスを用いたＣＶＤにより形成する。

【００３０】この後、図２（Ｂ）に示すように、ポリシ
リコン層２９上に、フォトレジスト層３０を形成し、通
常のフォトリソグラフプロセスに従ってゲート電極１５
上に開口部３１を形成する。このフォトレジスト層３０
をマスクとして、ポリシリコン層２９を選択的にエッチ
ングし、開口部３１内のポリシリコン層２９を取り除
く。エッチング終了後、フォトレジスト層３０は除去す
る。

【００３１】フォトレジスト層３０を除去した後、シリ
コン基板１１に熱処理を施す。より具体的には、窒素ま
たはアンモニア雰囲気中でＲＴＮ（Rapid thermal Nitr
ization)を行う。この熱処理により、図３（Ａ）に示す
ように、第１のチタン層２６と、ソース領域２４、ドレ
イン領域２５およびゲート電極１５との間でシリサイド
反応が進行し、シリサイド層３２、３３、３４が夫々形
成される。また、第２のチタン層２８とポリシリコン層
２９の間でシリサイド反応が進行し、シリサイド層３５
が形成される。シリサイド層３５の表面は、ポリシリコ
ン層２９が窒化されて形成された窒化シリコン層３６で
覆われる。この熱処理工程において、図２（Ｂ）に示す
開口部３１内にあるチタン層２８は全て窒化して窒化チ
タン層２７と一体化した。

【００３２】次いで、ＮＨ₄ＯＨでエッチングを行い、
未反応のチタン層２６および窒化チタン層２７を除去す
る。この後、通常のプロセスに従って、層間絶縁膜、上
部配線層等を形成し、最終的に半導体装置を得る。

【００３３】ここで、未反応の窒化チタン層２６を除去
することにより、図３（Ｂ）に示すように、スペーサー
酸化膜２０，２１とシリサイド層３５とにより囲まれた
窪み４０，４１が形成される。次いで行われる層間絶縁
膜の形成工程において、層間絶縁膜が窪み４０，４１の
奥まで形成されず、ボイド部分として残留してしまう可
能性がある。ボイド部分が残留すると水分や薬液がボイ
ド部分に残留し、シリコン等の腐食が発生するおそれが
ある。そこで、窪み４０，４１の奥まで層間絶縁膜が充
填されるように層間絶縁膜を形成することが好ましい。
具体的には、ソースガスとして、ノンドープ酸化膜の場
合にはＳｉＨ₄、Ｓｉ₂Ｈ₆等、ＰＳＧの場合にはＳｉＨ₄
／ＰＨ₃等、ＢＳＧの場合にはＳｉＨ₄／Ｂ₂Ｈ₆等、ＢＰ
ＳＧの場合にはＳｉＨ₄／ＰＨ₃／Ｂ₂Ｈ₆等、ＡｓＳＧの
場合にはＳｉＨ₄／ＡｓＨ₃等を用いて、３５０〜４５０
℃のプラズマＣＶＤまたは４００〜５００℃の常圧ＣＶ
Ｄにより、層間絶縁膜を形成することにより、窪み４
０，４１の奥まで層間絶縁膜を充填することが可能であ
る。

【００３４】以上説明したように、本実施例の半導体装
置の製造プロセスでのシリサイド層の形成方法によれ
ば、熱処理してシリサイド層を形成する場合、第１のチ
タン層２６の上および第２のチタン層２８の下には反応
抑制層として窒化チタン層２７が設けられている。窒化
チタン層２７は、窒素原子の含有濃度が高い場合には、
シリコンとの間でシリサイド化反応を起こさない。この
ため、第１のチタン層２６がソース領域２４およびドレ
イン領域２５と夫々反応してシリサイド化が進行する
が、チタン層２６が全てシリサイド化して用い尽くされ
た後は、シリサイド反応は窒化チタン層２７で停止す
る。従って、チタン層２６が全てシリサイド化すれば、
シリサイド層３２、３３の膜厚はそれ以上厚くならな
い。しかも、シリサイド層３２、３３の膜厚は、チタン
層２６、２６の膜厚に依存して熱処理の温度および時間
に依存しない。

【００３５】このように、チタン層２６の膜厚を変更す
ることでシリサイド層３２、３３の膜厚を制御できるこ
とから、チタン層２６の膜厚を適宜設定することによ
り、ソース領域２４およびドレイン領域２５に形成され
るシリサイド層３２、３３のシリコン基板１１の表面か
らの深さＤ₁（図４参照）を最適化できる。チタン層２
６の膜厚を十分に薄くすることにより、シリサイド層３
０、３１の深さＤ₁をソース領域２４およびドレイン領
域２５において接合部リークが発生しない程度に薄くす
ることができる。具体的には、ソース領域２４およびド
レイン領域２５の深さＤ₂に対し、チタン層２６の膜厚
をＤ₂／２．２５以下に設定することにより、シリサイ
ド層３２、３３の深さＤ₁を接合深さ以下に抑えること
ができる。この結果、シリサイド層３２、３３の過度の
浸食により接合部リークが発生するのを防止できる。

【００３６】本実施例のシリサイド層の形成方法によれ
ば、シリサイド層３２、３３、窒化シリコン層２７およ
びシリサイド層３４の３層により低抵抗層が形成され
る。従って、上述のようにチタン層２６を薄く形成し、
ソース領域２４およびドレイン領域２５へのシリサイド
の浸食を防止する場合、窒化チタン層２７の下側のシリ
サイド層３２、３３が薄くなるが、窒化チタン層２７お
よび上側のシリサイド層３４が十分に厚ければ、３層全
体で低抵抗層としての実効膜厚を十分に確保できる。こ
の結果、半導体装置においてシート抵抗の低減化が十分
に図れると共に、ｐｎ接合部におけるリークを防止する
ことができる。

【００３７】また、窒化チタン層２７中のチタン原子の
濃度が比較的高い場合には、窒化チタン層２７はチタン
層２６、２８よりも反応性が低いがシリサイド化する。
このため、ソース領域２３およびドレイン領域２２の上
側の窒化チタン層２７が全てシリサイド化される。この
結果、低抵抗層のより一層の低抵抗化が達成される。

【図面の簡単な説明】

【図１】（Ａ）〜（Ｅ）は、本発明を適用した半導体装
置の製造方法の一実施例の各工程を示す断面図。

【図２】（Ａ）〜（Ｂ）は、本発明を適用した半導体装
置の製造方法の一実施例の各工程を示す断面図。

【図３】（Ａ）〜（Ｂ）は、本発明を適用した半導体装
置の製造方法の一実施例の各工程を示す断面図。

【図４】本発明を適用した半導体装置の製造方法により
作られた半導体装置の要部を示す断面図。

【符号の説明】

１１…シリコン基板、１２…フィールド酸化膜、１３…
ゲート酸化膜、１４，２９…第１ポリシリコン膜、１５
…ゲート電極、１６…チャンネル領域、１７，１８…低
濃度拡散層、２０，２１…スペーサー酸化膜、２２，２
３…高濃度拡散層、２４…ソース領域、２５…ドレイン
領域、２６，２８…チタン層、２７…窒化チタン層、２
９…ポリシリコン層、３０…フォトリソグラフ層、３
２，３３，３４…シリサイド層。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 シリコンで構成される導電層上にシリコ
   ンとの反応によりシリサイドを形成し得るシリサイド形
   成金属で構成される第１金属層を形成する工程、 前記第１金属層上にシリサイド化反応を抑制する反応抑
   制層を形成する工程、 前記反応抑制層上に前記シリサイド形成金属で構成され
   る第２金属層を形成する工程、 前記第２金属層上にシリコン層を形成する工程、およ
   び、 熱処理を施して前記導電層および前記第１金属層並びに
   前記第２金属層および前記シリコン層の間でのシリサイ
   ド反応によりシリサイド層を形成する工程を具備するこ
   とを特徴とする半導体装置におけるシリサイド層の形成
   方法。
2. 【請求項２】 導電層がシリコン基板に形成された不純
   物拡散層である請求項１記載の半導体装置におけるシリ
   サイド層の形成方法。
3. 【請求項３】 反応抑制層がシリサイド形成金属の窒化
   物である請求項１記載の半導体装置におけるシリサイド
   層の形成方法。
4. 【請求項４】 主面に互いに間隔をおいて形成されたソ
   ース拡散層およびドレイン拡散層並びに前記ソース拡散
   層および前記ドレイン拡散層により規定されたチャンネ
   ル領域の上方に設けられたゲート電極を具備するシリコ
   ン基板上に、シリコンとの反応によりシリサイドを形成
   し得るシリサイド形成金属で構成される第１金属層を形
   成する工程、 前記第１金属層上にシリサイド化反応を抑制する反応抑
   制層を形成する工程、 前記反応抑制層上に前記シリサイド形成金属で構成され
   る第２金属層を形成する工程、 前記第２金属層上にシリコン層を形成する工程、およ
   び、 前記シリコン基板に熱処理を施して前記ソース拡散層お
   よび前記ドレイン拡散層と前記第１金属層との間、並び
   に、前記第２金属層およびシリサイド層との間でのシリ
   サイド反応によりシリサイド層を形成する工程を具備す
   ることを特徴とする半導体装置の製造方法。