JP2003289140A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JP2003289140A JP2003289140A JP2002089956A JP2002089956A JP2003289140A JP 2003289140 A JP2003289140 A JP 2003289140A JP 2002089956 A JP2002089956 A JP 2002089956A JP 2002089956 A JP2002089956 A JP 2002089956A JP 2003289140 A JP2003289140 A JP 2003289140A
- Authority
- JP
- Japan
- Prior art keywords
- silicate
- insulating film
- gate insulating
- concentration
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ゲート絶縁膜に用いた金属シリケートにおけ
る、組成の不均質化や微小結晶粒の析出を抑制すること
ができ、ＭＩＳ型トランジスタの歩留まり向上及び特性
向上に寄与する。 【解決手段】 シリコン基板１０１上に、Ｈｆを１０at
％含むＨｆシリケートからなるゲート絶縁膜１０３を介
してゲート電極１０４を形成したＭＩＳ型トランジスタ
において、ゲート絶縁膜１０３を構成するＨｆシリケー
トにＭｇを５at％添加した。
る、組成の不均質化や微小結晶粒の析出を抑制すること
ができ、ＭＩＳ型トランジスタの歩留まり向上及び特性
向上に寄与する。 【解決手段】 シリコン基板１０１上に、Ｈｆを１０at
％含むＨｆシリケートからなるゲート絶縁膜１０３を介
してゲート電極１０４を形成したＭＩＳ型トランジスタ
において、ゲート絶縁膜１０３を構成するＨｆシリケー
トにＭｇを５at％添加した。
Description
【０００１】
【発明の属する技術分野】本発明は、二酸化珪素と金属
酸化物からなるシリケート（珪酸塩）をゲート絶縁膜に
用いたＭＩＳ型電界効果トランジスタに関する。
酸化物からなるシリケート（珪酸塩）をゲート絶縁膜に
用いたＭＩＳ型電界効果トランジスタに関する。
【０００２】
【従来の技術】ＬＳＩの高速化・高集積化は、スケーリ
ング則に従ったＭＯＳデバイスの微細化によって進めら
れてきた。このスケーリング則は、絶縁膜の膜厚やゲー
ト長さ等のＭＯＳデバイスの各部分を高さ方向と横方向
の寸法を同時に縮小することにより、微細化時に素子の
特性を正常に保ち、また性能を上げることを可能にする
ものである。
ング則に従ったＭＯＳデバイスの微細化によって進めら
れてきた。このスケーリング則は、絶縁膜の膜厚やゲー
ト長さ等のＭＯＳデバイスの各部分を高さ方向と横方向
の寸法を同時に縮小することにより、微細化時に素子の
特性を正常に保ち、また性能を上げることを可能にする
ものである。
【０００３】次世代ＭＯＳトランジスタにおいては、必
要とされるゲート絶縁膜容量から、ＳｉＯ2 ゲート絶縁
膜として２ｎｍ以下の膜厚が要求されている。しかし、
従来よりゲート絶縁膜として用いられてきたＳｉＯ
2 は、この膜厚領域では直接トンネル電流が流れ始める
厚さであり、リーク電流の抑制ができず、消費電力の増
加等の問題を回避できない。そこで最近、次世代ＭＯＳ
トランジスタにおいては、ＳｉＯ2 よりも誘電率が高い
材料をゲート絶縁膜に用いて、シリコン酸化膜換算の実
効膜厚を２ｎｍ以下に抑えつつ、物理膜厚を稼いでリー
ク電流を抑えることが試みられている。
要とされるゲート絶縁膜容量から、ＳｉＯ2 ゲート絶縁
膜として２ｎｍ以下の膜厚が要求されている。しかし、
従来よりゲート絶縁膜として用いられてきたＳｉＯ
2 は、この膜厚領域では直接トンネル電流が流れ始める
厚さであり、リーク電流の抑制ができず、消費電力の増
加等の問題を回避できない。そこで最近、次世代ＭＯＳ
トランジスタにおいては、ＳｉＯ2 よりも誘電率が高い
材料をゲート絶縁膜に用いて、シリコン酸化膜換算の実
効膜厚を２ｎｍ以下に抑えつつ、物理膜厚を稼いでリー
ク電流を抑えることが試みられている。
【０００４】ＳｉＯ2 の代替絶縁膜材料として、ＳｉＯ
2 と金属酸化物からなるシリケート（珪酸塩）材料が検
討されている。しかし、この種の材料では、拡散層の不
純物活性化工程等に代表される、通常のトランジスタ製
造工程に必須の高温熱処理工程において、シリケートか
らなるゲート絶縁膜中に微細な結晶が析出し、ゲート絶
縁膜の誘電率が場所によって不均一になる現象が懸念さ
れている。
2 と金属酸化物からなるシリケート（珪酸塩）材料が検
討されている。しかし、この種の材料では、拡散層の不
純物活性化工程等に代表される、通常のトランジスタ製
造工程に必須の高温熱処理工程において、シリケートか
らなるゲート絶縁膜中に微細な結晶が析出し、ゲート絶
縁膜の誘電率が場所によって不均一になる現象が懸念さ
れている。
【０００５】図８は、ゲート絶縁膜にＺｒシリケートを
用い、トランジスタの拡散層の不純物活性化処理に必要
な１０００℃，３０秒の熱処理を行う前後の電子顕微鏡
写真である。図８（ａ）は熱処理前の断面構造写真であ
り、熱処理前は均質な膜である。それに対し、図８
（ｂ）は熱処理後の断面構造写真であり、熱処理後は明
らかに微細な結晶粒が析出し、組成が分離して不均質な
膜になっていることが分かる。図８（ｃ）は熱処理後の
平面構造写真であり、色の濃い部分はＺｒの濃度が高く
結晶質であり、誘電率が高いことを示している。色の薄
い部分はＺｒの濃度が低く、誘電率が低いことを示して
いる。それぞれの大きさは１０〜３０ｎｍ程度で分布
し、これらのシリケート材料が適用される次世代のトラ
ンジスタのゲート領域の大きさに近く、このような組成
の不均質さは、トランジスタの特性の著しいばらつき、
劣化を引き起こすと考えられる。
用い、トランジスタの拡散層の不純物活性化処理に必要
な１０００℃，３０秒の熱処理を行う前後の電子顕微鏡
写真である。図８（ａ）は熱処理前の断面構造写真であ
り、熱処理前は均質な膜である。それに対し、図８
（ｂ）は熱処理後の断面構造写真であり、熱処理後は明
らかに微細な結晶粒が析出し、組成が分離して不均質な
膜になっていることが分かる。図８（ｃ）は熱処理後の
平面構造写真であり、色の濃い部分はＺｒの濃度が高く
結晶質であり、誘電率が高いことを示している。色の薄
い部分はＺｒの濃度が低く、誘電率が低いことを示して
いる。それぞれの大きさは１０〜３０ｎｍ程度で分布
し、これらのシリケート材料が適用される次世代のトラ
ンジスタのゲート領域の大きさに近く、このような組成
の不均質さは、トランジスタの特性の著しいばらつき、
劣化を引き起こすと考えられる。
【０００６】
【発明が解決しようとする課題】このように、ゲート絶
縁膜に誘電率の高いシリケートを用いた場合、トランジ
スタの製造工程中の熱処理によって微小な結晶粒が析出
し、不均質な組成のゲート絶縁膜となり、歩留まりの劣
化やトランジスタ特性の劣化，ばらつきを引き起こす問
題があった。
縁膜に誘電率の高いシリケートを用いた場合、トランジ
スタの製造工程中の熱処理によって微小な結晶粒が析出
し、不均質な組成のゲート絶縁膜となり、歩留まりの劣
化やトランジスタ特性の劣化，ばらつきを引き起こす問
題があった。
【０００７】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、ゲート絶縁膜にシリケ
ートを用いた場合においても、ゲート絶縁膜の組成の不
均質化や微小結晶粒の析出を抑制することができ、歩留
まり向上及び特性向上に寄与し得る電界効果トランジス
タを提供することにある。
ので、その目的とするところは、ゲート絶縁膜にシリケ
ートを用いた場合においても、ゲート絶縁膜の組成の不
均質化や微小結晶粒の析出を抑制することができ、歩留
まり向上及び特性向上に寄与し得る電界効果トランジス
タを提供することにある。
【０００８】
【課題を解決するための手段】（構成）上記課題を解決
するために本発明は、次のような構成を採用している。
するために本発明は、次のような構成を採用している。
【０００９】即ち本発明は、シリコン基板上にＺｒ，Ｈ
ｆ，Ｌａ，Ｃｅ，Ｙ，Ｂｉ，Ｐｒの少なくとも一つを含
むシリケートからなるゲート絶縁膜を介してゲート電極
を設けた電界効果トランジスタにおいて、ゲート絶縁膜
を構成するシリケートにＭｇ，Ｃａ，Ｍｎの少なくとも
一つを添加してなることを特徴とする。
ｆ，Ｌａ，Ｃｅ，Ｙ，Ｂｉ，Ｐｒの少なくとも一つを含
むシリケートからなるゲート絶縁膜を介してゲート電極
を設けた電界効果トランジスタにおいて、ゲート絶縁膜
を構成するシリケートにＭｇ，Ｃａ，Ｍｎの少なくとも
一つを添加してなることを特徴とする。
【００１０】ここで、本発明の望ましい実施態様として
は次のものが挙げられる。
は次のものが挙げられる。
【００１１】(1) シリケートを構成する金属元素の濃度
は１７at％以下（より望ましくは１０at％以下）であ
り、シリケートに添加する金属元素の濃度は１at％以上
で、且つシリケートを構成する金属元素の濃度よりも低
いこと。 (2) シリケートに添加する金属元素の濃度は、シリケー
トを構成する金属元素の濃度の１／２以下であること。
は１７at％以下（より望ましくは１０at％以下）であ
り、シリケートに添加する金属元素の濃度は１at％以上
で、且つシリケートを構成する金属元素の濃度よりも低
いこと。 (2) シリケートに添加する金属元素の濃度は、シリケー
トを構成する金属元素の濃度の１／２以下であること。
【００１２】(3) ゲート絶縁膜は非晶質であること。
(4) ゲート絶縁膜に窒素を含有すること。
【００１３】(5) シリケートに添加する金属元素として
Ｍｇ又はＭｎを用いた場合、Ｍｇ又はＭｎの濃度は１at
％以上（より望ましくは２at％以上）であること。 (6) シリケートに添加する金属元素としてＣａを用いた
場合、Ｃａの濃度は２at％以上であること。
Ｍｇ又はＭｎを用いた場合、Ｍｇ又はＭｎの濃度は１at
％以上（より望ましくは２at％以上）であること。 (6) シリケートに添加する金属元素としてＣａを用いた
場合、Ｃａの濃度は２at％以上であること。
【００１４】（作用）本発明によれば、シリケートを構
成する主要金属として、Ｚｒ，Ｈｆ，Ｌａ，Ｃｅ，Ｙ，
Ｂｉ，Ｐｒの少なくとも一つを用いることにより、ゲー
ト絶縁膜の誘電率を高めることができる。これに加え、
シリケートに特定の金属元素としてＭｇ，Ｃａ，Ｍｎの
少なくとも一つを添加することで、ゲート絶縁膜の粘性
を高めることができる。ゲート絶縁膜の粘性が高くなる
と、トランジスタ製造工程における熱処理に際してシリ
ケート中の金属元素が移動しにくくなり、金属元素の相
分離が抑制されることになる。従って、シリケートから
なるゲート絶縁膜の組成の不均質化や微小結晶粒の析出
等による特性劣化を抑制することができ、電界効果トラ
ンジスタの歩留まり向上及び特性向上に寄与することが
可能となる。
成する主要金属として、Ｚｒ，Ｈｆ，Ｌａ，Ｃｅ，Ｙ，
Ｂｉ，Ｐｒの少なくとも一つを用いることにより、ゲー
ト絶縁膜の誘電率を高めることができる。これに加え、
シリケートに特定の金属元素としてＭｇ，Ｃａ，Ｍｎの
少なくとも一つを添加することで、ゲート絶縁膜の粘性
を高めることができる。ゲート絶縁膜の粘性が高くなる
と、トランジスタ製造工程における熱処理に際してシリ
ケート中の金属元素が移動しにくくなり、金属元素の相
分離が抑制されることになる。従って、シリケートから
なるゲート絶縁膜の組成の不均質化や微小結晶粒の析出
等による特性劣化を抑制することができ、電界効果トラ
ンジスタの歩留まり向上及び特性向上に寄与することが
可能となる。
【００１５】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。
形態によって説明する。
【００１６】（実施形態）図１は、本発明の一実施形態
に係わるＭＩＳ型トランジスタの概略構造を示す断面図
である。
に係わるＭＩＳ型トランジスタの概略構造を示す断面図
である。
【００１７】図中の１０１はｐ型シリコン基板であり、
１０２は素子分離領域であり、シリコン基板１０１の素
子分離領域１０２で囲まれた素子形成領域上にゲート絶
縁膜１０３を介してゲート電極１０４が形成されてい
る。ゲート絶縁膜１０３は、ＨｆＯ2 とＳｉＯ2 からな
る高誘電率のシリケートであり、このシリケート中にＭ
ｇが添加されたものである。ゲート電極１０４は、ポリ
シリコン膜であるが、この代わりにＴｉＮ，ＴａＮ，
Ｗ，Ｎｂ，Ｒｕ，Ｒｕ酸化物等の金属電極を用いてもよ
い。
１０２は素子分離領域であり、シリコン基板１０１の素
子分離領域１０２で囲まれた素子形成領域上にゲート絶
縁膜１０３を介してゲート電極１０４が形成されてい
る。ゲート絶縁膜１０３は、ＨｆＯ2 とＳｉＯ2 からな
る高誘電率のシリケートであり、このシリケート中にＭ
ｇが添加されたものである。ゲート電極１０４は、ポリ
シリコン膜であるが、この代わりにＴｉＮ，ＴａＮ，
Ｗ，Ｎｂ，Ｒｕ，Ｒｕ酸化物等の金属電極を用いてもよ
い。
【００１８】ゲート電極１０４を挟んで基板１０１の表
面層にはｎ型不純物層１０５が形成されている。この不
純物層１０５は、例えばＡｓを４０ＫｅＶのエネルギー
で面密度５×１０15程度イオンインプラすることによっ
て表面から浅く導入された拡散層（ソース・ドレイン領
域）であり、その表面にはＮｉやＣｏ等のシリサイド層
１０６が形成されている。ゲート絶縁膜１０３及びゲー
ト電極１０４の側部には、ＳｉＯＮからなる側壁絶縁膜
１０７が形成されている。
面層にはｎ型不純物層１０５が形成されている。この不
純物層１０５は、例えばＡｓを４０ＫｅＶのエネルギー
で面密度５×１０15程度イオンインプラすることによっ
て表面から浅く導入された拡散層（ソース・ドレイン領
域）であり、その表面にはＮｉやＣｏ等のシリサイド層
１０６が形成されている。ゲート絶縁膜１０３及びゲー
ト電極１０４の側部には、ＳｉＯＮからなる側壁絶縁膜
１０７が形成されている。
【００１９】上記の各部を形成した基板表面には、ＣＶ
Ｄシリコン酸化膜などからなる層間絶縁膜１０８が形成
されている。この層間絶縁膜１０８には、ゲート及びソ
ース・ドレインに接続するためのコンタクト孔が設けら
れている。そして、ゲート電極１０４及びソース・ドレ
イン領域１０５のシリサイド層１０６に接続するように
Ａｌ配線１０９が設けられている。
Ｄシリコン酸化膜などからなる層間絶縁膜１０８が形成
されている。この層間絶縁膜１０８には、ゲート及びソ
ース・ドレインに接続するためのコンタクト孔が設けら
れている。そして、ゲート電極１０４及びソース・ドレ
イン領域１０５のシリサイド層１０６に接続するように
Ａｌ配線１０９が設けられている。
【００２０】次に、図２を参照して本実施形態のＭＩＳ
型電界効果トランジスタの製造工程を説明する。
型電界効果トランジスタの製造工程を説明する。
【００２１】まず、図２（ａ）に示すように、面方位
（１００）、比抵抗４〜６Ωｃｍのｐ型シリコン基板１
０１上に、反応性イオンエッチングにより、素子分離の
ための溝を形成する。続いて、例えばＬＰ（ロープレッ
シャー）−ＴＥＯＳ（Tetra ethyl ortho silicate：珪
酸エチル）膜を埋め込むことにより素子分離領域１０２
を形成する。なお、図では素子分離領域１０２が基板表
面よりも上方に出ているが、素子分領域１０３の上面を
基板表面と同じ高さにしてもよい。
（１００）、比抵抗４〜６Ωｃｍのｐ型シリコン基板１
０１上に、反応性イオンエッチングにより、素子分離の
ための溝を形成する。続いて、例えばＬＰ（ロープレッ
シャー）−ＴＥＯＳ（Tetra ethyl ortho silicate：珪
酸エチル）膜を埋め込むことにより素子分離領域１０２
を形成する。なお、図では素子分離領域１０２が基板表
面よりも上方に出ているが、素子分領域１０３の上面を
基板表面と同じ高さにしてもよい。
【００２２】次いで、図２（ｂ）に示すように、例えば
レーザーアブレーション成膜法を用いて、例えば酸素分
圧１〜１００Ｐａの雰囲気中、基板温度が室温から３０
０℃で、膜厚５ｎｍのシリケートからなるゲート絶縁膜
１０３を成膜する。このゲート絶縁膜１０３は、ＨｆＯ
2 とＳｉＯ2 からなるＨｆシリケートにＭｇを僅かに添
加したものである。本実施形態では、例えばシリケート
中のＨｆの濃度は１０at％、Ｍｇの濃度は５at％となっ
ていた。
レーザーアブレーション成膜法を用いて、例えば酸素分
圧１〜１００Ｐａの雰囲気中、基板温度が室温から３０
０℃で、膜厚５ｎｍのシリケートからなるゲート絶縁膜
１０３を成膜する。このゲート絶縁膜１０３は、ＨｆＯ
2 とＳｉＯ2 からなるＨｆシリケートにＭｇを僅かに添
加したものである。本実施形態では、例えばシリケート
中のＨｆの濃度は１０at％、Ｍｇの濃度は５at％となっ
ていた。
【００２３】なお、この工程において、スパッタ成膜法
を用いて、例えば酸素分圧１〜５Ｐａの雰囲気中、基板
温度が室温〜３００℃で、膜厚３ｎｍのＨｆ金属，Ｈｆ
シリサイド，若しくはＨｆシリケートをシリコン基板１
０１上に堆積し、同時に若しくはこれに続いてＭｇをス
パッタし、酸素若しくは窒素雰囲気中で４００〜１００
０℃の温度でアニールすることにより、Ｍｇを含有する
Ｈｆシリケートを形成してもよい。
を用いて、例えば酸素分圧１〜５Ｐａの雰囲気中、基板
温度が室温〜３００℃で、膜厚３ｎｍのＨｆ金属，Ｈｆ
シリサイド，若しくはＨｆシリケートをシリコン基板１
０１上に堆積し、同時に若しくはこれに続いてＭｇをス
パッタし、酸素若しくは窒素雰囲気中で４００〜１００
０℃の温度でアニールすることにより、Ｍｇを含有する
Ｈｆシリケートを形成してもよい。
【００２４】さらに、蒸着法を用いて、基板温度が室温
〜３００℃で膜厚４ｎｍのＨｆ金属、又はＨｆシリサイ
ドをシリコン基板１０１上に堆積し、同時に若しくはこ
れに続いてＭｇを堆積し、酸素若しくは窒素雰囲気中で
６００〜１０００℃の温度でアニールして、Ｍｇを含有
するＨｆシリケートを形成してもよい。
〜３００℃で膜厚４ｎｍのＨｆ金属、又はＨｆシリサイ
ドをシリコン基板１０１上に堆積し、同時に若しくはこ
れに続いてＭｇを堆積し、酸素若しくは窒素雰囲気中で
６００〜１０００℃の温度でアニールして、Ｍｇを含有
するＨｆシリケートを形成してもよい。
【００２５】また、図２（ｃ）に示すように、ＣＶＤ成
膜法を用いて、酸素雰囲気中でのＣ 16Ｈ36ＨｆＯ4 ガス
とモノシラン（ＳｉＨ4 ）ガスと窒素ガスの混合ガス、
ＨｆＣｌ4 ガスとＮＨ3 ガスとＳｉＨ4 ガスの混合ガ
ス、若しくはＨｆ（ＳＯ4 ）2ガスとＮＨ3 ガスとＳｉ
Ｈ4 ガスの混合ガス等のＨｆを含む混合ガスに、さらに
ＭｇＳＯ4 ガス等のＭｇを含むガスを混合し、例えば１
〜１０4 Ｐａの圧力で、１〜１０００sccmの流量で供給
し、基板温度を室温〜８００℃の温度範囲において堆積
し、堆積後に６００〜１０００℃の酸素雰囲気中でアニ
ールしてＭｇを含むＨｆシリケートを形成してもよい。
膜法を用いて、酸素雰囲気中でのＣ 16Ｈ36ＨｆＯ4 ガス
とモノシラン（ＳｉＨ4 ）ガスと窒素ガスの混合ガス、
ＨｆＣｌ4 ガスとＮＨ3 ガスとＳｉＨ4 ガスの混合ガ
ス、若しくはＨｆ（ＳＯ4 ）2ガスとＮＨ3 ガスとＳｉ
Ｈ4 ガスの混合ガス等のＨｆを含む混合ガスに、さらに
ＭｇＳＯ4 ガス等のＭｇを含むガスを混合し、例えば１
〜１０4 Ｐａの圧力で、１〜１０００sccmの流量で供給
し、基板温度を室温〜８００℃の温度範囲において堆積
し、堆積後に６００〜１０００℃の酸素雰囲気中でアニ
ールしてＭｇを含むＨｆシリケートを形成してもよい。
【００２６】また、図２（ｄ）に示すように、シリコン
基板１０１を酸素雰囲気中で加熱、ＢＯＸ（燃焼酸化）
することにより、若しくはＣＶＤによって、シリコン基
板１０１上に１〜４ｎｍ程度のＳｉＯ2 膜１１４を形成
し、続いて例えばＨｆ金属ターゲット若しくは、Ｈｆ金
属原子とＳｉ原子を少なくとも含み、かつＭｇを添加さ
れたターゲットを用いて、例えば蒸着法で、シリコン基
板１０１上に金属元素を有する膜１１５を堆積する。そ
の後、例えば真空中若しくは窒素中で４００〜９００℃
の加熱によって、少なくとも金属元素をＳｉＯ2 膜に拡
散させる工程を行い、シリコン基板１０１上に少なくと
もＭｇ原子，Ｈｆ原子，Ｓｉ原子、酸素原子を含有する
シリケートを形成してもよい。
基板１０１を酸素雰囲気中で加熱、ＢＯＸ（燃焼酸化）
することにより、若しくはＣＶＤによって、シリコン基
板１０１上に１〜４ｎｍ程度のＳｉＯ2 膜１１４を形成
し、続いて例えばＨｆ金属ターゲット若しくは、Ｈｆ金
属原子とＳｉ原子を少なくとも含み、かつＭｇを添加さ
れたターゲットを用いて、例えば蒸着法で、シリコン基
板１０１上に金属元素を有する膜１１５を堆積する。そ
の後、例えば真空中若しくは窒素中で４００〜９００℃
の加熱によって、少なくとも金属元素をＳｉＯ2 膜に拡
散させる工程を行い、シリコン基板１０１上に少なくと
もＭｇ原子，Ｈｆ原子，Ｓｉ原子、酸素原子を含有する
シリケートを形成してもよい。
【００２７】次いで、図２（ｅ）に示すように、化学気
相成長法によってポリシリコン膜を全面に堆積し、この
ポリシリコン膜中に例えばオキシ塩化リン（ＰＯＣ
ｌ3 ）を用いて、８５０℃，３０分間リン拡散処理を行
い、ポリシリコン膜を低抵抗化させる。このポリシリコ
ン膜への不純物の添加は後の工程で、拡散層への不純物
添加と同時にイオンインプラを用いて行ってもよい。ま
た、ポリシリコン膜の代わりにＧｅをドープしたポリシ
リコン膜を用いてもよい。
相成長法によってポリシリコン膜を全面に堆積し、この
ポリシリコン膜中に例えばオキシ塩化リン（ＰＯＣ
ｌ3 ）を用いて、８５０℃，３０分間リン拡散処理を行
い、ポリシリコン膜を低抵抗化させる。このポリシリコ
ン膜への不純物の添加は後の工程で、拡散層への不純物
添加と同時にイオンインプラを用いて行ってもよい。ま
た、ポリシリコン膜の代わりにＧｅをドープしたポリシ
リコン膜を用いてもよい。
【００２８】次いで、図３（ｆ）に示すように、ポリシ
リコン膜をパターニングしてゲート電極１０４を形成す
る。このとき、ゲート電極１０４に合わせてゲート絶縁
膜１０３も同時にパターニングするのが好ましいが、必
ずしもゲート電極１０４とゲート絶縁膜１０３の側面の
端面が一致する必要はない。図３（ｆ）のようにゲート
絶縁膜１０３がゲート電極１０４に比べて凹になってい
る形状や、図３（ｇ）のようにゲート絶縁膜１０３がゲ
ート電極１０４に比べて凸になっている形状でもよく、
さらに全体に傾斜がついていても問題はない。
リコン膜をパターニングしてゲート電極１０４を形成す
る。このとき、ゲート電極１０４に合わせてゲート絶縁
膜１０３も同時にパターニングするのが好ましいが、必
ずしもゲート電極１０４とゲート絶縁膜１０３の側面の
端面が一致する必要はない。図３（ｆ）のようにゲート
絶縁膜１０３がゲート電極１０４に比べて凹になってい
る形状や、図３（ｇ）のようにゲート絶縁膜１０３がゲ
ート電極１０４に比べて凸になっている形状でもよく、
さらに全体に傾斜がついていても問題はない。
【００２９】次いで、図３（ｈ）に示すように、全面に
ＳｉＯＮ膜を堆積した後エッチバックすることにより、
ゲート部の側壁に側壁絶縁膜１０７を形成する。次い
で、図３（ｊ）に示すように、全面に、例えば加速電圧
７０ＫｅＶ、ドーズ量１×１０ 15ｃｍ-2で砒素Ａｓをイ
オン注入し、その後、例えば９００℃，３０分若しくは
１０００℃，３０秒の熱処理を行い、砒素をシリコン基
板１０１中に拡散し活性化させ、ソース領域及びドレイ
ン領域１０５を形成する。このとき、シリケートからな
るゲート絶縁膜１０３がＭｇを含むことにより、シリケ
ートの組成の不均質化、微小結晶の析出を抑制すること
ができる。さらに、その拡散層１０５にＮｉ若しくはＣ
ｏを蒸着し、熱処理することでシリサイド層１０６を作
成し、拡散層の抵抗を低減することが望ましい。
ＳｉＯＮ膜を堆積した後エッチバックすることにより、
ゲート部の側壁に側壁絶縁膜１０７を形成する。次い
で、図３（ｊ）に示すように、全面に、例えば加速電圧
７０ＫｅＶ、ドーズ量１×１０ 15ｃｍ-2で砒素Ａｓをイ
オン注入し、その後、例えば９００℃，３０分若しくは
１０００℃，３０秒の熱処理を行い、砒素をシリコン基
板１０１中に拡散し活性化させ、ソース領域及びドレイ
ン領域１０５を形成する。このとき、シリケートからな
るゲート絶縁膜１０３がＭｇを含むことにより、シリケ
ートの組成の不均質化、微小結晶の析出を抑制すること
ができる。さらに、その拡散層１０５にＮｉ若しくはＣ
ｏを蒸着し、熱処理することでシリサイド層１０６を作
成し、拡散層の抵抗を低減することが望ましい。
【００３０】なお、上記の図３（ｈ）の側壁を作る工程
と、図３（ｉ）のイオン注入を行う工程は、必要に応じ
て順番を入れ替えてもよい。
と、図３（ｉ）のイオン注入を行う工程は、必要に応じ
て順番を入れ替えてもよい。
【００３１】これ以降の工程は通常のＭＩＳ型トランジ
スタの作製工程に準じており、化学気相成長法によって
全面に層間絶縁膜１０８となるシリコン酸化膜を堆積
し、この層間絶縁膜１０８にコンタクト孔を開口し、続
いてスパッタ法によって全面にＡｌ膜１０９を堆積し、
このＡｌ膜１０９を反応性イオンエッチングによってパ
ターニングすることにより、前記図１に示したような構
造を有するＭＩＳ型トランジスタが完成する。
スタの作製工程に準じており、化学気相成長法によって
全面に層間絶縁膜１０８となるシリコン酸化膜を堆積
し、この層間絶縁膜１０８にコンタクト孔を開口し、続
いてスパッタ法によって全面にＡｌ膜１０９を堆積し、
このＡｌ膜１０９を反応性イオンエッチングによってパ
ターニングすることにより、前記図１に示したような構
造を有するＭＩＳ型トランジスタが完成する。
【００３２】このように本実施形態によれば、高温熱処
理を行ってもシリケートからなるゲート絶縁膜１０３が
均質な組成を有しており、微細な析出物などの出現しな
い高誘電率のゲート絶縁膜を用いたＭＩＳ型トランジス
タを実現することができる。
理を行ってもシリケートからなるゲート絶縁膜１０３が
均質な組成を有しており、微細な析出物などの出現しな
い高誘電率のゲート絶縁膜を用いたＭＩＳ型トランジス
タを実現することができる。
【００３３】図４（ａ）はＨｆＯ2 濃度５０％のＨｆシ
リケートを９００℃で熱処理した後の平面構造写真であ
り、明らかに微細な結晶粒の析出が起きており、組成も
分離しているのが分る。それに対し、図４（ｂ）は上記
ＨｆシリケートにＭｇＯを５％添加した膜の熱処理後の
構造写真であり、明らかに微結晶の析出を抑制できてい
るのが分かる。このとき、ＭｇＯを添加した試料の粘度
は添加前の約５倍になっている。このように、ＭｇＯを
添加することで微細な結晶粒の析出を抑制することは、
Ｚｒシリケートに関しても同様であり、著しい改善を示
す。
リケートを９００℃で熱処理した後の平面構造写真であ
り、明らかに微細な結晶粒の析出が起きており、組成も
分離しているのが分る。それに対し、図４（ｂ）は上記
ＨｆシリケートにＭｇＯを５％添加した膜の熱処理後の
構造写真であり、明らかに微結晶の析出を抑制できてい
るのが分かる。このとき、ＭｇＯを添加した試料の粘度
は添加前の約５倍になっている。このように、ＭｇＯを
添加することで微細な結晶粒の析出を抑制することは、
Ｚｒシリケートに関しても同様であり、著しい改善を示
す。
【００３４】図５は、シリケートへのＭｇＯ，ＭｎＯ，
ＣａＯを添加した場合の粘度の組成依存性を測定した図
であり、１at％以上から著しく組成に依存して粘度が増
加することが分る。この粘度の増加によって、シリケー
トの構成元素が容易に拡散・凝集することができなくな
る。これによって図４に示したように、微細な結晶粒の
析出を抑制することが可能であり、有効な添加物の組成
は、ＭｇＯを例に取ると２at％以上（Ｍｇの濃度が１at
％以上）が効果的であり、望ましくは４at％以上（Ｍｇ
の濃度が２at％以上）であると効果がより著しく期待で
きる。
ＣａＯを添加した場合の粘度の組成依存性を測定した図
であり、１at％以上から著しく組成に依存して粘度が増
加することが分る。この粘度の増加によって、シリケー
トの構成元素が容易に拡散・凝集することができなくな
る。これによって図４に示したように、微細な結晶粒の
析出を抑制することが可能であり、有効な添加物の組成
は、ＭｇＯを例に取ると２at％以上（Ｍｇの濃度が１at
％以上）が効果的であり、望ましくは４at％以上（Ｍｇ
の濃度が２at％以上）であると効果がより著しく期待で
きる。
【００３５】図６は、ＳｉＯ2 混合物の表面張力（エネ
ルギー）のイオン濃度（イオン半径／イオン価数）依存
性を示した図である。ここでは、Ｓｉの値が基準であ
り、ＳｉＯ2 にＳｉを添加した場合の表面エネルギーを
基準とし、それよりも大きな値を示す材料（例えばＭ
ｇ，Ｃａ，Ｍｎ等）とＳｉＯ2 の混合物は表面エネルギ
ーが大きくなるため、表面積を小さくしようとするた
め、まとまっていようとする傾向がある。
ルギー）のイオン濃度（イオン半径／イオン価数）依存
性を示した図である。ここでは、Ｓｉの値が基準であ
り、ＳｉＯ2 にＳｉを添加した場合の表面エネルギーを
基準とし、それよりも大きな値を示す材料（例えばＭ
ｇ，Ｃａ，Ｍｎ等）とＳｉＯ2 の混合物は表面エネルギ
ーが大きくなるため、表面積を小さくしようとするた
め、まとまっていようとする傾向がある。
【００３６】それに対し、ＴｉなどのＳｉの値よりも小
さい値を示す材料とＳｉＯ2 の混合物は表面エネルギー
が小さいため、小さな塊に分散することが可能である。
よって、Ｓｉよりも大きな値を示す、Ｍｇ，Ｃａ，Ｍｎ
等の材料を添加することで、一塊の混合体でいる傾向が
強いＳｉＯ2 との混合体を形成することができる。これ
らの傾向からも、シリケートにおいて、小さな塊である
微結晶の析出を抑制するにはＭｇ等の添加物を添加する
ことが有効であることが分る。また、シリケートにおけ
る金属元素の濃度が増加すると、金属元素起因の固定電
荷によるクーロン散乱が引き起こされ、トランジスタの
電子の移動度が劣化する。例えば、図７に示すように、
Ｚｒ元素の場合は濃度１７at％を越えると特に低電界側
で移動度が顕著に劣化する。これは、Ｚｒ元素に限らず
Ｈｆ元素でも同様であった。よって、シリケート全体の
金属元素の濃度は１７at%以下であることが望ましい。
また、より高速動作を要求されるロジックデバイスなど
への適用を考えた場合は、シリケート全体の金属元素の
濃度は１０at%以下であることが望ましい。
さい値を示す材料とＳｉＯ2 の混合物は表面エネルギー
が小さいため、小さな塊に分散することが可能である。
よって、Ｓｉよりも大きな値を示す、Ｍｇ，Ｃａ，Ｍｎ
等の材料を添加することで、一塊の混合体でいる傾向が
強いＳｉＯ2 との混合体を形成することができる。これ
らの傾向からも、シリケートにおいて、小さな塊である
微結晶の析出を抑制するにはＭｇ等の添加物を添加する
ことが有効であることが分る。また、シリケートにおけ
る金属元素の濃度が増加すると、金属元素起因の固定電
荷によるクーロン散乱が引き起こされ、トランジスタの
電子の移動度が劣化する。例えば、図７に示すように、
Ｚｒ元素の場合は濃度１７at％を越えると特に低電界側
で移動度が顕著に劣化する。これは、Ｚｒ元素に限らず
Ｈｆ元素でも同様であった。よって、シリケート全体の
金属元素の濃度は１７at%以下であることが望ましい。
また、より高速動作を要求されるロジックデバイスなど
への適用を考えた場合は、シリケート全体の金属元素の
濃度は１０at%以下であることが望ましい。
【００３７】さらに、シリケートの誘電率は含有する金
属酸化物の誘電率とＳｉＯ2 の誘電率の濃度比で決まる
ため、含有する金属酸化物の誘電率は高い方が望まし
い。例えば、ＭｇＯはＺｒＯ2 に比べて誘電率が低いた
め、シリケートの誘電率を高く保持するためには添加す
るＭｇの濃度はＺｒに比べて低くすることが望ましい。
また、ＺｒＯ2 とＭｇＯの誘電率はεＺｒＯ2 ：εＭｇ
Ｏ〜２：１程度であるので、誘電率を高く保持するため
にはＭｇの濃度はＺｒの濃度の１／２以下であることが
望ましい。
属酸化物の誘電率とＳｉＯ2 の誘電率の濃度比で決まる
ため、含有する金属酸化物の誘電率は高い方が望まし
い。例えば、ＭｇＯはＺｒＯ2 に比べて誘電率が低いた
め、シリケートの誘電率を高く保持するためには添加す
るＭｇの濃度はＺｒに比べて低くすることが望ましい。
また、ＺｒＯ2 とＭｇＯの誘電率はεＺｒＯ2 ：εＭｇ
Ｏ〜２：１程度であるので、誘電率を高く保持するため
にはＭｇの濃度はＺｒの濃度の１／２以下であることが
望ましい。
【００３８】（変形例）なお、本発明は上述した実施形
態に限定されるものではない。シリケートにおける微結
晶の析出を抑制するために添加する金属はＭｇに限るも
のではなく，ＣａやＭｎを用いてもよい。さらに、Ｍｇ
等の単体ではなく、必要に応じてＭｇ，Ｃａ，Ｍｎ等の
複数の元素を組み合わせてもよい。また、粘性を更に向
上させるために、分子半径の大きな窒素，アルゴン，ク
リプトン，キセノン等の元素を添加、若しくはＭｇ等の
元素と同時に添加することで、原子の移動を抑制し、微
結晶の析出の抑制をすることが可能である。また、添加
する濃度も、シリケートの物性、若しくは熱処理の条件
に応じて、適当な値に変更することも可能である。この
ように、本発明の趣旨に反しない範囲で絶縁膜の構成元
素の飛散を抑制するバリア膜として用いるのであれば、
様々な形態で本発明の技術として利用することができ
る。
態に限定されるものではない。シリケートにおける微結
晶の析出を抑制するために添加する金属はＭｇに限るも
のではなく，ＣａやＭｎを用いてもよい。さらに、Ｍｇ
等の単体ではなく、必要に応じてＭｇ，Ｃａ，Ｍｎ等の
複数の元素を組み合わせてもよい。また、粘性を更に向
上させるために、分子半径の大きな窒素，アルゴン，ク
リプトン，キセノン等の元素を添加、若しくはＭｇ等の
元素と同時に添加することで、原子の移動を抑制し、微
結晶の析出の抑制をすることが可能である。また、添加
する濃度も、シリケートの物性、若しくは熱処理の条件
に応じて、適当な値に変更することも可能である。この
ように、本発明の趣旨に反しない範囲で絶縁膜の構成元
素の飛散を抑制するバリア膜として用いるのであれば、
様々な形態で本発明の技術として利用することができ
る。
【００３９】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
で、種々変形して実施することができる。
【００４０】
【発明の効果】以上詳述したように本発明によれば、シ
リケートからなるゲート絶縁膜を用いた電界効果トラン
ジスタにおいて、Ｍｇ，Ｃａ，Ｍｎの少なくとも一つを
添加することによって、熱処理中にゲート絶縁膜中に微
小な結晶が析出することを抑制することができる。これ
によって、高温な熱処理を必要とする従来の製造工程を
経ても、高誘電率且つ均質なゲート絶縁膜を実現し、電
界効果トランジスタの高集積化及び高性能化をはかるこ
とができる。
リケートからなるゲート絶縁膜を用いた電界効果トラン
ジスタにおいて、Ｍｇ，Ｃａ，Ｍｎの少なくとも一つを
添加することによって、熱処理中にゲート絶縁膜中に微
小な結晶が析出することを抑制することができる。これ
によって、高温な熱処理を必要とする従来の製造工程を
経ても、高誘電率且つ均質なゲート絶縁膜を実現し、電
界効果トランジスタの高集積化及び高性能化をはかるこ
とができる。
【図１】第１の実施形態に係わるＭＩＳ型トランジスタ
の概略構造を示す断面図。
の概略構造を示す断面図。
【図２】第１の実施形態に係わるＭＩＳ型トランジスタ
の製造工程を示す断面図。
の製造工程を示す断面図。
【図３】第１の実施形態に係わるＭＩＳ型トランジスタ
の製造工程を示す断面図。
の製造工程を示す断面図。
【図４】Ｍｇ添加によるシリケート熱処理前後の構造変
化を示す電子顕微鏡写真。
化を示す電子顕微鏡写真。
【図５】ＭｇＯ，ＭｎＯ、ＣａＯをシリケートに添加し
た場合の粘度の組成依存性を示す図。
た場合の粘度の組成依存性を示す図。
【図６】ＳｉＯ2 への元素添加による表面張力の陽イオ
ン濃度依存性を示す図。
ン濃度依存性を示す図。
【図７】シリケートにおける金属元素の濃度と電子の移
動度との関係を示す図。
動度との関係を示す図。
【図８】ゲート絶縁膜にＺｒシリケートを用い場合の熱
処理前後の断面状態及び表面状態を示す電子顕微鏡写
真。
処理前後の断面状態及び表面状態を示す電子顕微鏡写
真。
１０１…シリコン基板
１０２…素子分離領域
１０３…Ｈｆシリケートからなるゲート絶縁膜
１０４…ゲート電極
１０５…ソース・ドレイン領域
１０６…シリサイド層
１０７…側壁絶縁膜
１０８…層間絶縁膜
１０９…Ａｌ配線
１１０…レジスト
１１４…ＳｉＯ2 絶縁膜
１１５…Ｈｆ，Ｚｒ等の金属薄膜
フロントページの続き
Ｆターム(参考） 5F058 BA11 BA20 BC04 BC05 BF04
BF12 BF23 BF24 BF27 BF32
5F140 AA00 BA01 BD13 BD17 BD18
BE05 BE07 BE09 BE10 BE17
BF01 BF04 BG08 BG11 BG31
BG32 BG37 BG51 BG53 BJ01
BJ08 BK13 BK21 CA03 CB04
CC03
Claims (5)
- 【請求項１】シリコン基板と、 前記シリコン基板上に形成された、ジルコニウム，ハフ
ニウム，ランタン，セリウム，イットリウム，ビスマ
ス，プラセオジムの少なくとも一つを含むシリケート
に、マグネシウム，カリウム，マンガンの少なくとも一
つを添加してなるゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 を具備してなることを特徴とする電界効果トランジス
タ。 - 【請求項２】前記シリケートを構成する金属元素の濃度
は１７at％以下であり、前記シリケートに添加する金属
元素の濃度は１at％以上で、且つ前記シリケートを構成
する金属元素の濃度よりも低いことを特徴とする請求項
１記載の電界効果トランジスタ。 - 【請求項３】前記シリケートを構成する金属元素の濃度
は１０at％以下であることを特徴とする請求項２記載の
電界効果トランジスタ。 - 【請求項４】前記シリケートに添加する金属元素の濃度
は、前記シリケートを構成する金属元素の濃度の１／２
以下であることを特徴とする請求項２又は３記載の電界
効果トランジスタ。 - 【請求項５】前記ゲート絶縁膜は非晶質であることであ
ることを特徴とする請求項１〜４の何れかに記載の電界
効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002089956A JP3637325B2 (ja) | 2002-03-27 | 2002-03-27 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002089956A JP3637325B2 (ja) | 2002-03-27 | 2002-03-27 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003289140A true JP2003289140A (ja) | 2003-10-10 |
| JP3637325B2 JP3637325B2 (ja) | 2005-04-13 |
Family
ID=29235375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002089956A Expired - Fee Related JP3637325B2 (ja) | 2002-03-27 | 2002-03-27 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3637325B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006024594A (ja) * | 2004-07-06 | 2006-01-26 | Nec Corp | 半導体装置およびその製造方法 |
| US7102183B2 (en) | 2004-03-31 | 2006-09-05 | Nec Electronics Corporation | MOS transistor |
| JP2007273587A (ja) * | 2006-03-30 | 2007-10-18 | Toshiba Corp | 絶縁膜および半導体装置 |
| WO2010055603A1 (ja) * | 2008-11-12 | 2010-05-20 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| WO2011078398A1 (en) * | 2009-12-25 | 2011-06-30 | Ricoh Company, Ltd. | Field-effect transistor, semiconductor memory, display element, image display device, and system |
| JP2011151370A (ja) * | 2009-12-25 | 2011-08-04 | Ricoh Co Ltd | 電界効果型トランジスタ、半導体メモリ、表示素子、画像表示装置及びシステム |
| JP2011216845A (ja) * | 2010-03-18 | 2011-10-27 | Ricoh Co Ltd | 絶縁膜形成用インク、絶縁膜の製造方法及び半導体装置の製造方法 |
| JP2017204644A (ja) * | 2017-06-21 | 2017-11-16 | 株式会社東芝 | 半導体装置およびその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022146030A (ja) * | 2021-03-22 | 2022-10-05 | キオクシア株式会社 | 半導体記憶装置及びその製造方法 |
-
2002
- 2002-03-27 JP JP2002089956A patent/JP3637325B2/ja not_active Expired - Fee Related
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7102183B2 (en) | 2004-03-31 | 2006-09-05 | Nec Electronics Corporation | MOS transistor |
| JP2006024594A (ja) * | 2004-07-06 | 2006-01-26 | Nec Corp | 半導体装置およびその製造方法 |
| JP4649357B2 (ja) * | 2006-03-30 | 2011-03-09 | 株式会社東芝 | 絶縁膜および半導体装置 |
| JP2007273587A (ja) * | 2006-03-30 | 2007-10-18 | Toshiba Corp | 絶縁膜および半導体装置 |
| US7525144B2 (en) | 2006-03-30 | 2009-04-28 | Kabushiki Kaisha Toshiba | Insulating film and semiconductor device |
| US8476714B2 (en) | 2008-11-12 | 2013-07-02 | Panasonic Corporation | Semiconductor device |
| JP2010118443A (ja) * | 2008-11-12 | 2010-05-27 | Panasonic Corp | 半導体装置及びその製造方法 |
| JP4647682B2 (ja) * | 2008-11-12 | 2011-03-09 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| WO2010055603A1 (ja) * | 2008-11-12 | 2010-05-20 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| WO2011078398A1 (en) * | 2009-12-25 | 2011-06-30 | Ricoh Company, Ltd. | Field-effect transistor, semiconductor memory, display element, image display device, and system |
| JP2011151370A (ja) * | 2009-12-25 | 2011-08-04 | Ricoh Co Ltd | 電界効果型トランジスタ、半導体メモリ、表示素子、画像表示装置及びシステム |
| CN102782858A (zh) * | 2009-12-25 | 2012-11-14 | 株式会社理光 | 场效应晶体管、半导体存储器、显示元件、图像显示设备和系统 |
| TWI495103B (zh) * | 2009-12-25 | 2015-08-01 | Ricoh Co Ltd | 場效應電晶體、半導體記憶體、顯示元件、影像顯示裝置以及系統 |
| US10020374B2 (en) | 2009-12-25 | 2018-07-10 | Ricoh Company, Ltd. | Field-effect transistor, semiconductor memory display element, image display device, and system |
| US11271085B2 (en) | 2009-12-25 | 2022-03-08 | Ricoh Company, Ltd. | Field-effect transistor having amorphous composite metal oxide insulation film, semiconductor memory, display element, image display device, and system |
| JP2011216845A (ja) * | 2010-03-18 | 2011-10-27 | Ricoh Co Ltd | 絶縁膜形成用インク、絶縁膜の製造方法及び半導体装置の製造方法 |
| JP2018056592A (ja) * | 2010-03-18 | 2018-04-05 | 株式会社リコー | 絶縁膜形成用インク、絶縁膜の製造方法及び半導体装置の製造方法 |
| JP2017204644A (ja) * | 2017-06-21 | 2017-11-16 | 株式会社東芝 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3637325B2 (ja) | 2005-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3851752B2 (ja) | 半導体装置の製造方法 | |
| JP3523093B2 (ja) | 半導体装置およびその製造方法 | |
| JP4458685B2 (ja) | シリサイド層の形成方法 | |
| US6303483B1 (en) | Method of manufacturing semiconductor device | |
| JP5157450B2 (ja) | 半導体装置およびその製造方法 | |
| US5763923A (en) | Compound PVD target material for semiconductor metallization | |
| JP2003282877A (ja) | 異種結晶粒積層ゲートを有する半導体素子及びその製造方法 | |
| JP2002198526A (ja) | 半導体装置の製造方法 | |
| JPH0620116B2 (ja) | ゲート電極およびｃｍｏｓ集積回路の製造方法 | |
| US20130049199A1 (en) | Silicidation of device contacts using pre-amorphization implant of semiconductor substrate | |
| JPH08264660A (ja) | 半導体装置の製造方法 | |
| JP2002299607A (ja) | Ｍｉｓ型電界効果トランジスタ及びこれの製造方法 | |
| JP5275056B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2004259906A (ja) | 半導体装置及びその製造方法 | |
| JP3637325B2 (ja) | 電界効果トランジスタ | |
| JP3581354B2 (ja) | 電界効果トランジスタ | |
| WO2007142010A1 (ja) | 半導体装置およびその製造方法 | |
| JP2003023152A (ja) | Ｍｉｓ型トランジスタ及びその製造方法 | |
| WO2004107451A1 (ja) | Ｍｉｓ型電界効果トランジスタを備える半導体装置及びその製造方法並びに金属酸化膜の形成方法 | |
| JP2001320045A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| KR0161380B1 (ko) | 반도체장치의 트랜지스터 및 그 제조방법 | |
| KR100353550B1 (ko) | 실리사이드 구조 및 그 형성방법 | |
| JP2004241612A (ja) | 半導体装置及びその製造方法 | |
| JPH08130216A (ja) | 半導体装置およびその製造方法 | |
| JP3779556B2 (ja) | 電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20040928 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041005 |
|
| A521 | Written amendment |
Effective date: 20041125 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050104 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050107 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20080114 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20090114 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20110114 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20120114 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20130114 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20130114 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140114 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |