CN110993567B - 一种半导体结构及其形成方法 - Google Patents
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Abstract
本发明提供了一种半导体结构及其形成方法，该半导体结构包括：半导体衬底；位于半导体衬底之上的沟道层；位于沟道层之上的界面层；位于界面层之上的第一高介电常数材料层；位于第一高介电常数材料层之上的第二高介电常数材料层。其中，界面层是通过对包括沟道层和第一高介电常数材料层的第一半导体结构进行原位化学氧化处理形成的，界面层通过钝化沟道层可以降低沟道层与第一高介电常数材料层界面处的界面态密度；同时界面层很稳定，不会扩散进入第一高介电常数材料层，还可以抑制沟道层中的Ge原子扩散进入第一高介电常数材料层，最终获得高质量的包括沟道层、界面层、第一高介电常数材料层和第二高介电常数材料层的第二半导体结构。
Description
技术领域
本发明涉及集成电路制造技术领域，具体涉及一种半导体结构及其形成方法。
背景技术
随着集成电路技术的飞速发展，平面体硅CMOS器件面临严峻挑战，为了提升器件性能，采用三维结构器件，如FinFET、围栅纳米线等取代了传统的平面器件。当制造工艺进入5纳米及以下技术节点，为了进一步提升器件性能，高迁移率材料，如Si1-xGex(0<x<1)、Ge和III-V取代Si材料作为三维器件的沟道材料。对于Si1-xGex(0<x<1)基晶体管，其难点在于如何获得高质量的包括高介电常数栅介质层、界面层和Si1-xGex沟道层结构。传统氧化方法得到的界面层是SiOy和GeOy(0<y≤2)的混合物，GeOy不稳定，容易扩散进入高介电常数栅介质，导致高介电常数栅介质性能退化，以及界面态密度增大。
发明内容
为了解决现有技术中存在的问题，本发明提供一种半导体结构，包括：半导体衬底；位于半导体衬底之上的沟道层；位于沟道层之上的界面层；位于界面层之上的第一高介电常数材料层；位于第一高介电常数材料层之上的第二高介电常数材料层。
优选地，第一高介电常数材料层和第二高介电常数材料层为相同或者不同种材料。
优选地，沟道层为Si1-xGex，其中，0<x<1。
优选地，界面层为SiOy，其中，0<y≤2，所述界面层厚度小于等于10埃。
优选地，第一高介电常数材料层的厚度为5埃至20埃。
本发明还提供一种半导体结构的形成方法，包括以下步骤：提供半导体衬底；在半导体衬底上形成沟道层；在沟道层之上沉积第一高介电常数材料层，形成包括沟道层和第一高介电常数材料层的第一半导体结构；对第一半导体结构进行原位化学氧化处理，以在第一高介电常数材料层和沟道层之间形成界面层；在第一高介电常数材料层之上沉积第二高介电常数材料层，形成包括沟道层、界面层、第一高介电常数材料层和第二高介电常数材料层的第二半导体结构。
优选地，第一高介电常数材料层和第二高介电常数材料层为相同或者不同种材料。
优选地，沟道层为Si1-xGex，其中，0<x<1。
优选地，界面层为SiOy，其中，0<y≤2，界面层厚度小于等于10埃。
优选地，第一高介电常数材料层的厚度为5埃至20埃。
优选地，沉积第一高介电常数材料层、原位化学氧化处理和沉积第二高介电常数材料层均采用相同设备原位连续形成。
优选地，原位化学氧化处理为原位臭氧氧化处理。
优选地，原位臭氧氧化处理的温度为100摄氏度至300摄氏度，时间为1分钟至60分钟，反应腔体臭氧分压小于等于0.25托。
本发明提供的半导体结构及其形成方法，通过对包括沟道层和第一高介电常数材料层的第一半导体结构进行原位化学氧化处理，以在第一高介电常数材料层和沟道层之间形成界面层，该界面层通过钝化沟道层表面的悬挂键从而降低了沟道层与第一高介电常数材料层界面处的界面态密度；同时采用上述方法形成的界面层比较稳定，不会扩散进入第一高介电常数材料层，还可以抑制沟道层中的Ge原子扩散进入第一高介电常数材料层，防止第一高介电常数材料层性能退化，最终获得高质量的包括沟道层、界面层、第一高介电常数材料层和第二高介电常数材料层的第二半导体结构。
附图说明
图1是本发明实施例提供的半导体结构的结构示意图；
图2是本发明实施例提供的半导体结构的形成方法的流程图。
其中：1.半导体衬底，2.沟道层，3.界面层，4.第一高介电常数材料层，5.第二高介电常数材料层。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为解决传统氧化方法得到的界面层是SiOy和GeOy(0<y≤2)的混合物，由于GeOy不稳定，容易扩散进入第一高介电常数材料层，导致由第一高介电常数材料层组成的高介电常数栅介质性能退化，以及界面层与第一高介电常数材料层的界面态密度增大的问题，本申请提供一种半导体结构及其形成方法。
参见图1，本发明实施例提供的一种半导体结构，包括：半导体衬底1；位于半导体衬底1之上的沟道层2；位于沟道层2之上的界面层3；位于界面层3之上的第一高介电常数材料层4；位于第一高介电常数材料层4之上的第二高介电常数材料层5。
本发明实施例中“之上”的含义可以是直接接触地位于上方，也可以是不直接接触地位于上方。
本发明实施例中的衬底可以是任何的半导体材料，例如单晶硅衬底、多晶硅衬底、非晶硅衬底、SOI衬底、SiGe衬底、SiGeOI衬底、Ge衬底、GeOI衬底、III-V族化合物衬底等中的一种或其组合。该半导体衬底1还可以包括非本征p型掺杂区、非本征n型掺杂区、本征区或其组合。
本发明实施例中的沟道层2为Si1-xGex，其中，0<x<1，可以包括非本征P型、非本征N型、本征或者其组合，可以包括压应力、张应力或者没有应力，例如沟道层2可以为非本征P型的Si0.5Ge0.5，有压应力。
本发明实施例中的界面层3为SiOy，其中，0<y≤2，界面层3的厚度小于等于10埃，例如界面层3为SiO2，SiO2厚度可以为3埃、5埃或者8埃等。
本发明实施例中的第一高介电常数材料层4采用高k电介质材料，可以是常用的HfO2、Al2O3，也可以是HfSiOz、HfON、HfAlOz、ZrO2、ZrSiOz、Ta2O5、La2O3、HfLaOz、LaAlOz、LaSiOz以及上述材料的氮化物或氮氧化物等，厚度在5埃至20埃之间，例如当采用HfO2时，第一高介电常数材料层4的厚度可以为10埃。
本发明实施例中的第二高介电常数材料层5和第一高介电常数材料层4可以为同种材料，也可以为不同种材料，厚度可以相同，也可以不同。例如第一高介电常数材料层4为HfO2，厚度为10埃，第二高介电常数材料层5可以为HfO2，也可以为HfO2之外的Al2O3、HfSiOz、HfON、ZrO2、ZrSiOz、Ta2O5、La2O3、HfLaOz、LaAlOz、LaSiOz以及上述材料的氮化物或氮氧化物等，厚度可以为10埃，也可以为20埃，第二高介电常数材料层5的厚度并不做具体限定。
本发明实施例提供的半导体结构，在第一高介电常数材料层4和Si1-xGex沟道层之间形成SiOy界面层，SiOy界面层通过钝化Si1-xGex沟道层表面的悬挂键，从而降低了Si1-xGex沟道层与第一高介电常数材料层4界面处的界面态密度；同时上述半导体结构中的SiOy界面层很稳定，不会扩散进入第一高介电常数材料层4，SiOy界面层还可以抑制Si1-xGex沟道层中的Ge原子扩散进入第一高介电常数材料层4，防止第一高介电常数材料层4性能退化，最终获得高质量的包括沟道层2、界面层3、第一高介电常数材料层4和第二高介电常数材料层5的第二半导体结构。
参见图2，本发明实施例还提供了一种图1所示的半导体结构的形成方法，该方法包括以下步骤：
S101：提供半导体衬底1。
需要说明的是，衬底可以是任何的半导体材料，例如单晶硅衬底、多晶硅衬底、非晶硅衬底、SOI衬底、SiGe衬底、SiGeOI衬底、Ge衬底、GeOI衬底、III-V族化合物衬底等中的一种或其组合。该半导体衬底1还可以包括非本征p型掺杂区、非本征n型掺杂区、本征区或其组合。可以通过现有技术中的离子注入技术在半导体衬底1中形成上述区域。
S102：在半导体衬底1上形成沟道层2。
需要说明的是，沟道层2采用Si1-xGex，其中，0<x<1，沟道层可以是非本征P型、非本征N型、本征或者其组合，可以有压应力、张应力或者没有应力，例如沟道层2为非本征P型的Si0.5Ge0.5，有压应力。
具体地，可以采用分子束外延（Molecular Beam Epitaxy，MBE）或者原子层沉积（ALD）、物理气相沉积(PVD)、化学气相沉积(CVD)等方法形成沟道层2，优选地，在半导体衬底1上通过减压化学气相沉积(reduced pressure CVD)方法形成沟道层2。
S103：在沟道层2之上沉积第一高介电常数材料层4，形成包括沟道层2和第一高介电常数材料层4的第一半导体结构。
需要说明的是，第一高介电常数材料层4采用高k电介质材料，可以是常用的HfO2、Al2O3，也可以是HfSiOz、HfON、HfAlOz、ZrO2、ZrSiOz、Ta2O5、La2O3、HfLaOz、LaAlOz、LaSiOz以及上述材料的氮化物或氮氧化物等，厚度在5埃至20埃之间，例如当采用HfO2时，第一高介电常数材料层4的厚度可以为10埃。
具体地，通过现有技术中已知的工艺，例如原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)等，本实施例中采用原子层沉积（ALD）设备在沟道层2上原位沉积第一高介电常数材料层4，以形成包括沟道层2和第一高介电常数材料层4的第一半导体结构。
S104：对第一半导体结构进行原位化学氧化处理，以在第一高介电常数材料层4和沟道层2之间形成界面层3。
需要说明的是，界面层3为SiOy，其中，0<y≤2，界面层3厚度为0至10埃，例如界面层3为SiO2，SiO2厚度可以为3埃、5埃或者8埃等。
具体地，在不破坏真空环境的条件下，与步骤S103中采用相同设备，具体地，采用原子层沉积（ALD）设备对包括Si1-xGex沟道层和第一高介电常数材料层4的第一半导体结构进行原位臭氧氧化处理，在Si1-xGex沟道层和第一高介电常数材料层4之间形成SiOy界面层，其中0<y≤2。原位臭氧氧化处理温度范围是：100摄氏度至300摄氏度，原位臭氧氧化处理时间范围是：1分钟至60分钟，反应腔体臭氧分压范围是：小于等于0.25托。根据热动力学原理，形成SiOy的吉布斯自由能变远大于形成GeOy的吉布斯自由能变，即氧原子更容易跟硅原子结合。在氧原子数量较少时，氧原子只跟硅原子结合，而不会跟锗原子结合，从而形成只包括SiOy的界面层，而不是SiOy和GeOy的混合物。根据第一高介电常数材料层4的厚度，选择合适的原位臭氧氧化处理条件，以控制到达Si1-xGex沟道层表面的氧原子数量，从而在界面处只形成SiOy。例如第一高介电常数材料层4为10埃的HfO2，处理温度为300摄氏度，处理时间为30分钟，反应腔体臭氧分压为0.25托的条件下，则获得厚度为6埃的SiOy界面层。如果第一高介电常数材料层4较厚，则原位臭氧氧化处理温度会较高，处理时间较长，反应腔体臭氧分压较大，反之，则原位臭氧氧化处理温度、处理时间和反应腔体臭氧分压参数相应降低。
S105：在第一高介电常数材料层4之上沉积第二高介电常数材料层5，形成包括沟道层2、界面层3、第一高介电常数材料层4和第二高介电常数材料层5的第二半导体结构。
需要说明的是，第二高介电常数材料层5和第一高介电常数材料层4可以为同种材料，也可以为不同种材料，厚度可以相同，也可以不同。例如第一高介电常数材料层4为HfO2，厚度为10埃，第二高介电常数材料层5可以为HfO2，也可以为HfO2之外的Al2O3、HfSiOz、HfON、ZrO2、ZrSiOz、Ta2O5、La2O3、HfLaOz、LaAlOz、LaSiOz以及上述材料的氮化物或氮氧化物等，厚度可以为10埃，也可以为20埃，第二高介电常数材料层5的厚度并不做具体限定。
具体地，在不破坏上述步骤中真空环境的条件下，在与步骤S103和S104的同一工艺环境中，即采用相同设备，具体地，采用原子层沉积(ALD)设备在第一高介电常数材料层4上原位沉积第二高介电常数材料层5，以形成包括沟道层2、界面层3、第一高介电常数材料层4和第二高介电常数材料层5的第二半导体结构。在形成上述第二半导体结构后，继续形成金属栅极和源漏区等，最终形成完整的所需的CMOS晶体管。
本发明实施例提供的半导体结构的形成方法，根据第一高介电常数材料层4的厚度，选择合适的原位臭氧氧化处理条件，以控制到达Si1-xGex沟道层表面的氧原子数量，当到达Si1-xGex沟道层表面的氧原子数量比较少时，根据热动力学原理，形成SiOy的吉布斯自由能变远大于形成GeOy的吉布斯自由能变，即氧原子更容易跟硅原子结合，而不会跟锗原子结合，从而形成只包括SiOy的界面层，而不是SiOy和GeOy的混合物。同时SiOy界面层比较稳定，不会扩散进入第一高介电常数材料层4，并且SiOy界面层还可以抑制Si1-xGex沟道层中的Ge原子扩散进入第一高介电常数材料层4，最终获得高质量的包括沟道层2、界面层3、第一高介电常数材料层4和第二高介电常数材料层5的第二半导体结构。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种半导体结构，其特征在于，包括：
半导体衬底；
位于所述半导体衬底之上的沟道层；
位于所述沟道层之上的界面层；
位于所述界面层之上的第一高介电常数材料层，所述界面层为对所述沟道层和所述第一高介电常数材料层采用原位化学氧化处理方式得到；
位于所述第一高介电常数材料层之上的第二高介电常数材料层；
所述沟道层为Si1-xGex，其中，0<x<1；
所述界面层为SiOy，其中，0<y≤2；
其中，所述原位化学氧化处理为原位臭氧氧化处理，所述原位臭氧氧化处理的温度为100摄氏度至300摄氏度，时间为1分钟至60分钟，反应腔体臭氧分压小于等于0.25托。
2.根据权利要求1所述的半导体结构，其特征在于：所述第一高介电常数材料层和第二高介电常数材料层为相同或者不同种材料。
3.根据权利要求1所述的半导体结构，其特征在于：所述界面层厚度小于等于10埃。
4.根据权利要求1所述的半导体结构，其特征在于：所述第一高介电常数材料层的厚度为5埃至20埃。
5.一种半导体结构的形成方法，其特征在于，包括以下步骤：
提供半导体衬底；
在所述半导体衬底上形成沟道层；
在所述沟道层之上沉积第一高介电常数材料层，形成包括所述沟道层和第一高介电常数材料层的第一半导体结构；
对所述第一半导体结构进行原位化学氧化处理，以在所述第一高介电常数材料层和沟道层之间形成界面层；
在所述第一高介电常数材料层之上沉积第二高介电常数材料层，形成包括所述沟道层、界面层、第一高介电常数材料层和第二高介电常数材料层的第二半导体结构；
所述沟道层为Si1-xGex，其中，0<x<1；
所述界面层为SiOy，其中，0<y≤2；
所述原位化学氧化处理为原位臭氧氧化处理，所述原位臭氧氧化处理的温度为100摄氏度至300摄氏度，时间为1分钟至60分钟，反应腔体臭氧分压小于等于0.25托。
6.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述第一高介电常数材料层和第二高介电常数材料层为相同或者不同种材料。
7.根据权利要求5所述的半导体结构的形成方法，其特征在于：所述界面层厚度小于等于10埃。
8.根据权利要求5所述的半导体结构的形成方法，其特征在于：所述第一高介电常数材料层的厚度为5埃至20埃。
9.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述沉积第一高介电常数材料层、原位化学氧化处理和沉积第二高介电常数材料层均采用相同设备原位连续形成。
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