JPH11220108A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 基板バイアスを印加したい素子活性領域をフ
ィールドシールド素子分離構造で分離し、基板バイアス
の印加を容易ならしめて、更なる信頼性の向上を実現す
る。 【解決手段】 ＳＯＩ構造基板１を用いたＤＲＡＭにお
いて、素子領域１１，１３をメモリセル領域、素子領域
１２，１４をその周辺回路領域とし、これらをＳＯＩ構
造基板１の単結晶シリコン基板部２３に達するようにＬ
ＯＣＯＳ法でフィールド酸化膜２を形成する。素子領域
１１，１３内では単結晶シリコン基板部２３上部にフィ
ールドシールド素子分離構造６で素子分離し、素子領域
１１，１３内ではフィールド酸化膜２と同様のフィール
ド酸化膜３で素子分離する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にＤＲＡＭやＥＥＰＲＯＭ等の半
導体装置の素子分離を行うために用いて好適である。

【０００２】

【従来の技術】半導体装置においては、素子の微細化に
伴って、素子分離方法が製造技術上の重要課題の一つに
なっている。従来の素子分離法としては、一般に選択酸
化法（ＬＯＣＯＳ法）として知られている方法が広く用
いられてきた。しかし、ＬＯＣＯＳ法により素子分離を
行うとバーズビークが発生してトランジスタ等の素子を
形成するための面積が制限されるため、近年の半導体装
置の高集積化の要求に対応することが困難である。そこ
で、バーズビークが発生しない素子分離方法として、半
導体基板上に形成されたＭＯＳ構造で素子間を分離す
る、いわゆるフィールドシールド（Field Shield）素子
分離方式が提案されている。

【０００３】一般に、フィールドシールド素子分離構造
は、シリコン基板の上にシールドゲート酸化膜を介して
多結晶シリコン膜からなるシールドゲート電極が形成さ
れたＭＯＳ構造を有している。このシールドゲート電極
は、シリコン基板（またはウェル領域）がＰ型の場合、
例えば配線を介して接地（ＧＮＤ）されることにより例
えば常時０〔Ｖ〕の一定電位に保たれており、シリコン
基板（またはウェル領域）がＮ型の場合、配線を介して
常時一定の電位（例えば電源電位Ｖ_cc〔Ｖ〕）に保たれ
ている。

【０００４】この結果、シールドゲート電極の直下のシ
リコン基板表面での寄生ＭＯＳトランジスタのチャネル
の形成が防止されるので、隣接するトランジスタ等の素
子間を電気的に分離することができる。また、フィール
ドシールド素子分離法によると、ＬＯＣＯＳ法のように
チャネルストッパを形成するためのイオン注入を必要と
しないため、トランジスタの狭チャネル効果を小さくで
きるとともに、基板濃度を低くできるため接合容量が小
さくなってトランジスタを高速化できるという利点があ
る。

【０００５】

【発明が解決しようとする課題】しかしながら、フィー
ルドシールド法では、ＣＭＯＳ（Complementary MetalO
xide Silicon ）構造のように、異なる電位のウェルを
形成しようとしたような場合、様々な難点が生じてしま
う。

【０００６】例えば、ＣＭＯＳ回路では、Ｐウェル電位
は接地電位に、Ｎウェル電位は電源電圧に固定されるの
が通例である。そこで、Ｐウェル上のＮ型トランジスタ
素子領域を分離するシールドゲートを接地電位に、Ｎウ
ェル上のＰ型トランジスタ素子領域を分離するシールド
ゲートを電源電圧に固定しなくては、素子分離を行うこ
とができない。このようなことから、ＰウェルとＮウェ
ルとの境界領域の素子分離を行うシールドゲートを直接
接続することはできない。

【０００７】したがって、その中間にアクティブ領域を
形成しなくてはならない。この結果、ＣＭＯＳ回路の、
Ｎ型トランジスタのゲートとＰ型トランジスタのゲート
とをポリシリコンを材料として直接形成することができ
ず、さらにその上層の配線層を用いなければならなかっ
た。

【０００８】このような構造上の制約から、大きな面積
が必要となって回路の高集積化ができないばかりでな
く、多層配線構造の信頼性も追求しなければならず、半
導体装置を安価に提供することの障害となっていた。

【０００９】また、例えばＤＲＡＭやＥＥＰＲＯＭのよ
うにメモリセル領域とその周辺回路領域としてロジック
ＬＳＩが設けられた場合に、メモリセルトランジスタの
制御ゲートに負電圧を印加してメモリセルトランジスタ
のカットオフ特性を向上させ、メモリセルの信頼性を向
上させる技術が開発されている。この場合、半導体基板
のメモリセル領域のみに基板バイアス（バックバイア
ス）を印加することになるが、そのためには所謂トリプ
ルウェル構造を形成して基板バイアスの印加部位を限定
する必要があり、製造工程が煩雑化するという問題があ
る。

【００１０】そこで、本発明の目的は、半導体基板とし
て所謂ＳＯＩ基板を用いて半導体素子或いは回路素子の
高集積化や動作速度の向上を図り、しかも基板バイアス
の印加を容易ならしめて、更なる信頼性の向上を実現す
る半導体装置及びその製造方法を提供することである。

【００１１】

【課題を解決するための手段】本発明の半導体装置は、
半導体基体上に絶縁層を介して半導体層が設けられてな
る半導体基板に構成された半導体装置であって、前記半
導体層に前記絶縁層に達するように形成された第１の素
子分離構造により囲まれて区画されてなる第１及び第２
の素子領域を備え、前記第１の素子領域は、更に第２の
素子分離構造により囲まれて区画されてなる複数の第１
の素子活性領域を有するとともに、前記第２の素子領域
は、更に第３の素子分離構造により囲まれて区画されて
なる複数の第２の素子活性領域を有しており、前記第２
及び第３の素子分離構造の少なくとも一方は、下層の前
記半導体層を所定電位に固定して素子分離するフィール
ドシールド素子分離構造であって、当該フィールドシー
ルド素子分離構造が形成された前記素子領域の前記半導
体層には、ほぼ全体にわたって基板電位が印加される。

【００１２】本発明の半導体装置の一態様例において
は、前記第２及び第３の素子分離構造の他方が、前記半
導体層に前記絶縁層に達するように形成されている。

【００１３】本発明の半導体装置の一態様例において
は、前記第１の素子分離構造が、ＬＯＣＯＳ法により形
成されたフィールド酸化膜からなる。

【００１４】本発明の半導体装置の一態様例において
は、前記第２及び第３の素子分離構造の他方が、ＬＯＣ
ＯＳ法により形成されたフィールド酸化膜からなる。

【００１５】本発明の半導体装置の一態様例において
は、前記第１の素子分離構造が、前記半導体層下の前記
絶縁層に達するように形成された溝を充填する絶縁物か
らなる。

【００１６】本発明の半導体装置の一態様例において
は、前記第２及び第３の素子分離構造の他方が、前記半
導体層下の前記絶縁層に達するように形成された溝を充
填する絶縁物からなる。

【００１７】本発明の半導体装置の一態様例において
は、前記第１の素子活性領域にメモリセルが形成されて
おり、前記第２の素子活性領域に前記メモリセルの周辺
回路が形成されている。

【００１８】本発明の半導体装置の一態様例において
は、前記第１及び第２の素子活性領域に共にロジック回
路が形成されている。

【００１９】本発明の半導体装置の一態様例において
は、前記第１の素子活性領域に形成されたトランジスタ
のゲート電極と、前記第２の素子活性領域に形成された
トランジスタのゲート電極とが前記素子分離用絶縁膜上
で直接接続されている。

【００２０】本発明の半導体装置の一態様例において
は、前記第１の素子領域の形成された部位の前記半導体
層と前記第２の素子領域の形成された部位の前記半導体
層が相異なる導電型とされている。

【００２１】本発明の半導体装置の一態様例において
は、前記第１の素子分離構造により囲まれて区画され、
前記第１及び第２の素子領域と電気的に独立している第
３の素子領域を更に備える。

【００２２】本発明の半導体装置の一態様例において
は、前記第３の素子領域の形成された部位の前記半導体
層が、前記第１の素子領域の形成された部位の前記半導
体層と前記第２の素子領域の形成された部位とのうちの
一方と隣接し、当該一方と相異なる導電型とされてい
る。

【００２３】本発明の半導体装置の一態様例において
は、前記第１の素子活性領域にメモリセルが形成されて
おり、前記第２の素子活性領域に前記メモリセルの周辺
回路が形成されており、前記第３の素子活性領域に前記
メモリセルのトランジスタに負電圧を印加する負電圧制
御回路が形成されている。

【００２４】本発明の半導体装置は、半導体基体上に絶
縁層を介して半導体層が設けられてなる半導体基板に構
成されたＳＯＩ構造の半導体装置であって、周囲をフィ
ールドシールド素子分離構造により区画された複数の素
子活性領域を有する素子領域を備えるとともに、前記素
子領域が前記半導体層に下層の前記絶縁層に達するよう
に形成された素子分離構造により他の素子領域から電気
的に分離されており、前記フィールドシールド素子分離
構造が形成された前記素子領域の前記半導体層には、ほ
ぼ全体にわたって基板電位が印加される。

【００２５】本発明の半導体装置の一態様例において
は、前記素子領域の前記各素子活性領域にメモリセルが
形成されており、前記他の素子領域の素子活性領域に前
記メモリセルの周辺回路が形成されている。

【００２６】本発明の半導体装置の一態様例において
は、前記素子領域の素子活性領域及び前記他の素子領域
の素子活性領域に共にロジック回路が形成されている。

【００２７】本発明の半導体装置の製造方法は、半導体
基体上に絶縁層を介して半導体層が設けられてなる半導
体基板に構成された半導体装置の製造方法であって、前
記半導体基板を用意し、前記半導体層に前記絶縁層に達
するように第１及び第２の素子分離構造を形成して、前
記第１の素子分離構造により囲まれて区画されてなる第
１及び第２の素子領域を形成するとともに、前記第１の
素子領域に前記第２の素子分離構造により囲まれて区画
されてなる複数の第１の素子活性領域を形成する工程
と、前記第２の素子領域の前記半導体層に、下層の前記
半導体層を所定電位に固定して素子分離するフィールド
シールド素子分離構造として機能する第３の素子分離構
造を形成し、複数の第２の素子活性領域を区画する工程
とを有し、前記第１の素子活性領域に第１の素子を、前
記第２の素子活性領域に第２の素子をそれぞれ形成す
る。

【００２８】本発明の半導体装置の製造方法の一態様例
においては、前記第１の素子分離構造が、ＬＯＣＯＳ法
により形成されたフィールド酸化膜からなる。

【００２９】本発明の半導体装置の製造方法の一態様例
においては、前記第２の素子分離構造が、ＬＯＣＯＳ法
により形成されたフィールド酸化膜からなる。

【００３０】本発明の半導体装置の製造方法の一態様例
においては、前記第１の素子分離構造が、前記半導体層
下の前記絶縁層に達するように形成された溝を充填する
絶縁物からなる。

【００３１】本発明の半導体装置の製造方法の一態様例
においては、前記第２の素子分離構造が、前記半導体層
下の前記絶縁層に達するように形成された溝を充填する
絶縁物からなる。

【００３２】本発明の半導体装置の製造方法の一態様例
においては、前記第２の素子を複数のメモリセルとし、
前記第１の素子を前記メモリセルの周辺回路とする。

【００３３】本発明の半導体装置の製造方法の一態様例
においては、前記第１及び第２の素子が共にロジック回
路とされている。

【００３４】本発明の半導体装置の製造方法の一態様例
においては、前記第１の素子活性領域に形成されたトラ
ンジスタのゲート電極と、前記第２の素子活性領域に形
成されたトランジスタのゲート電極とを前記素子分離用
絶縁膜上で直接接続する。

【００３５】本発明の半導体装置の製造方法の一態様例
においては、前記第１の素子領域の形成された部位の前
記半導体層と前記第２の素子領域の形成された部位の前
記半導体層を相異なる導電型とする。

【００３６】本発明の半導体装置の製造方法の一態様例
においては、前記第１の素子分離構造により囲まれて区
画され、前記第１及び第２の素子領域と電気的に独立し
ている第３の素子領域を形成し、前記第３の素子活性領
域に第３の素子を形成する。

【００３７】本発明の半導体装置の製造方法の一態様例
においては、前記第３の素子領域の形成された部位の前
記半導体層を、前記第１の素子領域の形成された部位の
前記半導体層と前記第２の素子領域の形成された部位と
のうちの一方と隣接するように形成し、当該一方と相異
なる導電型とする。

【００３８】本発明の半導体装置の製造方法の一態様例
においては、前記第２の素子をメモリセルとし、前記第
１の素子を前記メモリセルの周辺回路とし、前記第３の
素子を前記メモリセルのトランジスタに負電圧を印加す
る負電圧制御回路とする。

【００３９】

【作用】本発明においては、半導体基板としてＳＯＩ構
造のものを用い、半導体層下の絶縁層に達するようにＬ
ＯＣＯＳ法によるフィールド酸化膜やトレンチ型素子分
離構造等である第１の素子分離構造を形成して各素子領
域を画定する。このとき、絶縁層と第１の素子分離構造
が接続されて各素子領域間が完全に絶縁されることにな
る。ここで、各素子領域のうち、基板バイアスの印加を
必要としない（ガードリング部を形成することはあり得
る）領域には、当該素子領域の素子分離領域にも第１の
素子分離構造を形成して、複数の素子活性領域を区画す
る。それに対して、基板バイアスを印加したい素子領
域、例えば半導体装置がＤＲＡＭやＥＥＰＲＯＭ等の半
導体メモリであればメモリセル領域には、当該素子領域
の半導体層上における素子分離領域にフィールドシール
ド素子分離構造である第２の素子分離構造を形成して、
複数の素子活性領域を区画する。このフィールドシール
ド素子分離構造は、絶縁膜内に埋め込まれた導電膜によ
り下層の半導体層に所定電位を印加して素子分離を行う
ものであり、第１の素子分離構造が形成された場合と異
なり、フィールドシールド素子分離構造が形成された素
子領域は、各素子活性領域が絶縁膜により構造的に分離
されているわけではない。従って、トリプルウェル構造
を形成しなくとも、他の素子領域に影響を及ぼすことな
くこの素子領域の半導体層全体に基板バイアスを容易に
印加することが可能となる。

【００４０】換言すれば、特定の素子領域に対して、そ
の全体に所定の基板バイアスを印加させたい場合に、半
導体基板としてＳＯＩ構造の基板を用い、当該素子領域
を囲むようにＳＯＩ基板から下層の絶縁層に達するよう
に素子分離構造を形成し、当該素子領域形成されるＳＯ
Ｉ基板の部位を周囲の素子領域から構造的に絶縁すると
ともに、当該素子領域に各素子活性領域を形成するため
の素子分離構造として前記絶縁層に何等構造的な影響を
与えないフィールドシールド素子分離構造を形成する。
このように半導体装置を構成すれば、トリプルウェル構
造を形成しなくとも、他の素子領域に影響を及ぼすこと
なくこの素子領域の半導体層全体に基板バイアスを容易
に印加することが可能となる。

【００４１】本発明においては、例えばＤＲＡＭメモリ
セル領域のように比較的広い領域に同一導電型のＭＯＳ
トランジスタだけが存在する領域をフィールドシールド
素子分離構造で素子分離し、ＤＲＡＭの周辺回路領域の
ようにＣＭＯＳ回路が形成された領域をフィールド絶縁
膜で素子分離するのが効果的である。

【００４２】本発明においては、選択酸化によるフィー
ルド酸化膜を用いた素子分離構造を有する領域と、シー
ルドゲート電極を用いた素子分離構造を有する領域とを
形成しているので、夫々の素子分離構造が適している領
域にこれらの素子分離構造を適用することができる。

【００４３】しかも、第１の領域に選択酸化でフィール
ド酸化膜を形成する際に、第１の絶縁膜と酸化防止膜と
の間にバッファ層として多結晶シリコン膜を介在させて
いるので、シリコン基板の表面に沿う方向へのフィール
ド酸化膜の成長が抑制されて、フィールド酸化膜にバー
ズビークが発生するのを抑制できる。

【００４４】さらに、フィールド酸化膜を形成する際に
バッファ層として用いた多結晶シリコン膜を加工してシ
ールドゲート電極を形成しているので、シールドゲート
電極を形成するために新たな多結晶シリコン膜を形成す
る必要がなく、製造工程数を少なくすることができる。

【００４５】本発明においては、フィールド酸化膜で素
子分離される領域に形成される第１のゲート電極とシー
ルドゲート電極とを同じ導電膜で形成するので、導電膜
の形成工程を減少させるこができるとともに、第１のゲ
ート電極とシールドゲート電極とを同じゲート絶縁膜上
に形成するので、ゲート絶縁膜の形成工程も減少させる
ことができる。

【００４６】

【発明の実施の形態】以下、本発明のいくつかの好まし
い実施形態について図面を参照して説明する。

【００４７】（第１の実施形態）最初に、本発明の第１
の実施形態による、半導体メモリであるＤＲＡＭを、そ
の模式的な断面図である図１〜図３に基づいて説明す
る。図１は、ＤＲＡＭの各素子領域を素子分離構造と共
に示す概略平面図であり、図２（ａ）はＤＲＡＭのメモ
リセル領域の様子を示す概略平面図、図２（ｂ）はＤＲ
ＡＭの周辺回路領域（ロジック領域）の様子を示す概略
平面図、図３は図２（ａ）中の破線Ａ−Ｂに沿った断面
と図２（ｂ）中の破線Ｂ−Ｃに沿った断面とをＢの位置
で結合させた概略断面図である。

【００４８】第１の実施形態のＤＲＡＭは、単結晶シリ
コン半導体基板部２１の上に埋め込み酸化膜２２を介し
て単結晶シリコン半導体層２３が設けられたＳＯＩ構造
基板１上に形成されている。このＳＯＩ構造基板１は、
いわゆる貼り合わせ基板で良く、単結晶シリコン半導体
基板部２１の表面に熱酸化処理を施して埋め込み酸化膜
２２を３０ｎｍ程度の膜厚に形成し、この埋め込み酸化
膜２２の上に単結晶シリコン半導体基板を貼り合わせ、
この単結晶半導体基板の全面を研磨又はエッチングして
膜厚を例えば５０ｎｍ程度に調整して単結晶シリコン半
導体層２３を形成する。なお、いわゆるＳＩＭＯＸによ
り、単結晶シリコン半導体基板内に埋め込み酸化膜が形
成されてなるＳＯＩ構造基板を用いても良い。

【００４９】このＤＲＡＭは、図１に示すように、ＳＯ
Ｉ構造基板１上において、各素子領域１１，１２，１３
及び１４がいわゆるＬＯＣＯＳ法により形成されたフィ
ールド酸化膜２により区画されている。ここで、フィー
ルド酸化膜２が図３に示すように埋め込み酸化膜２２に
達するように単結晶シリコン半導体層２３に形成されて
おり、そのため各素子領域１１〜１４はそれぞれ完全に
絶縁されて電気的に独立している。

【００５０】ここで、素子領域１１，１２及び素子領域
１３，１４が一単位の素子とされており、素子領域１
１，１３がメモリセル領域であり、素子領域１２，１４
が当該メモリセル領域の周辺回路領域とされている。周
辺回路領域である素子領域１２，１４内においては、そ
れぞれ素子領域１１〜１４の素子分離と同様に素子分離
領域にＬＯＣＯＳ法により埋め込み酸化膜２２に達する
フィールド酸化膜３が形成されており、各々に周辺回路
が存する複数の素子活性領域４が区画されている。素子
領域１２，１４において、例えばＣＭＯＳインバータが
構成される場合には、一対の素子活性領域４にｐＭＯＳ
トランジスタとｎＭＯＳトランジスタを形成する必要が
あるため、ｐＭＯＳトランジスタが形成される一方の素
子活性領域４にはその単結晶シリコン半導体層２３にｎ
型不純物を比較的低濃度にイオン注入し、ｎＭＯＳトラ
ンジスタが形成される他方の素子活性領域４にはその単
結晶シリコン半導体層２３にｐ型不純物を比較的低濃度
にイオン注入する必要がある。

【００５１】一方、メモリセル領域である素子領域１
１，１３内においては、それぞれ素子分離領域にフィー
ルドシールド素子分離構造６が形成されており、各々に
メモリセルが存する複数の素子活性領域５が区画されて
いる。素子領域１１，１３には例えばその単結晶シリコ
ン半導体層２３にｐ型不純物が比較的低濃度にイオン注
入される。

【００５２】このフィールドシールド素子分離構造６
は、図３に示すように、フィールドシールドゲート絶縁
膜２４上に多結晶シリコン膜からなるフィールドシール
ド電極２５及びそのキャップ絶縁膜２６がパターン形成
され、これらフィールドシールドゲート絶縁膜２４、フ
ィールドシールド電極２５及びキャップ絶縁膜２６の側
面を覆うようにサイドウォール２７が形成されて構成さ
れている。即ち、フィールドシールド素子分離構造６
は、いわば導電膜であるフィールドシールド電極２５が
絶縁膜内に埋め込まれてなるものであり、このフィール
ドシールド電極２５に所定電位の電圧を印加することに
より下層の単結晶シリコン半導体層２３が電気的に固定
されて素子分離がなされる。このように、フィールドシ
ールド素子分離構造６は、フィールド酸化膜２，３と異
なり、単結晶シリコン半導体層２３が絶縁物により分断
されることなく、当該単結晶シリコン半導体層２３の上
層に形成されることになる。

【００５３】素子活性領域５には、それぞれアクセスト
ランジスタ及びメモリキャパシタが形成され、これらに
よって一単位のメモリセルが構成される。アクセストラ
ンジスタは、例えばｐ型不純物が低濃度にイオン注入さ
れた単結晶シリコン半導体層２３上に形成されたゲート
電極構造２８と、当該ゲート電極構造２８の両側単結晶
シリコン半導体層２３内にリン（Ｐ）等のｎ型不純物が
イオン注入されてソース／ドレインとして機能する一対
の不純物拡散層３１とを有して構成されており、メモリ
キャパシタは、一対の不純物拡散層３１の一方と接続さ
れてなるストレージノード電極３２と、当該ストレージ
ノード電極３２上に誘電体膜３３を介して形成されてな
るセルプレート電極３４とを有して構成されている。

【００５４】ゲート電極構造２８は、単結晶シリコン半
導体層２３上に熱酸化により形成されたゲート絶縁膜４
１上にゲート電極４２及びそのキャップ絶縁膜４３が帯
状にパターン形成され、これらゲート絶縁膜４１、ゲー
ト電極４２及びキャップ絶縁膜４３の側面を覆うように
サイドウォール４４が形成されて構成されている。スト
レージノード電極３２は、ここでは図３に示すようにゲ
ート電極構造２８上からフィールドシールド素子分離構
造６上に跨がるようにパターン形成されており、このス
トレージノード電極３２の表面を覆うように、例えばシ
リコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層
構造とされてなる誘電体膜（ＯＮＯ膜）３３が形成さ
れ、更にこの誘電体膜３３を覆うようにセルプレート電
極３４がパターン形成されており、ストレージノード電
極３２とこのセルプレート電極３４が容量結合すること
になる。

【００５５】素子活性領域４には、メモリセルの周辺回
路として、例えばＣＭＯＳインバータが形成される。図
３においては、１つのＭＯＳトランジスタのみを示す。
このＭＯＳトランジスタは、メモリセルのアクセストラ
ンジスタと同様の構造を有している。即ち、ｎ型或いは
ｐ型不純物が低濃度にイオン注入された単結晶シリコン
半導体層２３上にゲート絶縁膜４５を介してゲート電極
４６及びキャップ絶縁膜４７がパターン形成され、これ
らの側面を覆うようにサイドウォール４８が形成されて
ゲート電極構造２９が構成されており、このゲート電極
構造２９の両側の単結晶シリコン半導体層２３内に、当
該単結晶シリコン半導体層２３がｐ型（ｐ^- 型）とされ
ていればｎ型不純物、ｎ型（ｎ^- 型）とされていればｐ
型不純物がイオン注入されてソース／ドレインとして機
能する一対の不純物拡散層５１が形成されて構成されて
いる。このＭＯＳトランジスタは、各々がフィールド酸
化膜３で完全に素子分離されているため、いわゆるメサ
型のトランジスタに等しい。なお、ここで例示したＭＯ
Ｓトランジスタが例えばｎＭＯＳトランジスタであれ
ば、隣接する素子活性領域４にはｐＭＯＳトランジスタ
が形成され、ｐＭＯＳトランジスタであればｎＭＯＳト
ランジスタが形成される。

【００５６】そして、素子領域１１〜１４上を含む単結
晶シリコン半導体層２３の全面にシリコン酸化膜からな
る層間絶縁膜５３が堆積形成されており、この層間絶縁
膜５３には、各素子活性領域５にコンタクト孔５４が、
各素子活性領域４にコンタクト孔５５，５６がそれぞれ
形成されており、素子領域１１，１３の外周部位にコン
タクト孔５７が、素子領域１２，１４の外周部位にコン
タクト孔５８がそれぞれ形成されている。

【００５７】コンタクト孔５４は、各メモリセルにおい
て、アクセストランジスタの一対の不純物拡散層３１の
他方の表面の一部を露出させるように形成されており、
このコンタクト孔５４をアルミニウム等の合金属膜で充
填して層間絶縁膜５３上に延在するようにビット線６１
が形成されている。また、コンタクト孔５５，５６は、
各周辺回路領域において、それぞれ一対の不純物拡散層
５１の表面の一部を露出させるように形成されており、
これらコンタクト孔５５，５６をアルミニウム等の合金
属膜で充填して層間絶縁膜５３上に延在するように各配
線層６２，６３がそれぞれ形成されている。

【００５８】コンタクト孔５７は、素子領域１１，１３
の外周部位において、単結晶シリコン半導体層２３に形
成されたｐ型不純物層６４の表面の一部を露出させるよ
うに形成されており、このコンタクト孔５７をアルミニ
ウム等の合金属膜で充填して層間絶縁膜５３上に延在す
るように配線層６５が形成されている。なお、単結晶シ
リコン半導体層２３がｐ型導電型のときにｐ型不純物層
６４が形成され、単結晶シリコン半導体層２３がｎ型導
電型であればｐ型不純物層６４の代わりにｎ型不純物層
が形成されることになる。

【００５９】ここで、素子領域１１，１３においては、
各素子活性領域５を画定する素子分離構造として既述し
た如くフィールドシールド素子分離構造６が形成されて
いるため、素子領域１１（１３）の単結晶シリコン半導
体層２３は絶縁物で分断され周囲から電気的に独立した
部位を有しない。従って、配線層６５に例えば−２．０
Ｖの基板電位（基板バイアス）を供給することにより、
ｐ型不純物層６４を通じて素子領域１１（１３）の単結
晶シリコン半導体層２３の全体、即ち各素子活性領域５
に一斉に当該基板バイアスが印加される。このとき、基
板バイアスは素子領域１１（１３）のみに印加され、素
子領域１２（１４）には影響がないため、周辺回路領域
である素子領域１２（１４）の各ＭＯＳトランジスタの
しきい値が基板バイアス効果を受けるおそれがない。従
って、ＭＯＳトランジスタの駆動電流を良好に保った状
態として高速動作化が可能となる。

【００６０】コンタクト孔５８は、素子領域１２，１４
の外周部位において、単結晶シリコン半導体層２３に形
成されたｐ型不純物層６６の表面の一部を露出させるよ
うに形成されており、このコンタクト孔５８をアルミニ
ウム等の合金属膜で充填して層間絶縁膜５３上に延在す
るように配線層６７が形成されている。なお、単結晶シ
リコン半導体層２３がｐ型導電型のときにｐ型不純物層
６６が形成され、単結晶シリコン半導体層２３がｎ型導
電型であればｐ型不純物層６６の代わりにｎ型不純物層
が形成されることになる。

【００６１】ここで、素子領域１２，１４においては、
素子領域１１，１３と異なり、各素子活性領域４を画定
する素子分離構造として既述した如くフィールド酸化膜
３が形成されているため、素子領域１２（１４）の単結
晶シリコン半導体層２３は絶縁物で分断され周囲から電
気的に独立した部位を有する。従って、配線層６７に基
板バイアスを供給しても、素子領域１２（１４）の単結
晶シリコン半導体層２３の全体に一斉に当該基板バイア
スを印加することはできない。そのためコンタクト孔５
８（及び配線層６７）は省略することも可能であるが、
ガードリング効果を持たせるために形成すれば、当該素
子領域１２（１４）と他の素子領域との電気的絶縁性が
一層高まることになる。

【００６２】次に、上述の構成を有する第１の実施形態
のＤＲＡＭの製造方法について説明する。図４〜図８
は、この製造方法を工程順に示す概略断面図である。

【００６３】先ず、図４に示すように、単結晶シリコン
半導体基板部２１の表面に熱酸化処理を施して埋め込み
酸化膜２２を３０ｎｍ程度の膜厚に形成し、この埋め込
み酸化膜２２の上に単結晶シリコン半導体基板を貼り合
わせ、この単結晶半導体基板の全面を研磨又はエッチン
グして膜厚を例えば５０ｎｍ程度に調整して単結晶シリ
コン半導体層２３を形成し、ＳＯＩ構造基板１を完成さ
せる。

【００６４】続いて、単結晶シリコン半導体層２３にい
わゆるＬＯＣＯＳ法により当該単結晶シリコン半導体層
２３の下層の埋め込み酸化膜２２に達するようにフィー
ルド酸化膜２，３を形成する。ここで、フィールド酸化
膜２が各素子領域１１〜１４を区画するものであって
（図１参照）、素子領域１１，１３が後にメモリセル領
域となり、素子領域１２，１４が後に当該メモリセル領
域の周辺回路領域となる。一方、フィールド酸化膜３が
周辺回路領域となる素子領域１２，１４内に複数の素子
活性領域４を区画する。即ち、フィールド酸化膜２，３
を形成することにより、フィールド酸化膜２と埋め込み
酸化膜２２とが連接され各々絶縁されて電気的に独立す
る素子領域１１〜１４が形成されるとともに、素子領域
１２，１４内においてフィールド酸化膜３と埋め込み酸
化膜２２とが連接され各々絶縁されて電気的に独立する
素子活性領域４が形成されることになる。

【００６５】ここで、上述した貼り合わせ法によりＳＯ
Ｉ構造基板１を形成する代わりに、単結晶半導体基板に
フィールド酸化膜２，３を形成した後に、例えば特開平
７−２０１７７３号公報に開示されているように、いわ
ゆるＳＩＭＯＸにより酸素イオンを注入し、フィールド
酸化膜２，３と連接するように埋め込み絶縁層２２を形
成してＳＯＩ構造基板１を完成させても良い。

【００６６】続いて、素子領域１１，１３の単結晶シリ
コン半導体層２３にｐ型不純物を比較的低濃度にイオン
注入し、ｐ型の半導体層とする。また、素子領域１２，
１４において、例えばＣＭＯＳインバータを構成する場
合には、一対の素子活性領域４にｐＭＯＳトランジスタ
とｎＭＯＳトランジスタを形成する必要があるため、ｐ
ＭＯＳトランジスタが形成される一方の素子活性領域４
にはその単結晶シリコン半導体層２３にｎ型不純物を比
較的低濃度にイオン注入し、ｎＭＯＳトランジスタが形
成される他方の素子活性領域４にはその単結晶シリコン
半導体層２３にｐ型不純物を比較的低濃度にイオン注入
する必要がある。

【００６７】続いて、図５に示すように、メモリセル領
域となる素子領域１１，１３内の素子分離領域にフィー
ルドシールド素子分離構造６を形成することにより、こ
のフィールドシールド素子分離構造６により区画された
複数の素子活性領域５を素子領域１１，１３内に形成す
る。即ち、先ず素子領域１１，１３の単結晶シリコン半
導体層２３の表面を熱酸化して、フィールドシールドゲ
ート絶縁膜２４を形成した後に、多結晶シリコン膜及び
シリコン酸化膜を順次ＣＶＤ法により形成し、素子領域
１１，１３内の素子分離領域のみに残るようにフィール
ドシールドゲート絶縁膜２４、多結晶シリコン膜及びシ
リコン酸化膜をパターニングし、フィールドシールド電
極２５及びそのキャップ絶縁膜２６をパターン形成す
る。次いで、フィールドシールドゲート絶縁膜２４、フ
ィールドシールド電極２５及びキャップ絶縁膜２６を覆
うようにシリコン酸化膜をＣＶＤ法により形成し、この
シリコン酸化膜の全面を異方性ドライエッチングして、
フィールドシールドゲート絶縁膜２４、フィールドシー
ルド電極２５及びキャップ絶縁膜２６の側面のみにシリ
コン酸化膜を残してサイドウォール２７を形成する。こ
れらの一連の工程により、絶縁膜（フィールドシールド
ゲート絶縁膜２４、キャップ絶縁膜２６及びサイドウォ
ール２７）内にフィールドシールド電極２５が埋め込ま
れてなるフィールドシールド素子分離構造６が完成す
る。このフィールドシールド素子分離構造６は、フィー
ルド酸化膜２，３と異なり、単結晶シリコン半導体層２
３が絶縁物により分断されることなく、当該単結晶シリ
コン半導体層２３の上に形成されることになる。

【００６８】続いて、図６に示すように、素子活性領域
４，５の単結晶シリコン半導体層２３の表面を熱酸化し
て、素子活性領域４にはゲート絶縁膜４５を、素子活性
領域５にはゲート絶縁膜４１を形成する。次に、素子活
性領域４，５の全面にＣＶＤ法により多結晶シリコン膜
及びシリコン酸化膜を形成し、ゲート絶縁膜４１，４
５、多結晶シリコン膜及びシリコン酸化膜をパターニン
グして、素子活性領域４にはゲート電極４６及びキャッ
プ絶縁膜４７を、素子活性領域５にはゲート電極４２及
びキャップ絶縁膜４３を形成する。そして、ゲート絶縁
膜４１，４５、ゲート電極４２，４６及びキャップ絶縁
膜４３，４７を覆うようにＣＶＤ法によりシリコン酸化
膜を形成し、このシリコン酸化膜の全面を異方性ドライ
エッチングして、ゲート絶縁膜４１，４５、ゲート電極
４２，４６及びキャップ絶縁膜４３，４７の側面のみに
シリコン酸化膜を残して、素子活性領域４にはサイドウ
ォール４８を、素子活性領域５にはサイドウォール４４
をそれぞれ形成する。このとき、素子活性領域４にはゲ
ート電極構造２９が、素子活性領域５にはゲート電極構
造２８がそれぞれ形成される。ここで、ゲート電極構造
２８がメモリセルのアクセストランジスタの構成要素と
なり、ゲート電極構造２９がメモリセルの周辺回路のＭ
ＯＳトランジスタの構成要素となる。

【００６９】しかる後、ゲート電極構造２８，２９をマ
スクとして、当該ゲート電極構造２８，２９の両側の単
結晶シリコン半導体層２３の表面領域にイオン注入を施
す。具体的には、素子領域１２，１４内のフィールド酸
化膜３で囲まれた各素子活性領域４には、その単結晶シ
リコン半導体層２３がｐ型（ｐ^- 型）とされていればｎ
型不純物、ｎ型（ｎ^- 型）とされていればｐ型不純物を
イオン注入し、素子領域１１，１３内のフィールドシー
ルド素子分離構造６で囲まれた各素子活性領域５には、
リン（Ｐ）等のｎ型不純物をイオン注入して、素子活性
領域４には一対の不純物拡散層５１を、素子活性領域５
には一対の不純物拡散層３１をそれぞれ形成する。更
に、素子領域１１，１３において、例えばフィールド酸
化膜３とフィールドシールド素子分離構造６との境界部
位に存する単結晶シリコン半導体層２３の表面領域にｐ
型不純物を比較的高濃度にイオン注入してｐ型不純物層
６４を形成する。一方、素子領域１２，１４において、
例えばフィールド酸化膜２とフィールド酸化膜３との境
界部位に存する単結晶シリコン半導体層２３の表面領域
に、その部位の単結晶シリコン半導体層２３がｐ型とさ
れている場合にはｐ型不純物を比較的高濃度にイオン注
入してｐ型不純物層６６を形成する。ここで、単結晶シ
リコン半導体層２３がｎ型とされている場合にはｎ型不
純物を比較的高濃度にイオン注入することになる。

【００７０】続いて、図７に示すように、素子領域１
１，１３の各素子活性領域５において、一対の不純物拡
散層３１の一方と接続されるように多結晶シリコン膜か
らなるストレージノード電極３２をパターン形成した
後、このストレージノード電極３２を覆うＯＮＯ膜から
なる誘電体膜３３及び多結晶シリコン膜からなるセルプ
レート電極３４をパターン形成し、誘電体膜３３を介し
てストレージノード電極３２とセルプレート電極３４と
が容量結合するメモリキャパシタを完成させる。

【００７１】続いて、図８に示すように、素子領域１１
〜１４上を含む全面にシリコン酸化膜を形成し、表面に
例えば化学機械研磨（ＣＭＰ）を施して平坦化し、層間
絶縁膜５３を形成する。次に、この層間絶縁膜５３にコ
ンタクト孔５４〜５８を開孔形成する。具体的に、素子
領域１１，１３の各素子活性領域５には一対の不純物拡
散層３１の他方の表面の一部を露出させるようにコンタ
クト孔５４を形成し、素子領域１１，１３の外周部位に
はｐ型不純物層６４の表面の一部を露出させるようにコ
ンタクト孔５７を形成する。また、素子領域１２，１４
の各素子活性領域４には一対の不純物拡散層５１の表面
の一部をそれぞれ露出させるようにコンタクト孔５５，
５６を形成し、素子領域１２，１４の外周部位にはｐ型
不純物層６６の表面の一部を露出させるようにコンタク
ト孔５８を形成する。

【００７２】そして、図３のように、コンタクト孔５４
〜５８を埋め込むように層間絶縁膜５３上に導電膜、例
えばアルミニウム等の合金属膜を堆積させ、このアルミ
ニウム合金膜をパターニングして、コンタクト孔５４を
通じて一対の不純物拡散層３１の他方と導通するビット
線６１と、コンタクト孔５７を通じてｐ型不純物層６４
と導通する配線層６５と、コンタクト孔５５，５６を通
じてそれぞれ不純物拡散層５１と導通する配線層６２，
６３と、コンタクト孔５８を通じてｐ型不純物層６６と
導通する配線層６７とをパターン形成する。

【００７３】しかる後、更なる層間絶縁膜やヴィア孔等
の形成を経て、素子領域１１，１３の素子活性領域５に
はそれぞれメモリセルが構成され、素子領域１２，１４
の素子活性領域４にはそれぞれメモリセルの周辺回路
（例えばＣＭＯＳインバータ）が構成されてなるＤＲＡ
Ｍが完成する。

【００７４】以上説明したように、第１の実施形態のＤ
ＲＡＭにおいては、半導体基板としてＳＯＩ構造のもの
を用い、単結晶シリコン半導体層２３下の埋め込み酸化
膜２２に達するようにＬＯＣＯＳ法によるフィールド酸
化膜２を形成して各素子領域１１〜１４を画定する。こ
のとき、埋め込み酸化膜２２とフィールド酸化膜２が接
続されて各素子領域間１１〜１４が完全に絶縁されるこ
とになる。ここで、各素子領域１１〜１４のうち、基板
バイアスの印加を必要としない（ガードリング部を形成
することはあり得る）素子領域（周辺回路領域）１２，
１４には、当該素子領域１２，１４の素子分離領域にも
フィールド酸化膜３を形成して、複数の素子活性領域４
を区画する。それに対して、基板バイアスを印加させた
い素子領域（メモリセル領域）１１，１３には、当該素
子領域１１、１３の単結晶シリコン半導体層２３上にお
ける素子分離領域にフィールドシールド素子分離構造６
を形成して、複数の素子活性領域５を区画する。このフ
ィールドシールド素子分離構造６は、絶縁膜内に埋め込
まれたフィールドシールド電極２５により下層の単結晶
シリコン半導体層２３に所定の基板バイアスを印加して
素子分離を行うものであり、フィールド酸化膜３が形成
された場合と異なり、フィールドシールド素子分離構造
６が形成された素子領域１１，１３は、各素子活性領域
５が絶縁膜により構造的に分離されているわけではな
い。従って、従来のようにトリプルウェル構造を形成し
なくとも、素子領域１２，１４に影響を及ぼすことなく
この素子領域１１，１３の単結晶シリコン半導体層２３
の全体に基板バイアスを容易に印加することが可能とな
る。

【００７５】従って、第１の実施形態のＤＲＡＭによれ
ば、半導体基板として所謂ＳＯＩ基板を用い、ＤＲＡＭ
の高集積化や動作速度の向上を図り、しかも基板バイア
スの印加を容易ならしめ、メモリセルの周辺回路の高速
化を促進して更なる信頼性の向上を実現することが可能
となる。

【００７６】（変形例）ここで、第１の実施形態のＤＲ
ＡＭの変形例について説明する。この変形例のＤＲＡＭ
は、第１の実施形態の場合とほぼ同様の構成を有する
が、素子分離構造が異なる点で相違する。ＤＲＡＭの各
素子領域の様子は図１と同様であり、図９（ａ）はＤＲ
ＡＭのメモリセル領域の様子を示す概略平面図、図９
（ｂ）はＤＲＡＭの周辺回路領域の様子を示す概略平面
図、図１０は図９（ａ）中の破線Ａ−Ｂに沿った断面と
図９（ｂ）中の破線Ｂ−Ｃに沿った断面とをＢの位置で
結合させた概略断面図である。なお、第１の実施形態の
ＤＲＡＭに対応する構成部材等については同符号を記し
て説明を省略する。

【００７７】この変形例のＤＲＡＭは、第１の実施形態
と同様に、単結晶シリコン半導体基板部２１の上に埋め
込み酸化膜２２を介して単結晶シリコン半導体層２３が
設けられたＳＯＩ構造基板１上に形成されたものである
が、素子領域１１〜１４がトレンチ型素子分離構造７１
により素子分離されており、更に素子分離構造１２，１
４内でトレンチ型素子分離構造７２により各素子活性領
域４が区画されている。

【００７８】トレンチ型素子分離構造７１，７２は、図
１０に示すように、埋め込み酸化膜２２に達する深さと
なるように単結晶シリコン半導体層２３の素子分離領域
に溝７３が形成され、この溝７３内に絶縁膜、ここでは
シリコン酸化膜７４が充填されてなるものである。

【００７９】この変形例のＤＲＡＭを製造するに際して
は、いわば当該ＤＲＡＭが第１の実施形態のＤＲＡＭの
フィールド酸化膜２，３がトレンチ型素子分離構造７
１，７２に置き変わった構成を有することから、これら
の素子分離構造の形成工程が第１の実施形態との主な相
違点となる。

【００８０】即ち、この変形例のＤＲＡＭを製造するに
は、先ず図１１に示すように、第１の実施形態と同様に
ＳＯＩ構造基板１を形成した後、このＳＯＩ構造基板１
の単結晶シリコン半導体層２３上に下地となる熱酸化膜
８１を介してシリコン窒化膜８２を形成する。次に、素
子領域１１〜１４をそれぞれ区画するための素子分離領
域及び素子領域１２，１４内に各素子活性領域４を画定
するための素子分離領域上が開口されるように、シリコ
ン窒化膜８２及び熱酸化膜８１をパターニングする。引
き続き、単結晶シリコン半導体層２３を異方性エッチン
グして、下層の埋め込み絶縁層２２に達する深さの溝７
３を形成する。

【００８１】続いて、図１２に示すように、溝７３内を
埋め込むようにシリコン窒化膜８２上にシリコン酸化膜
７４を堆積させ、シリコン窒化膜８２をストッパーとし
てシリコン酸化膜７４に化学機械研磨（ＣＭＰ）を施
し、溝７３内がシリコン酸化膜７４で充填された構造の
トレンチ型素子分離構造７１，７２を形成する。その
後、残ったシリコン窒化膜８２及び熱酸化膜８１を除去
する。これらトレンチ型素子分離構造７１，７２を形成
するときに、シリコン酸化膜７４のエッジ部に電界集中
が発生するのを防止することを主な目的として、熱酸化
膜８１とシリコン窒化膜８２との間に多結晶シリコン膜
を形成するようにして良い。

【００８２】しかる後、第１の実施形態の図６以降とほ
ぼ同様の各工程を経て、ＤＲＡＭを完成させる。

【００８３】この変形例のＤＲＡＭにおいても、第１の
実施形態の場合と同様に、半導体基板としてＳＯＩ構造
のものを用い、単結晶シリコン半導体層２３下の埋め込
み酸化膜２２に達するようにＬＯＣＯＳ法によるフィー
ルド酸化膜２を形成して各素子領域１１〜１４を画定す
る。このとき、埋め込み酸化膜２２とフィールド酸化膜
造２が接続されて各素子領域間１１〜１４が完全に絶縁
されることになる。ここで、各素子領域１１〜１４のう
ち、基板バイアスの印加を必要としない（ガードリング
部を形成することはあり得る）素子領域（周辺回路領
域）１２，１４には、当該素子領域１２，１４の素子分
離領域にもフィールド酸化膜３を形成して、複数の素子
活性領域４を区画する。それに対して、基板バイアスを
印加させたい素子領域（メモリセル領域）１１，１３に
は、当該素子領域１１、１３の単結晶シリコン半導体層
２３上における素子分離領域にフィールドシールド素子
分離構造６を形成して、複数の素子活性領域５を区画す
る。このフィールドシールド素子分離構造６は、絶縁膜
内に埋め込まれたフィールドシールド電極２５により下
層の単結晶シリコン半導体層２３に所定の基板バイアス
を印加して素子分離を行うものであり、トレンチ型素子
分離構造７２が形成された場合と異なり、フィールドシ
ールド素子分離構造６が形成された素子領域１１，１３
は、各素子活性領域５が絶縁膜により構造的に分離され
ているわけではない。従って、従来のようにトリプルウ
ェル構造を形成しなくとも、素子領域１２，１４に影響
を及ぼすことなくこの素子領域１１，１３の単結晶シリ
コン半導体層２３の全体に基板バイアスを容易に印加す
ることが可能となる。

【００８４】従って、第１の実施形態の変形例のＤＲＡ
Ｍによれば、半導体基板として所謂ＳＯＩ基板を用い、
ＤＲＡＭの高集積化や動作速度の向上を図り、しかも基
板バイアスの印加を容易ならしめ、メモリセルの周辺回
路の高速化を促進して更なる信頼性の向上を実現するこ
とが可能となる。

【００８５】（第２の実施形態）次に、本発明の第２の
実施形態について説明する。この第２の実施形態におい
ては、半導体装置としてロジック回路を例示する。図１
３は、ロジック回路の各素子領域を素子分離構造と共に
示す概略平面図であり、図１４（ａ）は一方の回路領域
の様子を示す概略平面図、図１４（ｂ）は他方の回路領
域の様子を示す概略平面図、図１５は図１４（ａ）中の
破線Ａ−Ｂに沿った断面と図１４（ｂ）中の破線Ｂ−Ｃ
に沿った断面とをＢの位置で結合させた概略断面図であ
る。

【００８６】第２の実施形態のロジック回路は、単結晶
シリコン半導体基板部１２１の上に埋め込み酸化膜１２
２を介して単結晶シリコン半導体層１２３が設けられた
ＳＯＩ構造基板１０１上に形成されている。このＳＯＩ
構造基板１０１は、いわゆる貼り合わせ基板で良く、単
結晶シリコン半導体基板部１２１の表面に熱酸化処理を
施して埋め込み酸化膜１２２を３０ｎｍ程度の膜厚に形
成し、この埋め込み酸化膜１２２の上に単結晶シリコン
半導体基板を貼り合わせ、この単結晶半導体基板の全面
を研磨又はエッチングして膜厚を例えば５０ｎｍ程度に
調整して単結晶シリコン半導体層１２３を形成する。な
お、いわゆるＳＩＭＯＸにより、単結晶シリコン半導体
基板内に埋め込み酸化膜が形成されてなるＳＯＩ構造基
板を用いても良い。

【００８７】このロジック回路は、図１３に示すよう
に、ＳＯＩ構造基板１０１上において、各素子領域１１
１，１１２，１１３及び１１４がいわゆるＬＯＣＯＳ法
により形成されたフィールド酸化膜１０２により区画さ
れている。ここで、フィールド酸化膜１０２が図１５に
示すように埋め込み酸化膜１２２に達するように単結晶
シリコン半導体層１２３に形成されており、そのため各
素子領域１１１〜１１４はそれぞれ絶縁されて電気的に
独立している。

【００８８】ここで、素子領域１１１，１１２及び素子
領域１１３，１１４が一単位の素子とされており、素子
領域１１１，１１３が低速動作の複数のＭＯＳトランジ
スタの形成領域とされ、素子領域１１２，１１４が高速
動作の複数のＭＯＳトランジスタの形成領域とされてい
る。

【００８９】素子領域１１２，１１４内においては、そ
れぞれ素子領域１１１〜１１４の素子分離と同様に素子
分離領域にＬＯＣＯＳ法により埋め込み酸化膜１２２に
達するフィールド酸化膜１０３が形成されており、各々
に周辺回路が存する複数の素子活性領域１０４が区画さ
れている。ここで、ＭＯＳトランジスタとしてＣＭＯＳ
インバータを構成する場合には、素子領域１１２，１１
４においては、一対の素子活性領域１０４にｐＭＯＳト
ランジスタとｎＭＯＳトランジスタを形成する必要があ
るため、ｐＭＯＳトランジスタが形成される一方の素子
活性領域１０４にはその単結晶シリコン半導体層１２３
にｎ型不純物を比較的低濃度にイオン注入し、ｎＭＯＳ
トランジスタが形成される他方の素子活性領域１０４に
はその単結晶シリコン半導体層１２３にｐ型不純物を比
較的低濃度にイオン注入する必要がある。

【００９０】一方、素子領域１１１，１１３内において
は、それぞれ素子分離領域にフィールドシールド素子分
離構造１０６が形成されており、各々にメモリセルが存
する複数の素子活性領域１０５が区画されている。ここ
で、素子活性領域１０５にｐＭＯＳトランジスタが形成
される場合には、素子活性領域１０５の単結晶シリコン
半導体層１２３にｎ型不純物を比較的低濃度にイオン注
入し、ｎＭＯＳトランジスタが形成される場合には、素
子活性領域１０５の単結晶シリコン半導体層１２３にｐ
型不純物を比較的低濃度にイオン注入する必要がある。

【００９１】フィールドシールド素子分離構造１０６
は、図１５に示すように、フィールドシールドゲート絶
縁膜１２４上に多結晶シリコン膜からなるフィールドシ
ールド電極１２５及びそのキャップ絶縁膜１２６がパタ
ーン形成され、これらフィールドシールドゲート絶縁膜
１２４、フィールドシールド電極１２５及びキャップ絶
縁膜１２６の側面を覆うようにサイドウォール１２７が
形成されて構成されている。即ち、フィールドシールド
素子分離構造１０６は、導電膜であるフィールドシール
ド電極１２５が絶縁膜内に埋め込まれてなるものであ
り、このフィールドシールド電極１２５に所定電位の電
圧を印加することにより下層の単結晶シリコン半導体層
１２３が電気的に固定されて素子分離がなされる。この
ように、フィールドシールド素子分離構造１０６は、フ
ィールド酸化膜１０２，１０３と異なり、単結晶シリコ
ン半導体層１２３が絶縁物により分断されることなく、
当該単結晶シリコン半導体層１２３の上層に形成される
ことになる。

【００９２】素子活性領域１０５には、それぞれＭＯＳ
トランジスタが形成される。これらのＭＯＳトランジス
タは、全てｐＭＯＳトランジスタであるか、或いは全て
ｎＭＯＳトランジスタとされている。図１５において
は、素子活性領域１０５にそれぞれ１つのＭＯＳトラン
ジスタのみを示す。これらのＭＯＳトランジスタは、ｎ
型或いはｐ型不純物が低濃度にイオン注入された単結晶
シリコン半導体層１２３上にゲート絶縁膜１４１上にゲ
ート電極１４２及びキャップ絶縁膜１４３がパターン形
成され、これらの側面を覆うようにサイドウォール１４
４が形成されてゲート電極構造１２８が構成されてお
り、このゲート電極構造１２８の両側の単結晶シリコン
半導体層１２３内に、当該単結晶シリコン半導体層１２
３がｐ型（ｐ^- 型）とされていればｎ型不純物、ｎ型と
されていればｐ型不純物がイオン注入されて形成された
ソース／ドレインとして機能する一対の不純物拡散層１
３１が形成されて構成されている。

【００９３】素子活性領域１０４にも、それぞれＭＯＳ
トランジスタが形成される。図１５においては、素子活
性領域１０４にそれぞれ１つのＭＯＳトランジスタのみ
を示す。これらのＭＯＳトランジスタは、ｎ型或いはｐ
型不純物が低濃度にイオン注入された単結晶シリコン半
導体層１２３上にゲート絶縁膜１４５上にゲート電極１
４６及びキャップ絶縁膜１４７がパターン形成され、こ
れらの側面を覆うようにサイドウォール１４８が形成さ
れてゲート電極構造１２９が構成されており、このゲー
ト電極構造１２９の両側の単結晶シリコン半導体層１２
３内に、当該単結晶シリコン半導体層１２３がｐ型（ｐ
^- 型）とされていればｎ型不純物、ｎ型とされていれば
ｐ型不純物がイオン注入されて形成されたソース／ドレ
インとして機能する一対の不純物拡散層１５１が形成さ
れて構成されている。なお、ここで例示したＭＯＳトラ
ンジスタが例えばｎＭＯＳトランジスタであれば、隣接
する素子活性領域１０４にはｐＭＯＳトランジスタが形
成され、ｐＭＯＳトランジスタであればｎＭＯＳトラン
ジスタが形成される。素子領域１１２，１１４におい
て、ＭＯＳトランジスタは、各々がフィールド酸化膜１
０３で完全に素子分離されているため、いわゆるメサ型
のトランジスタに等しい。

【００９４】そして、素子領域１１１〜１１４上を含む
単結晶シリコン半導体層１２３の全面にシリコン酸化膜
からなる層間絶縁膜１３２が堆積形成されており、この
層間絶縁膜１３２には、素子活性領域１０４にそれぞれ
コンタクト孔１３３，１３４が、素子活性領域１０５に
それぞれコンタクト孔１３５，１３６が、そして素子領
域１１１，１１３の外周部位にコンタクト孔１３７が、
素子領域１１２，１１４の外周部位にコンタクト孔１３
８がそれぞれ形成されている。

【００９５】コンタクト孔１３３，１３４は、素子活性
領域１０４において、それぞれ一対の不純物拡散層１５
１の表面の一部を露出させるように形成されており、こ
れらコンタクト孔１３３，１３４をアルミニウム等の合
金属膜で充填して層間絶縁膜１３２上に延在するように
各配線層１６１，１６２がそれぞれ形成されている。同
様に、コンタクト孔１３５，１３６は、素子活性領域１
０５において、それぞれ一対の不純物拡散層１３１の表
面の一部を露出させるように形成されており、これらコ
ンタクト孔１３５，１３６をアルミニウム等の合金属膜
で充填して層間絶縁膜１３２上に延在するように各配線
層１６３，１６４がそれぞれ形成されている。

【００９６】コンタクト孔１３７は、素子領域１１１，
１１３の外周部位において、単結晶シリコン半導体層１
２３に形成されたｐ型不純物層１５３の表面の一部を露
出させるように形成されており、このコンタクト孔１３
７をアルミニウム等の合金属膜で充填して層間絶縁膜１
３２上に延在するように配線層１５４が形成されてい
る。なお、素子領域１１１，１１３の単結晶シリコン半
導体層１２３がｐ型導電型のときにｐ型不純物層１５３
が形成され、単結晶シリコン半導体層１２３がｎ型導電
型であればｐ型不純物層１５３の代わりにｎ型不純物層
が形成されることになる。

【００９７】ここで、素子領域１１１，１１３において
は、各素子活性領域１０５を画定する素子分離構造とし
て既述した如くフィールドシールド素子分離構造１０６
が形成されているため、素子領域１１１（１１３）の単
結晶シリコン半導体層１２３は絶縁物で分断され周囲か
ら電気的に独立した部位を有しない。従って、配線層１
５４に例えば−１．５Ｖの基板電位（基板バイアス）を
供給することにより、ｐ型不純物層１５３を通じて素子
領域１１１（１１３）の単結晶シリコン半導体層１２３
の全体、即ち各素子活性領域１０５に一斉に当該基板バ
イアスが印加される。従って、素子領域１１１（１１
３）の回路に対しては、しきい値を他の素子領域の回路
と異なる値に設定でき、特に。待機待ちなどの消費電流
を下げることが可能となる。このとき、基板バイアスは
素子領域１１１（１１３）のみに印加され、素子領域１
１２（１１４）には影響がないため、素子領域１１２
（１１４）の各ＭＯＳトランジスタのしきい値が基板バ
イアス効果を受けるおそれがない。従って、低消費電力
回路と通常の回路とを同時に形成できる。

【００９８】コンタクト孔１３８は、素子領域１１２，
１１４の外周部位において、単結晶シリコン半導体層１
２３に形成されたｐ型不純物層１５５の表面の一部を露
出させるように形成されており、このコンタクト孔１３
８をアルミニウム等の合金属膜で充填して層間絶縁膜１
３２上に延在するように配線層１５６が形成されてい
る。なお、単結晶シリコン半導体層１２３がｐ型導電型
のときにｐ型不純物層１５５が形成され、単結晶シリコ
ン半導体層１２３がｎ型導電型であればｐ型不純物層１
５５の代わりにｎ型不純物層が形成されることになる。

【００９９】ここで、素子領域１１２，１１４において
は、素子領域１１１，１１３と異なり、各素子活性領域
１０４を画定する素子分離構造として既述した如くフィ
ールド酸化膜１０３が形成されているため、素子領域１
１２（１１４）の単結晶シリコン半導体層１２３は絶縁
物で分断され周囲から電気的に独立した部位を有する。
従って、配線層１５６に基板バイアスを供給しても、素
子領域１１２（１１４）の単結晶シリコン半導体層１２
３の全体に一斉に当該基板バイアスを印加することはで
きない。そのためコンタクト孔１３６（及び配線層１５
６）は省略することも可能であるが、ガードリング効果
を持たせるために形成すれば、当該素子領域１１２（１
１４）と他の素子領域との電気的絶縁性が一層高まるこ
とになる。

【０１００】次に、上述の構成を有する第２の実施形態
のロジック回路の製造方法について説明する。図１６〜
図１９は、この製造方法を工程順に示す概略断面図であ
る。

【０１０１】先ず、図１６に示すように、単結晶シリコ
ン半導体基板部１２１の表面に熱酸化処理を施して埋め
込み酸化膜１２２を３０ｎｍ程度の膜厚に形成し、この
埋め込み酸化膜１２２の上に単結晶シリコン半導体基板
を貼り合わせ、この単結晶半導体基板の全面を研磨又は
エッチングして膜厚を例えば５０ｎｍ程度に調整して単
結晶シリコン半導体層１２３を形成し、ＳＯＩ構造基板
１０１を完成させる。

【０１０２】続いて、単結晶シリコン半導体層１２３に
いわゆるＬＯＣＯＳ法により当該単結晶シリコン半導体
層１２３の下層の埋め込み酸化膜１２２に達するように
フィールド酸化膜１０２，１０３を形成する。ここで、
フィールド酸化膜１０２が各素子領域１１１〜１１４を
区画するものであって（図１３参照）、素子領域１１
１，１１３が後に低速動作の複数のＭＯＳトランジスタ
の形成領域となり、素子領域１１２，１１４が後に高速
動作の複数のＭＯＳトランジスタの形成領域となる。一
方、フィールド酸化膜１０３が素子領域１１２，１１４
内に複数の素子活性領域１０４を区画する。即ち、フィ
ールド酸化膜１０２，１０３を形成することにより、フ
ィールド酸化膜１０２と埋め込み酸化膜１２２とが連接
され各々絶縁されて電気的に独立する素子領域１１１〜
１１４が形成されるとともに、素子領域１１２，１１４
内においてフィールド酸化膜１０３と埋め込み酸化膜１
２２とが連接され各々絶縁されて電気的に独立する素子
活性領域１０４が形成されることになる。

【０１０３】ここで、上述した貼り合わせ法によりＳＯ
Ｉ構造基板１０１を形成する代わりに、単結晶半導体基
板にフィールド酸化膜１０２，１０３を形成した後に、
例えば特開平７−２０１７７３号公報に開示されている
ように、いわゆるＳＩＭＯＸにより酸素イオンを注入
し、フィールド酸化膜１０２，１０３と連接するように
埋め込み絶縁層１２２を形成してＳＯＩ構造基板１０１
を完成させても良い。

【０１０４】ここで、素子領域１１２，１１４内におい
ては、それぞれ素子領域１１１〜１１４の素子分離と同
様に素子分離領域にＬＯＣＯＳ法により埋め込み酸化膜
１２２に達するフィールド酸化膜１０３が形成されてお
り、各々に周辺回路が存する複数の素子活性領域１０４
が区画されている。ここで、ＭＯＳトランジスタとして
ＣＭＯＳインバータを構成する場合には、素子領域１１
２，１１４においては、一対の素子活性領域１０４にｐ
ＭＯＳトランジスタとｎＭＯＳトランジスタを形成する
必要があるため、ｐＭＯＳトランジスタが形成される一
方の素子活性領域１０４にはその単結晶シリコン半導体
層１２３にｎ型不純物を比較的低濃度にイオン注入し、
ｎＭＯＳトランジスタが形成される他方の素子活性領域
１０４にはその単結晶シリコン半導体層１２３にｐ型不
純物を比較的低濃度にイオン注入する必要がある。

【０１０５】続いて、図１７に示すように、低速動作の
素子領域となる素子領域１１１，１１３内の素子分離領
域にフィールドシールド素子分離構造１０６を形成する
ことにより、このフィールドシールド素子分離構造１０
６により区画された複数の素子活性領域１０５を素子領
域１１１，１１３内に形成する。即ち、先ず素子領域１
１１，１１３の単結晶シリコン半導体層２３の表面を熱
酸化して、フィールドシールドゲート絶縁膜１２４を形
成した後に、多結晶シリコン膜及びシリコン酸化膜を順
次ＣＶＤ法により形成し、素子領域１１１，１１３内の
素子分離領域のみに残るようにフィールドシールドゲー
ト絶縁膜１２４、多結晶シリコン膜及びシリコン酸化膜
をパターニングし、フィールドシールド電極１２５及び
そのキャップ絶縁膜１２６をパターン形成する。次い
で、フィールドシールドゲート絶縁膜１２４、フィール
ドシールド電極１２５及びキャップ絶縁膜１２６を覆う
ようにシリコン酸化膜をＣＶＤ法により形成し、このシ
リコン酸化膜の全面を異方性ドライエッチングして、フ
ィールドシールドゲート絶縁膜１２４、フィールドシー
ルド電極１２５及びキャップ絶縁膜１２６の側面のみに
シリコン酸化膜を残してサイドウォール１２７を形成す
る。これらの一連の工程により、絶縁膜（フィールドシ
ールドゲート絶縁膜１２４、キャップ絶縁膜１２６及び
サイドウォール１２７）内にフィールドシールド電極１
２５が埋め込まれてなるフィールドシールド素子分離構
造１０６が完成する。このフィールドシールド素子分離
構造６は、フィールド酸化膜１０２，１０３と異なり、
単結晶シリコン半導体層１２３が絶縁物により分断され
ることなく、当該単結晶シリコン半導体層１２３の上層
に形成されることになる。

【０１０６】続いて、図１８に示すように、素子活性領
域１０４，１０５の単結晶シリコン半導体層１２３の表
面を熱酸化して、素子活性領域１０４にはゲート絶縁膜
１４５を、素子活性領域１０５にはゲート絶縁膜１４１
を形成する。次に、素子活性領域１０４，１０５の全面
にＣＶＤ法により多結晶シリコン膜及びシリコン酸化膜
を形成し、ゲート絶縁膜１４１，１４５、多結晶シリコ
ン膜及びシリコン酸化膜をパターニングして、素子活性
領域１０４にはゲート電極１４６及びキャップ絶縁膜１
４７を、素子活性領域１０５にはゲート電極１４２及び
キャップ絶縁膜１４３を形成する。そして、ゲート絶縁
膜１４１，１４５、ゲート電極１４２，１４６及びキャ
ップ絶縁膜１４３，１４７を覆うようにＣＶＤ法により
シリコン酸化膜を形成し、このシリコン酸化膜の全面を
異方性ドライエッチングして、ゲート絶縁膜１４１，１
４５、ゲート電極１４２，１４６及びキャップ絶縁膜１
４３，１４７の側面のみにシリコン酸化膜を残して、素
子活性領域１０４にはサイドウォール１４８を、素子活
性領域１０５にはサイドウォール１４４をそれぞれ形成
する。このとき、素子活性領域１０４にはゲート電極構
造１２９が、素子活性領域１０５にはゲート電極構造１
２８がそれぞれ形成される。ここで、ゲート電極構造１
２８がメモリセルのアクセストランジスタとなり、ゲー
ト電極構造１２９がメモリセルの周辺回路のＭＯＳトラ
ンジスタとなる。

【０１０７】しかる後、ゲート電極構造１２８，１２９
をマスクとして、当該ゲート電極構造１２８，１２９の
両側の単結晶シリコン半導体層１２３の表面領域にそれ
ぞれイオン注入を施す。具体的には、素子領域１１２，
１１４内のフィールド酸化膜１０３で囲まれた各素子活
性領域１０４には、その単結晶シリコン半導体層１２３
がｐ型（ｐ^- 型）とされていればｎ型不純物、ｎ型（ｎ
^- 型）とされていればｐ型不純物をイオン注入し、素子
領域１１１，１１３内のフィールドシールド素子分離構
造１０６で囲まれた各素子活性領域１０５には、リン
（Ｐ）等のｎ型不純物をイオン注入して、素子活性領域
１０４には一対の不純物拡散層１５１を、素子活性領域
１０５には一対の不純物拡散層１３１をそれぞれ形成す
る。

【０１０８】更に、素子領域１１１，１１３において、
例えばフィールド酸化膜１０３とフィールドシールド素
子分離構造１０６との境界部位に存する単結晶シリコン
半導体層１２３の表面領域にｐ型不純物を比較的高濃度
にイオン注入してｐ型不純物層１５３を形成する。一
方、素子領域１１２，１１４において、例えばフィール
ド酸化膜１０２とフィールド酸化膜１０３との境界部位
に存する単結晶シリコン半導体層１２３の表面領域に、
その部位の単結晶シリコン半導体層１２３がｐ型とされ
ている場合にはｐ型不純物を比較的高濃度にイオン注入
してｐ型不純物層１５５を形成する。ここで、単結晶シ
リコン半導体層１２３がｎ型とされている場合にはｎ型
不純物を比較的高濃度にイオン注入することになる。

【０１０９】続いて、図１９に示すように、素子領域１
１１〜１１４上を含む全面にシリコン酸化膜を形成し、
表面に例えば化学機械研磨（ＣＭＰ）を施して平坦化
し、層間絶縁膜１３２を形成する。次に、この層間絶縁
膜１３２にコンタクト孔１３３〜１３８を開孔形成す
る。具体的に、素子領域１１１，１１３の各素子活性領
域１０４には一対の不純物拡散層１３１の表面の一部を
それぞれ露出させるようにコンタクト孔１３３，１３４
を形成し、素子領域１１１，１１３の外周部位にはｐ型
不純物層１５３の表面の一部を露出させるようにコンタ
クト孔１３７を形成する。同様に、素子領域１１２，１
１４の各素子活性領域１０４には一対の不純物拡散層１
５１の表面の一部をそれぞれ露出させるようにコンタク
ト孔１３５，１３６を形成し、素子領域１１２，１１４
の外周部位にはｐ型不純物層１５５の表面の一部を露出
させるようにコンタクト孔１３８を形成する。

【０１１０】そして、図１５のように、コンタクト孔１
３３〜１３８を埋め込むように層間絶縁膜１３２上に導
電膜、例えばアルミニウム合金膜を堆積させ、このアル
ミニウム合金膜をパターニングして、コンタクト孔１３
３，１３４を通じてそれぞれ不純物拡散層１３１と導通
する配線層１６１，１６２と、コンタクト孔１３７を通
じてｐ型不純物層１５３と導通する配線層１５４と、コ
ンタクト孔１３５，１３６を通じてそれぞれ不純物拡散
層１３１と導通する配線層１６３，１６４と、コンタク
ト孔１３８を通じてｐ型不純物層１５５と導通する配線
層１５６とをパターン形成する。

【０１１１】しかる後、更なる層間絶縁膜やヴィア孔等
の形成を経て、素子領域１１１，１１３の素子活性領域
１０５にはそれぞれ低速動作用のＭＯＳトランジスタが
構成され、素子領域１１２，１１４の素子活性領域１０
４にはそれぞれ高速動作用のＭＯＳトランジスタが構成
されてなるロジック回路が完成する。

【０１１２】以上説明したように、第２の実施形態のロ
ジック回路においては、半導体基板としてＳＯＩ構造の
ものを用い、単結晶シリコン半導体層１２３下の埋め込
み酸化膜１２２に達するようにＬＯＣＯＳ法によるフィ
ールド酸化膜１０２を形成して各素子領域１１１〜１１
４を画定する。このとき、埋め込み酸化膜１２２とフィ
ールド酸化膜１０２が接続されて各素子領域間１１１〜
１１４が完全に絶縁されることになる。ここで、各素子
領域１１１〜１１４のうち、基板バイアスの印加を必要
としない（ガードリング部を形成することはあり得る）
素子領域１１２，１１４には、当該素子領域１１１，１
１３の素子分離領域にもフィールド酸化膜１０３を形成
して、複数の素子活性領域１０４を区画する。それに対
して、基板バイアスを印加させたい素子領域１１，１３
には、当該素子領域１１１、１１３の単結晶シリコン半
導体層１２３上における素子分離領域にフィールドシー
ルド素子分離構造１０６を形成して、複数の素子活性領
域１０５を区画する。このフィールドシールド素子分離
構造１０６は、絶縁膜内に埋め込まれたフィールドシー
ルド電極１２５により下層の単結晶シリコン半導体層１
２３に所定の基板バイアスを印加して素子分離を行うも
のであり、フィールド酸化膜１０３が形成された場合と
異なり、フィールドシールド素子分離構造１０６が形成
された素子領域１１１，１１３は、各素子活性領域１０
５が絶縁膜により構造的に分離されているわけではな
い。従って、従来のようにトリプルウェル構造を形成し
なくとも、素子領域１１２，１１４に影響を及ぼすこと
なくこの素子領域１１１，１１３の単結晶シリコン半導
体層１２３の全体に基板バイアスを容易に印加すること
が可能となる。

【０１１３】即ち、基板バイアスを印加する素子領域と
印加しない素子領域とを区別し、例えばしきい値電圧の
異なるトランジスタを独立に制御することで、高速トラ
ンジスタと低速トランジスタとを共存させることが可能
となる。一般に、高速トランジスタは駆動電流が増加さ
せるため、カットオフ・リーク電流マージンを犠牲とす
る必要がある。一方、低速トランジスタはカットオフ・
リーク電流を増加させてまで駆動電流を確保する必要が
ないので、しきい値電圧を増加させてでもカットオフ・
リーク電流マージン確保する必要がある。その反面、カ
ットオフ・リーク電流の少ないトランジスタは待機時の
消費電流を低減することができるので、低消費電力回路
に好適である。従って、第２の実施形態のように、基板
バイアスが印加される部位、即ち素子領域１１１，１１
３の素子活性領域１０５のＭＯＳトランジスタを低速且
つ低消費電流用トランジスタとして用い、基板バイアス
が印加されない部位、即ち素子領域１１２，１１４の素
子活性領域１０４のＭＯＳトランジスタを高速トランジ
スタとして用いれば、低速トランジスタと高速トランジ
スタとの間に悪影響を及ぼし合うことなく、各々に必要
な条件が満たされることになる。また、低速トランジス
タが設けられる素子領域１１１，１１３においては、動
作しない状態にあるときに基板バイアスの絶対値を更に
高め、カットオフ・リーク電流マージンを更に拡大させ
て消費電力を一層低減化させることも可能である。

【０１１４】（変形例）ここで、第２の実施形態のロジ
ック回路の変形例について説明する。この変形例のロジ
ック回路は、第２の実施形態の場合とほぼ同様の構成を
有するが、素子分離構造が異なる点で相違する。ロジッ
ク回路の各素子領域の様子は図１５と同様であり、図２
０（ａ）は一方の回路領域の様子を示す概略平面図、図
２０（ｂ）は他方の回路領域の様子を示す概略平面図、
図２１は図２０（ａ）中の破線Ａ−Ｂに沿った断面と図
２０（ｂ）中の破線Ｂ−Ｃに沿った断面とをＢの位置で
結合させた概略断面図である。なお、第２の実施形態の
ロジック回路に対応する構成部材等については同符号を
記して説明を省略する。

【０１１５】この変形例のロジック回路は、第２の実施
形態と同様に、単結晶シリコン半導体基板部１２１の上
に埋め込み酸化膜１２２を介して単結晶シリコン半導体
層１２３が設けられたＳＯＩ構造基板１０１上に形成さ
れたものであるが、素子領域１１１〜１１４がトレンチ
型素子分離構造１７１により素子分離されており、更に
素子分離構造１１２，１１４内でトレンチ型素子分離構
造１７２により各素子活性領域１０４が区画されてい
る。

【０１１６】トレンチ型素子分離構造７１，７２は、図
２１に示すように、埋め込み酸化膜１２２に達するよう
に単結晶シリコン半導体層１２３の素子分離領域に溝１
７３が形成され、この溝１７３内に絶縁膜、ここではシ
リコン酸化膜１７４が充填されてなるものである。

【０１１７】この変形例のロジック回路を製造するに際
しては、いわば当該ロジック回路が第２の実施形態のロ
ジック回路のフィールド酸化膜１０２，１０３がトレン
チ型素子分離構造１７１，１７２に置き変わった構成を
有することから、これらの素子分離構造の形成工程が第
２の実施形態との主な相違点となる。

【０１１８】即ち、この変形例のロジック回路を製造す
るには、先ず図２２に示すように、第２の実施形態と同
様にＳＯＩ構造基板１０１を形成した後、このＳＯＩ構
造基板１０１の単結晶シリコン半導体層１２３上に下地
となる熱酸化膜１８１を介してシリコン窒化膜１８２を
形成する。次に、素子領域１１１〜１１４をそれぞれ区
画するための素子分離領域及び素子領域１１２，１１４
内に各素子活性領域１０４を画定するための素子分離領
域上が開口されるように、シリコン窒化膜１８２及び熱
酸化膜１８１をパターニングする。引き続き、単結晶シ
リコン半導体層１２３を異方性エッチングして、下層の
埋め込み絶縁層１２２に達する深さの溝１７３を形成す
る。

【０１１９】続いて、図２３に示すように、溝１７３内
を埋め込むようにシリコン窒化膜１８２上にシリコン酸
化膜１７４を堆積させ、シリコン窒化膜１８２をストッ
パーとしてシリコン酸化膜１７４に化学機械研磨（ＣＭ
Ｐ）を施し、溝１７３内がシリコン酸化膜１７４で充填
された構造のトレンチ型素子分離構造１７１，１７２を
形成する。その後、残ったシリコン窒化膜１８２及び熱
酸化膜１８１を除去する。これらトレンチ型素子分離構
造１７１，１７２を形成するときに、シリコン酸化膜１
７４のエッジ部に電界集中が発生するのを防止すること
を主な目的として、熱酸化膜１８１とシリコン窒化膜１
８２との間に多結晶シリコン膜を形成するようにして良
い。

【０１２０】しかる後、第２の実施形態の図１８以降と
同様の各工程を経て、ＤＲＡＭを完成させる。

【０１２１】以上説明したように、この変形例のロジッ
ク回路においては、第２の実施形態と同様に、半導体基
板としてＳＯＩ構造のものを用い、単結晶シリコン半導
体層１２３下の埋め込み酸化膜１２２に達するようにＳ
ＴＩ法によるトレンチ型素子分離構造１７１を形成して
各素子領域１１１〜１１４を画定する。このとき、埋め
込み酸化膜１２２とフィールド酸化膜１０２が接続され
て各素子領域間１１１〜１１４が完全に絶縁されること
になる。

【０１２２】ここで、各素子領域１１１〜１１４のう
ち、基板バイアスの印加を必要としない（ガードリング
部を形成することはあり得る）素子領域１１２，１１４
には、当該素子領域１１２，１１４の素子分離領域にも
トレンチ型素子分離構造１７２を形成して、複数の素子
活性領域１０４を区画する。それに対して、基板バイア
スを印加させたい素子領域１１，１３には、当該素子領
域１１１、１１３の単結晶シリコン半導体層１２３上に
おける素子分離領域にフィールドシールド素子分離構造
１０６を形成して、複数の素子活性領域１０５を区画す
る。このフィールドシールド素子分離構造１０６は、絶
縁膜内に埋め込まれたフィールドシールド電極１２５に
より下層の単結晶シリコン半導体層１２３に所定の基板
バイアスを印加して素子分離を行うものであり、フィー
ルド酸化膜１０３が形成された場合と異なり、フィール
ドシールド素子分離構造１０６が形成された素子領域１
１１，１１３は、各素子活性領域１０５が絶縁膜により
構造的に分離されているわけではない。従って、従来の
ようにトリプルウェル構造を形成しなくとも、素子領域
１１２，１１４に影響を及ぼすことなくこの素子領域１
１１，１１３の単結晶シリコン半導体層１２３の全体に
基板バイアスを容易に印加することが可能となる。

【０１２３】即ち、基板バイアスを印加する素子領域と
印加しない素子領域とを区別し、例えばしきい値電圧の
異なるトランジスタを独立に制御することで、高速トラ
ンジスタと低速トランジスタとを共存させることが可能
となる。一般に、高速トランジスタは駆動電流が増加さ
せるため、カットオフ・リーク電流マージンを犠牲とす
る必要がある。一方、低速トランジスタはカットオフ・
リーク電流を増加させてまで駆動電流を確保する必要が
ないので、しきい値電圧を増加させてでもカットオフ・
リーク電流マージン確保する必要がある。従って、第２
の実施形態のように、基板バイアスが印加される部位、
即ち素子領域１１１，１１３の素子活性領域１０５のＭ
ＯＳトランジスタを低速トランジスタとして用い、基板
バイアスが印加されない部位、即ち素子領域１１２，１
１４の素子活性領域１０４のＭＯＳトランジスタを高速
トランジスタとして用いれば、低速トランジスタと高速
トランジスタとの間に悪影響を及ぼし合うことなく、各
々に必要な条件が満たされることになる。また、低速ト
ランジスタが設けられる素子領域１１１，１１３におい
ては、動作しない状態にあるときに基板バイアスの絶対
値を更に高め、カットオフ・リーク電流マージンを拡大
させて消費電力を低減化させることも可能である。

【０１２４】（第３の実施形態）次に、本発明の第３の
実施形態による、ＣＭＯＳ回路を含む半導体装置を、そ
の模式的な断面図である図２４に基づいて説明する。こ
の第３の実施形態のＣＭＯＳ回路を含む半導体装置は、
単結晶シリコン半導体基板部２８１の上に埋め込み酸化
膜２８２を介して単結晶シリコン半導体層２８３が設け
られたＳＯＩ構造基板２９１上に形成されている。この
ＳＯＩ構造基板２９１は、いわゆる貼り合わせ基板で良
く、単結晶シリコン半導体基板部２８１の表面に熱酸化
処理を施して埋め込み酸化膜２８２を３０ｎｍ程度の膜
厚に形成し、この埋め込み酸化膜２８２の上に単結晶シ
リコン半導体基板を貼り合わせ、この単結晶半導体基板
の全面を研磨又はエッチングして膜厚を例えば５０ｎｍ
程度に調整して単結晶シリコン半導体層２８３を形成す
る。なお、いわゆるＳＩＭＯＸにより、単結晶シリコン
半導体基板内に埋め込み酸化膜が形成されてなるＳＯＩ
構造基板を用いても良い。

【０１２５】主表面をもつ単結晶シリコン半導体層２８
３には、共通電位または接地電位Ｖ_eeに固定されたｐ型
領域２０１と、電源電位Ｖ_ccに固定されたｎ型領域２０
２とが形成されている。ｐ型領域２０１にはＮ型ＭＯＳ
トランジスタ２０３が形成されており、ｎ型領域２０２
にはＰ型ＭＯＳトランジスタ２０４が形成されている。

【０１２６】Ｎ型ＭＯＳトランジスタ２０３は、ｐ型領
域２０１上にゲート酸化膜２３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極２１０と、ゲート電極２１０の両
側のｐ型領域２０１表面内に形成されたソース・ドレイ
ンとなる一対のＮ型不純物拡散層２２０（図２４には、
その一方だけが示されている）とを有している。なお、
図２４に各一対のＮ型不純物拡散層２２０の一方を示し
ているのは、図２４はゲート電極２１０に沿った断面図
であるので、他の１つのＮ型不純物拡散層２２０は図２
４に現れないからである。このことは、後述するＰ型不
純物拡散層２２２についても同様である。

【０１２７】また、Ｎ型ＭＯＳトランジスタ２０３は、
ゲート電極２１０と直交するパターンをもつ膜厚３００
〜５００ｎｍ程度のシールドゲート電極２０５を有する
フィールドシールド素子分離構造により分離されてい
る。周囲をサイドウォール酸化膜およびキャップ酸化膜
からなるシリコン酸化膜２３３に被覆されたシールドゲ
ート電極２０５は、その電位が共通電位、例えば接地電
位Ｖ_eeに固定されている。これにより、シールドゲート
電極２０５の直下のｐ型領域２０１での寄生チャネルの
形成が防止されるので、隣接するＮ型ＭＯＳトランジス
タ２０３間を互いに電気的に分離することができる。こ
のフィールドシールド素子分離構造は、後述するフィー
ルド酸化膜２１４と異なり、単結晶シリコン半導体層２
８３が絶縁物により分断されることなく、当該単結晶シ
リコン半導体層２８３の上層に形成されることになる。

【０１２８】Ｐ型ＭＯＳトランジスタ２０４は、ｎ型領
域２０２上にゲート酸化膜２３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極２１１と、ゲート電極２１１の両
側のｎ型領域２０２表面部に形成されたソース・ドレイ
ンとなる一対のＰ型不純物拡散層２２２（図２４には、
その一方だけが表されている）とを有している。

【０１２９】また、Ｐ型ＭＯＳトランジスタ２０４は、
ゲート電極２１１と直交するパターンをもつ膜厚３００
〜５００ｎｍ程度のシールドゲート電極２０６を有する
フィールドシールド素子分離構造により分離されてい
る。周囲をサイドウォール酸化膜およびキャップ酸化膜
からなるシリコン酸化膜２３３に被覆されたシールドゲ
ート電極２０６は、その電位が電源電位Ｖ_ccに固定され
ている。これにより、シールドゲート電極２０６の直下
のｎ型領域２０２での寄生チャネルの形成が防止される
ので、隣接するＰ型ＭＯＳトランジスタ２０４間を互い
に電気的に分離することができる。このフィールドシー
ルド素子分離構造もまた、後述するフィールド酸化膜２
１４と異なり、単結晶シリコン半導体層２８３が絶縁物
により分断されることなく、当該単結晶シリコン半導体
層２８３の上層に形成されることになる。

【０１３０】このように、第３の実施形態の半導体装置
は、ｐ型領域２０１に形成された複数のＮ型ＭＯＳトラ
ンジスタ２０３及びｎ型領域２０２に形成された複数の
Ｐ型ＭＯＳトランジスタ２０４が、ＬＯＣＯＳ法のよう
にバーズビークが発生しないフィールドシールド素子分
離構造により互いに電気的に分離されている。従って、
各領域２０１、２０２の活性領域をＬＯＣＯＳ法で素子
分離したときに比べて大きくとることができて、より高
密度にＭＯＳトランジスタ２０３、２０４を形成できる
ようになる。つまり、ＣＭＯＳ構造を有する半導体装置
を高集積化できるようになる。また、半導体基板として
ＳＯＩ構造基板２９１を使用することに加え、ＬＯＣＯ
Ｓ法のようにチャネルストッパのための素子分離領域へ
のイオン注入を必要としないため、ＭＯＳトランジスタ
２０３、２０４の狭チャネル効果を小さくできるととも
に、各領域２０１、２０２の濃度を低くできてＭＯＳト
ランジスタ２０３、２０４を高速動作させることができ
るようになる。

【０１３１】また、第３の実施形態の半導体装置では、
ｐ型領域２０１とｎ型領域２０２とに跨がって、即ちＰ
Ｎ接合を分断するように膜厚１５０〜５００ｎｍ程度の
フィールド酸化膜２１４を形成している。そして、フィ
ールド酸化膜２１４は埋め込み酸化膜２８２に達するよ
うに単結晶シリコン半導体層２８３に形成されている。
このフィールド酸化膜２１４はＬＯＣＯＳ法で形成する
ことができる。埋め込み酸化膜２８２に達するように膜
厚の大きなフィールド酸化膜２１４を形成することによ
り、ｐ型領域２０１とｎ型領域２０２とが離隔されて完
全に電気的に分離している。つまり、フィールド酸化膜
２１４の膜厚が十分に大きく形成されているため、この
フィールド酸化膜２１４上に形成された配線（例えばゲ
ート電極２１０、２１１）の電位が変わってもフィール
ド酸化膜２１４下にチャネルが形成されて寄生トランジ
スタが動作することがない。従って、従来のようにＰウ
ェルに比較的高濃度のＰ型不純物拡散層を形成しなくと
も、ｐ型領域２０１とｎ型領域２０２との間を電気的に
分離できるようになって、素子分離のために必要な幅を
従来に比べて大幅に低下させることができる。よって、
ＣＭＯＳ構造を有する半導体装置をより高集積化できる
ようになる。

【０１３２】また、第３の実施形態の半導体装置では、
ｐ型領域２０１内にもｎ型領域２０２内にも電位を固定
するための電圧が加えられるアクティブ領域が形成され
ないため、Ｎ型ＭＯＳトランジスタ２０３のゲート電極
２１０と、Ｐ型ＭＯＳトランジスタ２０４のゲート電極
２１１とを、フィールド酸化膜２１４上を延在する導体
により直接接続（つまり、２つのゲート電極２１０、２
１１を一体に形成）してＣＭＯＳ回路を構成することが
できる。従って、２つのゲート電極２１０、２１１を引
出し電極等を介して間接的に接続するというような煩雑
な工程が不要となる。また、多層配線となる個所が減少
するため配線接続の信頼性が向上する。なお、図２４に
おいては、図示しない電源手段により接地電位Ｖ_ee及び
電源電位Ｖ_ccを供給している。

【０１３３】以上説明したように、第３の実施形態の半
導体装置は、ｐ型領域２０１及びｎ型領域２０２に夫々
形成された複数のＭＯＳトランジスタ２０３、２０４を
互いに電気的に分離するためにフィールドシールド素子
分離構造を用いるとともに、２つの領域２０１、２０２
を物理的に分断して互いに電気的に分離するためにフィ
ールド酸化膜２１４を用いたことにより、領域２０１、
２０２内及び境界領域の夫々において最も素子分離のた
めに必要な面積を削減することができる。従って、ＭＯ
Ｓトランジスタ２０３、２０４をより高い密度で形成す
ることができるようになって、半導体装置の高集積化に
寄与することができるようになる。

【０１３４】なお、図２４に示したような半導体装置を
製造するには、先ず、単結晶シリコン半導体基板部２８
１の表面に熱酸化処理を施して埋め込み酸化膜２８２を
３０ｎｍ程度の膜厚に形成し、この埋め込み酸化膜２８
２の上に単結晶シリコン半導体基板を貼り合わせ、この
単結晶半導体基板の全面を研磨又はエッチングして膜厚
を例えば５０ｎｍ程度に調整して単結晶シリコン半導体
層２８３を形成し、ＳＯＩ構造基板２９１を完成させ
る。

【０１３５】続いて、２つの導電型の領域２０１、２０
２をイオン注入法により夫々形成した後、ＬＯＣＯＳ法
によりフィールド酸化膜２１４を形成し、さらにＣＶＤ
法や熱酸化法等によりフィールドシールド素子分離構造
を形成してから、ＣＶＤ法によりゲート電極２１０、２
１１を一体的にパターン形成する。このように、フィー
ルド酸化膜２１４を形成してからフィールドシールド素
子分離構造を形成することにより、シールドゲート電極
２０５、２０６の周縁部がＬＯＣＯＳ法を行う際の熱処
理で酸化されてしまうことを防止することができる。但
し、この熱酸化によるシールドゲート電極２０５、２０
６の幅の減少分を予め考慮して設計しておけば、フィー
ルドシールド素子分離構造を形成した後に、フィールド
酸化膜２１４を形成することもできる。

【０１３６】ここで、上述した貼り合わせ法によりＳＯ
Ｉ構造基板２９１を形成する代わりに、単結晶半導体基
板にフィールド酸化膜２１４を形成した後に、例えば特
開平７−２０１７７３号公報に開示されているように、
いわゆるＳＩＭＯＸにより酸素イオンを注入し、フィー
ルド酸化膜１２４と連接するように埋め込み絶縁層２８
２を形成してＳＯＩ構造基板２９１を完成させても良
い。

【０１３７】（第４の実施形態）次に、本発明の第４の
実施形態による半導体装置を、その模式的な断面図であ
る図２５に基づいて説明する。本実施形態は、周辺回路
領域にＣＭＯＳ回路を有するＤＲＡＭに本発明を適用し
たものである。

【０１３８】この第４の実施形態のＤＲＡＭは、単結晶
シリコン半導体基板部３８１の上に埋め込み酸化膜３８
２を介して単結晶シリコン半導体層３８３が設けられた
ＳＯＩ構造基板３９１上に形成されている。このＳＯＩ
構造基板３９１は、いわゆる貼り合わせ基板で良く、単
結晶シリコン半導体基板部３８１の表面に熱酸化処理を
施して埋め込み酸化膜３８２を３０ｎｍ程度の膜厚に形
成し、この埋め込み酸化膜３８２の上に単結晶シリコン
半導体基板を貼り合わせ、この単結晶半導体基板の全面
を研磨又はエッチングして膜厚を例えば５０ｎｍ程度に
調整して単結晶シリコン半導体層３８３を形成する。な
お、いわゆるＳＩＭＯＸにより、単結晶シリコン半導体
基板内に埋め込み酸化膜が形成されてなるＳＯＩ構造基
板を用いても良い。

【０１３９】主表面をもつ単結晶シリコン半導体層３８
３内には共通電位または接地電位Ｖ_eeに固定されたｐ型
領域３０１と、電源電位Ｖ_ccに固定されたｎ型領域３０
２とが形成されている。ｎ型領域３０２には周辺回路を
構成するＰ型ＭＯＳトランジスタ３０４が形成されてい
る。ｐ型領域３０１には、周辺回路領域を構成するＮ型
ＭＯＳトランジスタ３０３が形成されているとともに、
メモリセルアレイを構成するＤＲＡＭメモリセル３４１
が形成されている。ＤＲＡＭメモリセル３４１は、層間
絶縁膜３４８上に形成され且つ多結晶シリコン膜からな
る下部電極３４２と、下部電極３４２を被覆するＯＮＯ
膜からなる容量誘電体膜３４３と、多結晶シリコン膜か
らなる上部電極３４４とからなるキャパシタ３４５、及
び、下部電極３４２と接触する不純物拡散層３４６をソ
ース・ドレインの一方とするＮ型ＭＯＳトランジスタ３
４７とから構成されている。なお、図２５のメモリセル
アレイ領域は不純物拡散層３４６部分での断面図である
ため、メモリセル３４１を構成するＭＯＳトランジスタ
３４７のゲート電極は図示されていない。

【０１４０】Ｎ型ＭＯＳトランジスタ３０３は、ｐ型領
域３０１上にゲート酸化膜３３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極３１０と、ゲート電極３１０の両
側のｐ型領域３０１表面内に形成されたソース・ドレイ
ンとなる一対のＮ型不純物拡散層３２０（図２５には、
その一方だけが表されている）とを有している。なお、
図２５には説明の都合上、一対のＮ型不純物拡散層３２
０の一方を示したが、図２５の周辺回路領域はゲート電
極３１０に沿った断面図であるので、他の１つのＮ型不
純物拡散層３２０は図２５に表れない。後述するＰ型不
純物拡散層３２２についても同様である。

【０１４１】また、Ｎ型ＭＯＳトランジスタ３０３、３
４７は、ゲート電極３１０と直交するパターンをもつ膜
厚３００〜５００ｎｍ程度のシールドゲート電極３０５
を有するフィールドシールド素子分離構造により分離さ
れている。周囲をサイドウォール酸化膜およびキャップ
酸化膜からなるシリコン酸化膜３３３に被覆されたシー
ルドゲート電極３０５は、その電位が接地電位Ｖ_eeに固
定されている。これにより、シールドゲート電極３０５
の直下のｐ型領域３０１での寄生チャネルの形成が防止
されるので、隣接するＮ型ＭＯＳトランジスタ３０３、
３４７間を互いに電気的に分離することができる。

【０１４２】Ｐ型ＭＯＳトランジスタ３０４は、ｎ型領
域３０２上にゲート酸化膜３３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極３１１と、ゲート電極３１１の両
側のｎ型領域３０２の表面部に形成されたソース・ドレ
インとなる一対のＰ型不純物拡散層３２２（図２５に
は、その一方だけが表されている）とを有している。こ
のフィールドシールド素子分離構造は、後述するフィー
ルド酸化膜３１４と異なり、単結晶シリコン半導体層３
８３が絶縁物により分断されることなく、当該単結晶シ
リコン半導体層３８３の上層に形成されることになる。

【０１４３】また、Ｐ型ＭＯＳトランジスタ３０４は、
ゲート電極３１１と直交するパターンをもつ膜厚３００
〜５００ｎｍ程度のシールドゲート電極３０６を有する
フィールドシールド素子分離構造により分離されてい
る。周囲をサイドウォール酸化膜およびキャップ酸化膜
からなるシリコン酸化膜３３３に被覆されたシールドゲ
ート電極３０６は、その電位が電源電位Ｖ_ccに固定され
ている。これにより、シールドゲート電極３０６の直下
のｎ型領域３０２での寄生チャネルの形成が防止される
ので、隣接するＰ型ＭＯＳトランジスタ３０４間を互い
に電気的に分離することができる。このフィールドシー
ルド素子分離構造もまた、後述するフィールド酸化膜３
１４と異なり、単結晶シリコン半導体層３８３が絶縁物
により分断されることなく、当該単結晶シリコン半導体
層３８３の上層に形成されることになる。

【０１４４】このように、第４の実施形態のＤＲＡＭ
は、ｐ型領域３０１に形成された複数のＮ型ＭＯＳトラ
ンジスタ３０３、３４７及びｎ型領域３０２に形成され
た複数のＰ型ＭＯＳトランジスタ３０４が、ＬＯＣＯＳ
法のようにバーズビークが発生しないフィールドシール
ド素子分離構造により互いに電気的に分離されている。
従って、各領域３０１、３０２の活性領域をＬＯＣＯＳ
法で素子分離したときに比べて大きくとることができ
て、より高密度にＭＯＳトランジスタ３０３、３０４、
３４７を形成できるようになる。つまり、ＣＭＯＳ構造
を有するＤＲＡＭを高集積化できるようになる。また、
半導体基板としてＳＯＩ構造基板３９１を使用すること
に加え、ＬＯＣＯＳ法のようにチャネルストッパを形成
する目的で素子分離領域へイオン注入することを必要と
しないため、ＭＯＳトランジスタ３０３、３０４、３４
７の狭チャネル効果を小さくできるとともに、各領域３
０１、３０２の濃度を低くできてＭＯＳトランジスタ３
０３、３０４、３４７を高速動作させることができ且つ
キャパシタ３４１の容量が小さくても動作可能となる。

【０１４５】また、第４の実施形態のＤＲＡＭでは、ｐ
型領域３０１とｎ型領域３０２とに跨がって、即ちＰＮ
接合を分断するように膜厚１５０〜５００ｎｍ程度のフ
ィールド酸化膜３１４を形成している。そして、フィー
ルド酸化膜３１４は埋め込み酸化膜３８２に達するよう
に単結晶シリコン半導体層３８３に形成されている。埋
め込み酸化膜３８２に達するように膜厚の大きなフィー
ルド酸化膜３１４を形成することにより、ｐ型領域３０
１とｎ型領域３０２とが離隔されて完全に電気的に分離
している。つまり、フィールド酸化膜３１４の膜厚が十
分に大きく形成されているため、このフィールド酸化膜
３１４上に形成された配線（例えばゲート電極３１０、
３１１）の電位が変わってもフィールド酸化膜３１４下
にチャネルが形成されて寄生トランジスタが動作するこ
とがない。従って、ＳＯＩ構造基板を用いない場合のよ
うに、先ずｐ型ウェルを形成し、更にこのｐ型ウェル内
に比較的高濃度のＰ型不純物拡散層を形成することな
く、ウェルを形成せずにｐ型領域３０１とｎ型領域３０
２との間を電気的に分離できるようになって、素子分離
のために必要な幅を従来に比べて大幅に低下させること
ができる。よって、ＣＭＯＳ構造を有するＤＲＡＭをよ
り高集積化できるようになる。

【０１４６】また、第４の実施形態のＤＲＡＭでは、ｐ
型領域３０１内にもｐ型領域３０２内にも電位を固定す
るための電圧が加えられるアクティブ領域が形成されな
いため、Ｎ型ＭＯＳトランジスタ３０３のゲート電極３
１０と、Ｐ型ＭＯＳトランジスタ３０４のゲート電極３
１１とを、フィールド酸化膜３１４上を延在する導体に
より直接接続（つまり、２つのゲート電極３１０、３１
１を一体に形成）してＣＭＯＳ回路を構成することがで
きる。従って、２つのゲート電極３１０、３１１を引出
し電極等を介して間接的に接続するというような煩雑な
工程が不要となる。また、多層配線となる個所が減少す
るため配線接続の信頼性が向上する。なお、図２５にお
いては、図示しない電源手段により接地電位Ｖ_ee及び電
源電位Ｖ_ccを供給している。

【０１４７】以上説明したように、第４の実施形態のＤ
ＲＡＭは、ｐ型領域３０１及びｎ型領域３０２に夫々形
成された複数のＭＯＳトランジスタ３０３、３０４、３
４７を互いに電気的に分離するためにフィールドシール
ド素子分離構造を用いるとともに、２つの領域３０１、
３０２を互いに電気的に分離するためにフィールド酸化
膜３１４を用いたことにより、領域３０１、３０２内及
び境界領域の夫々において最も素子分離のために必要な
面積を削減することができる。従って、ＭＯＳトランジ
スタ３０３、３０４、３４７をより高い密度で形成する
ことができるようになって、ＤＲＡＭの高集積化に寄与
することができるようになる。

【０１４８】（第５の実施形態）次に、本発明の第５の
実施形態による一括消去型ＥＥＰＲＯＭ（フラッシュメ
モリ）を、その模式的な断面図である図２６に基づいて
説明する。本実施形態は、周辺回路領域にＣＭＯＳ回路
を有するフラッシュメモリに本発明を適用したものであ
る。

【０１４９】この第５の実施形態の一括消去型ＥＥＰＲ
ＯＭ（フラッシュメモリ）は、単結晶シリコン半導体基
板部４８１の上に埋め込み酸化膜４８２を介して単結晶
シリコン半導体層４８３が設けられたＳＯＩ構造基板４
９１上に形成されている。このＳＯＩ構造基板４９１
は、いわゆる貼り合わせ基板で良く、単結晶シリコン半
導体基板部４８１の表面に熱酸化処理を施して埋め込み
酸化膜４８２を３０ｎｍ程度の膜厚に形成し、この埋め
込み酸化膜４８２の上に単結晶シリコン半導体基板を貼
り合わせ、この単結晶半導体基板の全面を研磨又はエッ
チングして膜厚を例えば５０ｎｍ程度に調整して単結晶
シリコン半導体層４８３を形成する。なお、いわゆるＳ
ＩＭＯＸにより、単結晶シリコン半導体基板内に埋め込
み酸化膜が形成されてなるＳＯＩ構造基板を用いても良
い。

【０１５０】主表面をもつ単結晶シリコン半導体層４８
３内には共通電位または接地電位Ｖ_eeに固定されたｐ型
領域４０１と、電源電位Ｖ_ccに固定されたｎ型領域４０
２とが形成されている。ｎ型領域４０２には周辺回路を
構成するＰ型ＭＯＳトランジスタ４０４が形成されてい
る。ｐ型領域４０１には、周辺回路を構成するＮ型ＭＯ
Ｓトランジスタ４０３が形成されているとともに、メモ
リセルアレイを構成するフラッシュメモリのスタックゲ
ート型メモリセル４４１が形成されている。

【０１５１】メモリセル４４１は、ｐ型領域４０１上に
トンネル酸化膜４４９を介して形成された多結晶シリコ
ン膜からなる浮遊ゲート４４２と、浮遊ゲート４４２を
被覆するＯＮＯ膜からなる誘電体膜４４３と、多結晶シ
リコン膜からなる制御ゲート４４４とからなる複合ゲー
ト構造４４５を有し、浮遊ゲート４４２の両側のｐ型領
域４０１表面内に形成された一対のＮ型不純物拡散層４
４６（図２６にはその一方のみが示されている）をソー
ス・ドレインとするＮ型ＭＯＳトランジスタである。な
お、図２６において、一対のＮ型不純物拡散層４４６の
一方のみが示されているのは、図２６は複合ゲート構造
４４５に沿った断面図であるので、実際にはＮ型不純物
拡散層４４６は図２６に現れないからである。後述する
Ｎ型不純物拡散層４２０及びＰ型不純物拡散層４２２に
ついても同様である。

【０１５２】Ｎ型ＭＯＳトランジスタ４０３は、ｐ型領
域４０１上にゲート酸化膜４３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極４１０と、ゲート電極４１０の両
側のｐ型領域４０１表面内に形成されたソース・ドレイ
ンとなる一対のＮ型不純物拡散層４２０（図２６には、
その一方だけが示されている）とを有している。

【０１５３】また、Ｎ型ＭＯＳトランジスタ４０３及び
メモリセル４４１は、ゲート電極４１０と直交するパタ
ーンをもつ膜厚３００〜５００ｎｍ程度のシールドゲー
ト電極４０５を有するフィールドシールド素子分離構造
により素子分離されている。周囲をサイドウォール酸化
膜およびキャップ酸化膜からなるシリコン酸化膜４３３
に被覆されたシールドゲート電極４０５は、その電位が
接地電位Ｖ_eeに固定されている。これにより、シールド
ゲート電極４０５の直下のｐ型領域４０１での寄生チャ
ネルの形成が防止されるので、隣接するＮ型ＭＯＳトラ
ンジスタ４０３間及びメモリセル４４１間を互いに電気
的に分離することができる。

【０１５４】Ｐ型ＭＯＳトランジスタ４０４は、ｎ型領
域４０２上にゲート酸化膜４３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極４１１と、ゲート電極４１１の両
側のｎ型領域４０２の表面部に形成されたソース・ドレ
インとなる一対のＰ型不純物拡散層４２２（図２６に
は、その一方だけが示されている）とを有している。

【０１５５】また、Ｐ型ＭＯＳトランジスタ４０４は、
ゲート電極４１１と直交するパターンをもつ膜厚３００
〜５００ｎｍ程度のシールドゲート電極４０６を有する
フィールドシールド素子分離構造により分離されてい
る。周囲をサイドウォール酸化膜およびキャップ酸化膜
からなるシリコン酸化膜４３３に被覆されたシールドゲ
ート電極４０６は、その電位が電源電位Ｖ_ccに固定され
ている。これにより、シールドゲート電極４０６の直下
のｎ型領域４０２での寄生チャネルの形成が防止される
ので、隣接するＰ型ＭＯＳトランジスタ４０４間を互い
に電気的に分離することができる。

【０１５６】このように、第５の実施形態の一括消去型
ＥＥＰＲＯＭ（フラッシュメモリ）は、ｐ型領域４０１
に形成された複数のＮ型ＭＯＳトランジスタ４０３及び
メモリセル４４１並びにｎ型領域４０２に形成された複
数のＰ型ＭＯＳトランジスタ４０４が、ＬＯＣＯＳ法の
ようにバーズビークが発生しないフィールドシールド素
子分離構造により互いに電気的に分離されている。従っ
て、各領域４０１，４０２の活性領域をＬＯＣＯＳ法で
素子分離したときに比べて大きくとることができて、よ
り高密度にＭＯＳトランジスタ４０３、４０４及びメモ
リセル４４１を形成できるようになる。つまり、ＣＭＯ
Ｓ構造を有するフラッシュメモリを高集積化できるよう
になる。また、また、半導体基板としてＳＯＩ構造基板
４９１を使用することに加え、ＬＯＣＯＳ法のようにチ
ャネルストッパを形成する目的で素子分離領域へイオン
注入することを必要としないため、ＭＯＳトランジスタ
４０３，４０４及びメモリセル４４１の狭チャネル効果
を小さくできるとともに、各領域４０１、４０２の濃度
を低くできてＭＯＳトランジスタ４０３，４０４及びメ
モリセル４４１を高速動作させることが可能となる。

【０１５７】さらに、第５の実施形態の一括消去型ＥＥ
ＰＲＯＭ（フラッシュメモリ）では、メモリセル４４１
がフィールドシールド素子分離構造により互いに電気的
に分離されているため、制御ゲート４４４に高電圧を印
加しても寄生トランジスタが発生する心配がない。従っ
て、制御ゲート４４４に高電圧を印加して、高い効率で
メモリセル４４１の書き換えを行うことができる。

【０１５８】また、第５の実施形態の一括消去型ＥＥＰ
ＲＯＭ（フラッシュメモリ）では、ｐ型領域４０１とｎ
型領域４０２とに跨がって、即ちＰＮ接合を分断するよ
うに膜厚１５０〜５００ｎｍ程度のフィールド酸化膜４
１４を形成している。そして、フィールド酸化膜４１４
は埋め込み酸化膜４８２に達するように単結晶シリコン
半導体層４８３に形成されている。埋め込み酸化膜４８
２に達するように膜厚の大きなフィールド酸化膜４１４
を形成することにより、ｐ型領域４０１とｎ型領域４０
２とが離隔されて完全に電気的に分離している。つま
り、フィールド酸化膜４１４の膜厚が十分に大きく形成
されているため、このフィールド酸化膜４１４上に形成
された配線（例えばゲート電極４１０、４１１）の電位
が変わってもフィールド酸化膜４１４下にチャネルが形
成されて寄生トランジスタが動作することがない。従っ
て、ＳＯＩ構造基板を用いない場合のように、先ずｐ型
ウェルを形成し、更にこのｐ型ウェル内に比較的高濃度
のＰ型不純物拡散層を形成する必要はなく、各ウェルを
形成せずにｐ型領域４０１とｎ型領域４０２との間を電
気的に分離できるようになって、素子分離のために必要
な幅を従来に比べて大幅に低下させることができる。よ
って、ＣＭＯＳ構造を有する一括消去型ＥＥＰＲＯＭ
（フラッシュメモリ）をより高集積化できるようにな
る。

【０１５９】また、第５の実施形態のフラッシュメモリ
では、ｐ型領域４０１内にもｎ型領域４０２内にも電位
を固定するための電圧が加えられるアクティブ領域が形
成されないため、Ｎ型ＭＯＳトランジスタ４０３のゲー
ト電極４１０と、Ｐ型ＭＯＳトランジスタ４０４のゲー
ト電極４１１とを、フィールド酸化膜４１４上を延在す
る導体により直接接続（つまり、２つのゲート電極４１
０、４１１を一体に形成）してＣＭＯＳ回路を構成する
ことができる。従って、２つのゲート電極４１０、４１
１を引出し電極等を介して間接的に接続するというよう
な煩雑な工程が不要となる。また、多層配線となる個所
が減少するため配線接続の信頼性が向上する。なお、図
２６においては、図示しない電源手段により接地電位Ｖ
_ee及び電源電位Ｖ_ccを供給している。

【０１６０】以上説明したように、第５の実施形態のフ
ラッシュメモリは、ｐ型領域４０１及びｎ型領域４０２
に夫々形成された複数のＭＯＳトランジスタ４０３、４
０４及びメモリセル４４１を互いに電気的に分離するた
めにフィールドシールド素子分離構造を用いるととも
に、２つの領域４０１、４０２を互いに電気的に分離す
るためにフィールド酸化膜４１４を用いたことにより、
領域４０１、４０２内及び境界領域において最も素子分
離のために必要な面積を削減することができる。従っ
て、ＭＯＳトランジスタ４０３、４０４及びメモリセル
４４１をより高い密度で形成することができるようにな
って、フラッシュメモリの高集積化に寄与することがで
きるようになる。

【０１６１】（第６の実施形態）次に、本発明の第６の
実施形態による一括消去型ＥＥＰＲＯＭ（フラッシュメ
モリ）を、その模式的な断面図である図２７に基づいて
説明する。本実施形態は、周辺回路領域及び負電圧制御
回路領域にＣＭＯＳ回路を有するフラッシュメモリに本
発明を適用したものである。

【０１６２】本実施形態において負電圧制御回路は、単
結晶シリコン半導体基板部５８１の上に埋め込み酸化膜
５８２を介して単結晶シリコン半導体層５８３が設けら
れたＳＯＩ構造基板５９１上に形成されている。このＳ
ＯＩ構造基板５９１は、いわゆる貼り合わせ基板で良
く、単結晶シリコン半導体基板部５８１の表面に熱酸化
処理を施して埋め込み酸化膜５８２を３０ｎｍ程度の膜
厚に形成し、この埋め込み酸化膜５８２の上に単結晶シ
リコン半導体基板を貼り合わせ、この単結晶半導体基板
の全面を研磨又はエッチングして膜厚を例えば５０ｎｍ
程度に調整して単結晶シリコン半導体層５８３を形成す
る。なお、いわゆるＳＩＭＯＸにより、単結晶シリコン
半導体基板内に埋め込み酸化膜が形成されてなるＳＯＩ
構造基板を用いても良い。

【０１６３】そして、この負電圧制御回路は、データの
消去時等にフラッシュメモリのメモリセルトランジスタ
の制御ゲートに負電圧を選択的に印加する。負電圧制御
回路により、相対的にソース、半導体基板間に印加され
る電圧を下げることができ、メモリセルの信頼性を向上
させることができる。ＳＯＩ構造基板５９１を用いない
場合、メモリセルトランジスタの制御ゲートに負電圧を
印加するためには、負電位のＰウェルを形成する必要が
あり、この負電位のＰウェルをシリコン基板から分離す
るためには負電位のＰウェルを包含する例えば接地電位
Ｖ_eeに固定されたＮウェルを形成する必要がある。従っ
てこの場合、周辺回路とメモリセルアレイの他に、Ｐウ
ェルがＮウェルに包含された負電圧制御回路を有するこ
とにより、後述するＰウェルとともにいわゆるトリプル
ウェル構造を形成することが必要である。そこで、本実
施形態においては、ＳＯＩ構造基板５９１を用いるた
め、トリプルウェル構造を形成する必要がない。即ち、
Ｎ型ＭＯＳトランジスタ５５４の素子活性領域とＰ型Ｍ
ＯＳトランジスタ５５３の素子活性領域とをフィールド
酸化膜５７２で分断し、Ｐ型ＭＯＳトランジスタ５５３
の素子活性領域とＰ型ＭＯＳトランジスタ５０４の素子
活性領域とをフィールド酸化膜５７４で分断し、更にＰ
型ＭＯＳトランジスタ５０４の素子活性領域とＮ型ＭＯ
Ｓトランジスタ５０３の素子活性領域とをフィールド酸
化膜５１４で分断する。このとき、フィールド酸化膜５
７４，５７２，５１４はそれぞれ埋め込み酸化膜５８２
に達するように形成されており、各素子活性領域はそれ
ぞれ分断されて電気的に独立状態となるのである。

【０１６４】主表面をもつ単結晶シリコン半導体層５８
３には共通電位または接地電位Ｖ_eeに固定されたｐ型領
域５０１と、電源電位Ｖ_ccに固定されたｎ型領域５０２
と、接地電位Ｖ_eeに固定されたｎ型領域５５１とが形成
され、ｎ型領域５５１にフィールド酸化膜５７２を介し
て隣接し負電位−Ｖ_ppに固定されたｐ型領域５５２が形
成されている。ｎ型領域５０２には周辺回路を構成する
Ｐ型ＭＯＳトランジスタ５０４が形成されている。ｐ型
領域５０１には、周辺回路を構成するＮ型ＭＯＳトラン
ジスタ５０３が形成されているとともに、メモリセルア
レイを構成するフラッシュメモリのスタックゲート型メ
モリセル５４１が形成されている。

【０１６５】メモリセル５４１は、ｐ型領域５０１上に
トンネル酸化膜５４９を介して形成された多結晶シリコ
ン膜からなる浮遊ゲート５４２と、浮遊ゲート５４２を
被覆するＯＮＯ膜からなる誘電体膜５４３と、多結晶シ
リコン膜からなる制御ゲート５４４とからなる複合ゲー
ト構造５４５を有し、浮遊ゲート５４２の両側のｐ型領
域５０１表面部に形成された一対のＮ型不純物拡散層５
４６（図２７にはその一方のみが示されている）をソー
ス・ドレインとするＮ型ＭＯＳトランジスタである。な
お、図２７には説明の都合上、一対のＮ型不純物拡散層
５４６の一方を示しているのは、図２７は複合ゲート構
造５４５に沿った断面図であるので、他のＮ型不純物拡
散層５４６は図２７に現れないためである。後述するＮ
型不純物拡散層５２０、５６４及びＰ型不純物拡散層５
２２、５５８についても同様である。

【０１６６】Ｎ型ＭＯＳトランジスタ５０３は、ｐ型領
域５０１上にゲート酸化膜５３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極５１０と、ゲート電極５１０の両
側のｐ型領域５０１の表面部に形成されたソース・ドレ
インとなる一対のＮ型不純物拡散層５２０（図２７に
は、その一方だけが示されている）とを有している。

【０１６７】また、Ｎ型ＭＯＳトランジスタ５０３及び
メモリセル５４１は、ゲート電極５１０と直交するパタ
ーンをもつ膜厚３００〜５００ｎｍ程度のシールドゲー
ト電極５０５を有するフィールドシールド素子分離構造
により分離されている。周囲をサイドウォール酸化膜お
よびキャップ酸化膜からなるシリコン酸化膜５３３に被
覆されたシールドゲート電極５０５は、その電位が接地
電位Ｖ_eeに固定されている。これにより、シールドゲー
ト電極５０５の直下のｐ型領域５０１での寄生チャネル
の形成が防止されるので、隣接するＮ型ＭＯＳトランジ
スタ５０３間及びメモリセル５４１間を互いに電気的に
分離することができる。

【０１６８】Ｐ型ＭＯＳトランジスタ５０４は、ｎ型領
域５０２上にゲート酸化膜５３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極５１１と、ゲート電極５１１の両
側のｎ型領域５０２表面内に形成されたソース・ドレイ
ンとなる一対のＰ型不純物拡散層５２２（図２７には、
その一方だけが示されている）とを有している。

【０１６９】また、Ｐ型ＭＯＳトランジスタ５０４は、
ゲート電極５１１と直交するパターンをもつ膜厚３００
〜５００ｎｍ程度のシールドゲート電極５０６を有する
フィールドシールド素子分離構造により分離されてい
る。周囲をサイドウォール酸化膜およびキャップ酸化膜
からなるシリコン酸化膜５３３に被覆されたシールドゲ
ート電極５０６は、その電位が電源電位Ｖ_ccに固定され
ている。これにより、シールドゲート電極５０６の直下
のｎ型領域５０２での寄生チャネルの形成が防止される
ので、隣接するＰ型ＭＯＳトランジスタ５０４間を互い
に電気的に分離することができる。

【０１７０】このように、第６の実施形態のフラッシュ
メモリは、ｐ型領域５０１に形成された複数のＮ型ＭＯ
Ｓトランジスタ５０３及びメモリセル５４１並びにｎ型
領域５０２に形成された複数のＰ型ＭＯＳトランジスタ
５０４が、ＬＯＣＯＳ法のようにバーズビークが発生し
ないフィールドシールド素子分離構造により互いに電気
的に分離されている。従って、各領域５０１、５０２の
活性領域をＬＯＣＯＳ法で素子分離したときに比べて大
きくとることができて、より高密度にＭＯＳトランジス
タ５０３、５０４及びメモリセル５４１を形成できるよ
うになる。つまり、ＣＭＯＳ構造を有するフラッシュメ
モリを高集積化できるようになる。また、ＳＯＩ構造基
板５９１を用いたことに加え、ＬＯＣＯＳ法のようにチ
ャネルストッパを形成する目的で素子分離領域へのイオ
ン注入を必要としないため、ＭＯＳトランジスタ５０
３、５０４及びメモリセル５４１の狭チャネル効果を小
さくできるとともに、各領域５０１、５０２の濃度を低
くでき、ＭＯＳトランジスタ５０３、５０４及びメモリ
セル５４１を高速動作させることが可能となる。

【０１７１】さらに、第６の実施形態のフラッシュメモ
リは、メモリセル５４１がフィールドシールド素子分離
構造により互いに電気的に分離されているため、制御ゲ
ート５４４に高電圧を印加しても寄生トランジスタが発
生する心配がない。従って、制御ゲート５４４に高電圧
を印加して、高い効率でメモリセル５４１の書き換えを
行うことができる。

【０１７２】また、第６の実施形態のフラッシュメモリ
では、ｐ型領域５０１とｎ型領域５０２とに跨がって、
即ちＰＮ接合を分断するように膜厚１５０〜５００ｎｍ
程度のフィールド酸化膜５１４を形成している。そし
て、フィールド酸化膜５１４は埋め込み酸化膜５８２に
達するように単結晶シリコン半導体層５８３に形成され
ている。埋め込み酸化膜５８２に達するように膜厚の大
きなフィールド酸化膜５１４を形成することにより、ｐ
型領域５０１とｎ型領域５０２とが離隔されて完全に電
気的に分離している。つまり、フィールド酸化膜５１４
の膜厚が十分に大きく形成されているため、このフィー
ルド酸化膜５１４上に形成された配線（例えばゲート電
極５１０、５１１）の電位が変わってもフィールド酸化
膜５１４下にチャネルが形成されて寄生トランジスタが
動作することがない。従って、従来のようにトリプルウ
ェル構造を形成することなく、ｐ型領域５０１とｎ型領
域５０２との間を電気的に分離できるようになって、素
子分離のために必要な幅を従来に比べて大幅に低下させ
ることができる。よって、ＣＭＯＳ構造を有するフラッ
シュメモリをより高集積化できるようになる。

【０１７３】また、本実施形態のフラッシュメモリで
は、隣接して形成されているｐ型領域５０１内にもｎ型
領域５０２にもウェルの電位を固定するための電圧が加
えられるアクティブ領域が形成されないため、Ｎ型ＭＯ
Ｓトランジスタ５０３のゲート電極５１０と、Ｐ型ＭＯ
Ｓトランジスタ５０４のゲート電極５１１とを、フィー
ルド酸化膜５１４上を延在する導体により直接接続（つ
まり、２つのゲート電極５１０、５１１を一体に形成）
してＣＭＯＳ回路を構成することができる。従って、２
つのゲート電極５１０、５１１を引出し電極等を介して
間接的に接続するというような煩雑な工程が不要とな
る。また、多層配線となる個所が減少するため配線接続
の信頼性が向上する。

【０１７４】一方、負電圧制御回路を構成するｎ型領域
５５１にはＰ型ＭＯＳトランジスタ５５３が形成されて
おり、ｐ型領域５５２にはＮ型ＭＯＳトランジスタ５５
４が形成されている。

【０１７５】Ｐ型ＭＯＳトランジスタ５５３は、ｎ型領
域５５１上にゲート酸化膜５３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極５５６と、ゲート電極５５６の両
側のｎ型領域５５１の表面部に形成されたソース・ドレ
インとなる一対のＰ型不純物拡散層５５８（図２７に
は、その一方だけが示されている）とを有している。

【０１７６】Ｎ型ＭＯＳトランジスタ５５４は、ｐ型領
域５５２上にゲート酸化膜５３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極５６２と、ゲート電極５６２の両
側のｐ型領域５５２表面部に形成されたソース・ドレイ
ンとなる一対のＮ型不純物拡散層５６４（図２７には、
その一方だけが示されている）とを有している。

【０１７７】また、Ｎ型ＭＯＳトランジスタ５５４は、
ゲート電極５６２と直交するパターンをもつ膜厚３００
〜５００ｎｍ程度のシールドゲート電極５７１を有する
フィールドシールド素子分離構造により素子分離されて
いる。周囲をサイドウォール酸化膜およびキャップ酸化
膜からなるシリコン酸化膜５３３に被覆されたシールド
ゲート電極５７１は、その電位が負電位−Ｖ_ppに固定さ
れている。これにより、シールドゲート電極５７１の直
下のｐ型領域５５２での寄生チャネルの形成が防止され
るので、隣接するＮ型ＭＯＳトランジスタ５５４間を互
いに電気的に分離することができる。

【０１７８】このように、第６の実施形態のフラッシュ
メモリは、負電圧制御回路を構成するＰ型領域５５２に
形成された複数のＮ型ＭＯＳトランジスタ５５４が、Ｌ
ＯＣＯＳ法のようにバーズビークが発生しないフィール
ドシールド素子分離構造により互いに電気的に分離され
ている。従って、ｐ型領域５５２の活性領域をＬＯＣＯ
Ｓ法で素子分離したときに比べて大きくとることができ
て、より高密度にＭＯＳトランジスタ５５４を形成でき
るようになる。

【０１７９】さらに、第６の実施形態のフラッシュメモ
リは、負電圧制御回路領域のｐ型領域５５２とｎ型領域
５５１とに跨がって、即ちＰＮ接合を分断するように膜
厚１５０〜５００ｎｍ程度のフィールド酸化膜５７２を
形成している。そして、フィールド酸化膜５１４は埋め
込み酸化膜５８２に達するように単結晶シリコン半導体
層５８３に形成されている。このフィールド酸化膜５１
４はＬＯＣＯＳ法で形成することができる。埋め込み酸
化膜５８２に達するように膜厚の大きなフィールド酸化
膜５１４を形成することにより、ｐ型領域５５２とｎ型
領域５５１とが離隔されて完全に電気的に分離してい
る。つまり、フィールド酸化膜５７２の膜厚が十分に大
きく形成されているため、このフィールド酸化膜５７２
上に形成された配線（例えばゲート電極５５６、５６
２）の電位が変わってもフィールド酸化膜５７２下にチ
ャネルが形成されて寄生トランジスタが動作することが
ない。従って、ＳＯＩ構造基板５９１を用いるため、従
来のようにトリプルウェルを形成しなくとも、ｐ型領域
５５２とｎ型領域５５１との間を電気的に分離できるよ
うになって、素子分離のために必要な幅を従来に比べて
大幅に低下させることができる。よって、ＣＭＯＳ構造
を有するフラッシュメモリをより高集積化できるように
なる。なお、本実施形態では、電源電位Ｖ_ccに固定され
たｎ型領域５０２と接地電位Ｖ_eeに固定されたｎ型領域
５５１とを電気的に分離するためにも、単結晶シリコン
半導体層５８３に達するようにフィールド酸化膜５７４
が形成されているため、これらを分離するために必要な
幅を少なくすることができる。

【０１８０】また、第６の実施形態のフラッシュメモリ
では、ｐ型領域５５２内に電位を固定するための電圧が
加えられるアクティブ領域が形成されないため、Ｎ型Ｍ
ＯＳトランジスタ５５４のゲート電極５６２と、Ｐ型Ｍ
ＯＳトランジスタ５５３のゲート電極５５６とを、フィ
ールド酸化膜５７２上を延在する導体により直接接続
（つまり、２つのゲート電極５６２、５５６を一体に形
成）してＣＭＯＳ回路を構成することができる。従っ
て、煩雑な工程が不要となるとともに、多層配線となる
個所が減少するため配線接続の信頼性が向上する。な
お、図２７においては、図示しない電源手段により接地
電位Ｖ_ee、電源電位Ｖ_cc及び負電位−Ｖ_ppを供給してい
る。

【０１８１】以上説明したように、第６の実施形態のフ
ラッシュメモリは、ｐ型領域５０１、５５２及びｎ型領
域５０２に夫々形成された複数のＭＯＳトランジスタ５
０３、５０４、５５４及びメモリセル５４１を互いに電
気的に分離するためにフィールドシールド素子分離構造
を用いるとともに、２つの領域５０１、５０２及び領域
５５１、５５２を互いに電気的に分離するためにフィー
ルド酸化膜５１４、５７２を用いたことにより、領域５
０１、５０２、５５１、５５２内及び境界領域の夫々に
おいて最も素子分離のために必要な面積を削減すること
ができる。従って、ＭＯＳトランジスタ５０３、５０
４、５５３、５５４及びメモリセル５４１をより高い密
度で形成することができるようになって、フラッシュメ
モリの高集積化に寄与することができるようになる。

【０１８２】上述した第１〜第６の実施形態の半導体装
置においては、ＳＯＩ構造基板内に複数の素子活性領域
が形成され、素子活性領域相互間の境界及び素子活性領
域と単結晶シリコン半導体層との間の境界がそれぞれフ
ィールド酸化膜により電気的に分離されており、各素子
活性領域内における素子分離がフィールドシールド素子
分離構造によりなされている。このような構造により、
素子活性領域相互間の及び素子活性領域と単結晶シリコ
ン半導体層との間の境界において小さい寸法で素子活性
領域と他の素子活性領域との分離を行うことができると
ともに、各素子活性領域内においても小さい寸法で素子
間の分離を行うことができるようになる。つまり、場所
ごとに最適な分離がなされているため、半導体装置をよ
り高集積化することが可能となる。

【０１８３】（第７の実施形態）以下、本発明の第７の
実施形態につき図２８を参照して説明する。

【０１８４】図２８は、第７の実施形態によるＤＲＡＭ
の断面図である。本実施形態のＤＲＡＭにおいては、メ
モリセルアレイ部においてはフィールドシールド法で素
子間が分離され、周辺回路部においてはＬＯＣＯＳ法で
素子間が分離されている。この第７の実施形態のＤＲＡ
Ｍは、単結晶シリコン半導体基板部６８１の上に埋め込
み酸化膜６８２を介して単結晶シリコン半導体層６８３
が設けられたＳＯＩ構造基板６９１上に形成されてい
る。このＳＯＩ構造基板６９１は、いわゆる貼り合わせ
基板で良く、単結晶シリコン半導体基板部６８１の表面
に熱酸化処理を施して埋め込み酸化膜６８２を３０ｎｍ
程度の膜厚に形成し、この埋め込み酸化膜６８２の上に
単結晶シリコン半導体基板を貼り合わせ、この単結晶半
導体基板の全面を研磨又はエッチングして膜厚を例えば
５０ｎｍ程度に調整して単結晶シリコン半導体層６８３
を形成する。なお、いわゆるＳＩＭＯＸにより、単結晶
シリコン半導体基板内に埋め込み酸化膜が形成されてな
るＳＯＩ構造基板を用いても良い。

【０１８５】周辺回路部は、主表面をもつ単結晶シリコ
ン半導体層６８３に形成されたＰ⁺領域６０４を用いて
構成されたＰ型ＭＯＳトランジスタ６０６、及び単結晶
シリコン半導体層６８３に形成されたＮ⁺ 領域６０３を
用いて構成されたＮ型ＭＯＳトランジスタ６０５により
ＣＭＯＳ回路が構成されている。各トランジスタのソー
ス・ドレイン領域（図示せず）にはソース・ドレインコ
ンタクト配線単体６１８が接続されている。各トランジ
スタ６０６，６０５は、ゲート酸化膜６０７の上に形成
されたゲート電極６０８を有している。

【０１８６】このようなＣＭＯＳ回路が多数存在する周
辺回路部においては、ＬＯＣＯＳ法により単結晶シリコ
ン半導体層６８３の表面を熱酸化することによって、膜
厚が少なくとも１５０ｎｍ程度、例えば３００ｎｍのＳ
ｉＯ₂ 膜（フィールド酸化膜）６１５ａ，６１５ｂが形
成されている。周辺回路部に形成されたトランジスタ６
０５、６０６の間、即ち２つの領域６０３、６０４の間
は、このＳｉＯ₂ 膜６１５ｂによって電気的に分離され
ている。

【０１８７】フィールド酸化膜６１５ａ，６１５ｂは、
単結晶シリコン半導体層６８３の下層の埋め込み絶縁層
６８２に達する深さに形成されている。この構造によ
り、領域６０２、６０３間及び領域６０３、６０４間は
電気的に分離される。

【０１８８】メモリセルアレイ部には、単結晶シリコン
半導体層６８３に形成されたＰ領域６０２に形成され
た、１つのＭＯＳトランジスタ６２５と１つのキャパシ
タ６３０とからなるＤＲＡＭメモリセル６４０が多数含
まれている。

【０１８９】ＭＯＳトランジスタ６２５は、ゲート酸化
膜として機能するＳｉＯ₂ 膜６０７と、ＳｉＯ₂ 膜６０
７上に形成された多結晶シリコンからなるゲート電極６
０８とを有している。

【０１９０】キャパシタ６３０は、セルノードコンタク
ト６１６においてＭＯＳトランジスタ６２５の一方のソ
ース・ドレイン領域（図示せず）に接続されたセルノー
ド（下部電極）６１０と、このセルノード６１０に対向
するセルプレート（上部電極）６１１と、セルノード６
１０およびセルプレート６１１の間に介在する誘電体膜
６２９とからなる。ＭＯＳトランジスタ６２５の他方の
ソース・ドレイン領域（図示せず）は、ビットコンタク
ト６１７においてメタル配線６１２に接続されている。

【０１９１】このようなＤＲＡＭメモリセルが多数存在
するメモリセル部においては、ＳｉＯ₂ 膜６０７、多結
晶シリコン膜（シールドゲート電極）６０９、ＳｉＯ₂
膜６１４及びサイドウォールＳｉＯ₂ 膜６２１から構成
されたフィールドシールド素子分離構造６１９が形成さ
れている。サイドウォールＳｉＯ₂ 膜６２１は多結晶シ
リコン膜６０９を他の配線から絶縁している。多結晶シ
リコン膜（シールドゲート電極）６０９の電位は０Ｖま
たは１／２電源電圧に固定されている。なお、Ｐチャネ
ルＭＯＳトランジスタを素子分離するためには、多結晶
シリコン膜６０９の電位が電源電圧または１／２電源電
圧に固定されていることが好ましい。メモリセル領域に
形成された複数個のＭＯＳトランジスタ６２５の間は、
このフィールドシールド素子分離構造６１９によってそ
れぞれ電気的に分離されている。

【０１９２】第７の実施形態によれば、Ｎ型ＭＯＳトラ
ンジスタ６２５が複数形成されたメモリセル部ではフィ
ールドシールド素子分離構造６１９で素子分離を行うの
で、ＬＯＣＯＳ法で素子分離を行う場合に比べてトラン
ジスタ１つの領域当たり０．５μｍ程度チップ面積を縮
小することができる。また、メモリセルアレイ部はＮ型
ＭＯＳトランジスタで構成されておりｐｎ接合部分がほ
とんどないので、１０μｍ程度の幅のガードリングを形
成する必要がない。

【０１９３】また、Ｐ型及びＮ型ＭＯＳトランジスタ６
０５、６０６が共存する周辺回路部ではＬＯＣＯＳ法に
より形成された厚いＳｉＯ₂ 膜６１５で分離されている
ので、フィールドシールド素子分離構造で素子分離を行
った場合のように１０μｍ程度の幅のガードリングを形
成する必要がない。

【０１９４】このように、第７の実施形態によると、メ
モリセルアレイ部のように比較的広い領域に同一導電型
のＭＯＳトランジスタだけが存在する領域をフィールド
シールド素子分離構造で素子分離し、周辺回路部のよう
にＣＭＯＳ回路が形成された領域をフィールド絶縁膜で
素子分離するというように、フィールドシールド素子分
離構造による分離と、ＬＯＣＯＳ法で形成したＳｉＯ₂
膜（フィールド酸化膜）６１５による素子分離とをＤＲ
ＡＭの各領域に適するように組み合わせることにより、
チップ全体でのチップ面積を大幅に縮小することが可能
になる。

【０１９５】（第８の実施形態）以下、本発明の第８の
実施形態について図２９〜図３２を参照して説明する。
本実施形態は、ＥＥＰＲＯＭなどの浮遊ゲート型の不揮
発性半導体記憶装置の製造方法に係る好適な実施形態で
あるが、上述した第１〜第７の実施形態で説明した半導
体装置の製造にも適用することが可能である。

【０１９６】第８の実施形態では、まず、図２９（ａ）
に示すように、単結晶シリコン半導体基板部７８１を用
意し、単結晶シリコン半導体基板部７８１の表面に熱酸
化処理を施して埋め込み酸化膜７８２を３０ｎｍ程度の
膜厚に形成し、この埋め込み酸化膜７８２の上に単結晶
シリコン半導体基板を貼り合わせ、この単結晶半導体基
板の全面を研磨又はエッチングして膜厚を例えば５０ｎ
ｍ程度に調整して単結晶シリコン半導体層７８３を形成
し、ＳＯＩ構造基板７９１を完成させる。続いて、単結
晶シリコン半導体層７８３に不純物をイオン注入して周
辺回路形成部７１２にｐ型領域７１４及びｎ型領域７１
５を形成するとともに、メモリセルアレイ形成部７１３
にｐ型領域７１６を形成する。

【０１９７】次に、図２９（ｂ）に示すように、膜厚２
０〜４０ｎｍ程度のシリコン酸化膜７１７を熱酸化で単
結晶シリコン半導体層７８３上の全面に形成する。そし
て、膜厚１００〜２００ｎｍ程度のＮ型多結晶シリコン
膜７２１をＣＶＤ法でシリコン酸化膜７１７上の全面に
堆積させ、さらに、膜厚１５０ｎｍ程度のシリコン窒化
膜７２２をＣＶＤ法で多結晶シリコン膜７２１上の全面
に堆積させる。

【０１９８】その後、フォトリソグラフィ及びエッチン
グによって、周辺回路形成部７１２の素子分離領域にす
べき部分（ｐ型領域７１４とｎ型領域７１５との境界領
域を含む）及び周辺回路形成部７１２とメモリセルアレ
イ部７１３との境界（すなわち、ｎ型領域７１５及びｐ
型領域７１６の境界領域）近傍部分から、例えば０．８
μｍ程度の幅でシリコン窒化膜７２２及び多結晶シリコ
ン膜７２１を除去する。これにより、周辺回路形成部７
１２の活性領域にすべき領域とメモリセルアレイ形成部
７１３の全面とに、シリコン窒化膜７２２及び多結晶シ
リコン膜７２１が残存する。なお、多結晶シリコン膜７
２１を除去せずにシリコン窒化膜７２２だけを除去して
もよい。

【０１９９】次に、図３０（ａ）に示すように、下層に
多結晶シリコン膜７２１が形成された酸化防止膜である
シリコン窒化膜７２２をマスクにして、シリコン基板７
１１を１０００℃程度の温度で選択的に酸化し、周辺回
路形成部７１２の素子分離領域にすべき部分にフィール
ド酸化膜としてのシリコン酸化膜７２３ｂを、周辺回路
形成部７１２とメモリセルアレイ形成部７１３との境界
を含むシリコン基板７１１の部分にフィールド酸化膜と
してのシリコン酸化膜７２３ａを形成する。これらフィ
ールド酸化膜７２３ａ、７２３ｂは単結晶シリコン半導
体層７８３の下層の埋め込み絶縁層７８２に達する深さ
に形成され、これらフィールド酸化膜７２３ａ、７２３
ｂにより単結晶シリコン半導体層７８３が分断される。

【０２００】本実施形態では、このようにポリシリ・バ
ッファード（Poly-Si Buffered）ＬＯＣＯＳ法を実行す
るので、単結晶シリコン半導体層７８３の表面に沿う方
向へのシリコン酸化膜７８３の成長が多結晶シリコン膜
７２１により抑制される。従って、シリコン酸化膜７２
３のバーズビークは、０．２μｍ程度の幅でしか発生し
ない（例えば、特開昭５６−７０６４４号公報参照）。

【０２０１】フィールド酸化膜７２３ａは領域７１５，
７１６間を、フィールド酸化膜７２３ｂは領域７１４，
７１５間をそれぞれ分断して区画する。すなわち、領域
７１４，７１５及び７１６はそれぞれ物理的（構造的）
に分断され、電気的に独立したものとされる。

【０２０２】その後、図３０（ｂ）に示すように、燐酸
を用いたウエットエッチングでシリコン窒化膜７２２を
除去した後、膜厚１００ｎｍ程度のシリコン酸化膜７２
４をＣＶＤ法で全面に堆積させる。そして、フォトリソ
グラフィ及びエッチングによって、周辺回路形成部７１
２の全面とメモリセルアレイ形成部７１３の活性領域に
すべき領域とからシリコン酸化膜７２４及び多結晶シリ
コン膜７２１を除去する。これにより、メモリセルアレ
イ形成部７１３の素子分離領域にすべき領域だけに、
０．８μｍ程度の幅でシリコン酸化膜７２４及びシール
ドゲート電極としての多結晶シリコン膜７２１のパター
ンが残存する。なお、シリコン窒化膜７２２を残してお
いて、このシリコン窒化膜７２２を多結晶シリコン膜７
２１上の絶縁膜として用いてもよい。

【０２０３】次に、図３１（ａ）に示すように、膜厚１
００ｎｍ程度のシリコン酸化膜７２５をＣＶＤ法で全面
に堆積させ、シリコン酸化膜７２５の全面をエッチバッ
クすることによって、このシリコン酸化膜７２５から成
るサイドウォール酸化膜を多結晶シリコン膜７２１及び
シリコン酸化膜７２４の側面に形成する。このときのシ
リコン酸化膜７２５のエッチバックによって、周辺回路
形成部７１２及びメモリセルアレイ形成部７１３の双方
の素子活性領域からシリコン酸化膜７１７が除去され
て、単結晶シリコン半導体層７８３が露出する。なお、
シールドゲート電極としての多結晶シリコン膜７２１
は、後の工程において、ｐ型領域７１６と同電位になる
ように配線接続され、これによって、メモリセルアレイ
形成部７１３におけるフィールドシールド法による素子
分離が完成する。なお、図３１（ａ）は、ｎ型領域７１
５及びｐ型領域７１６の境界近傍に形成したシリコン酸
化膜７２３が、シールドゲート電極としての多結晶シリ
コン膜７２１を用いた素子分離構造と接するように描か
れているが、このように形成することは必ずしも必要で
はなく、シリコン酸化膜７２３ａと多結晶シリコン膜７
２１を用いた素子分離構造とを離隔して形成してもよ
い。

【０２０４】次に、図３１（ｂ）に示すように、露出し
ている単結晶シリコン半導体層７８３の表面を熱酸化し
て、この表面にゲート酸化膜またはトンネル酸化膜とし
てのシリコン酸化膜７２６を形成する。その後、Ｎ型多
結晶シリコン膜７２７でメモリセルアレイ形成部７１３
における浮遊ゲートを形成し、ＯＮＯ膜（シリコン酸化
膜／シリコン窒化膜／シリコン酸化膜）７３１で浮遊ゲ
ートと制御ゲートとの容量誘電体膜を形成する。なお、
周辺回路形成部７１２に形成するシリコン酸化膜７２６
とメモリセルアレイ形成部７１３に形成するシリコン酸
化膜７２６とは、膜厚が異なるものを別工程で形成して
もよい。

【０２０５】そして、Ｎ型多結晶シリコン膜７３２で周
辺回路形成部７１２におけるゲート電極とメモリセルア
レイ形成部７１３における制御ゲートとを形成する。な
お、多結晶シリコン膜７２７、７３２の両方で周辺回路
形成部７１２におけるゲート電極を形成してもよい。ま
た、多結晶シリコン膜７２７だけで周辺回路形成部７１
２におけるゲート電極を形成してもよい。

【０２０６】次に、図３２（ａ）に示すように、周辺回
路形成部７１２のｐ型領域７１４とメモリセルアレイ形
成部７１３とにＮ形不純物をイオン注入することによ
り、多結晶シリコン膜７３２の両側に一対のＮ型不純物
拡散層７３３を形成する。さらに、周辺回路形成部７１
２のｎ型領域７１５にＰ形不純物をイオン注入すること
により、多結晶シリコン膜７３２の両側にＰ型不純物拡
散層７３４を形成する。これにより、周辺回路形成部７
１２にＣＭＯＳ回路を構成するＮ型ＭＯＳトランジスタ
７３５及びＰ型ＭＯＳトランジスタ７３６が、メモリセ
ルアレイ形成部７１３にメモリセルトランジスタ７３７
がそれぞれ完成する。しかる後、層間絶縁膜７４１を全
面に形成する。

【０２０７】次に、図３２（ｂ）に示すように、Ｎ型不
純物拡散層７３３及びＰ型不純物拡散層７３４に達する
コンタクト孔７４２を層間絶縁膜７４１に開孔する。そ
して、コンタクト孔７４２においてＮ型不純物拡散層７
３３及びＰ型不純物拡散層７３４とそれぞれ接続される
ように、Ａｌ配線７４３をパターン形成する。さらに、
表面保護膜（図示せず）等を形成して、周辺回路形成部
７１２にＣＭＯＳ回路を有し且つメモリセルアレイ形成
部７１３に浮遊ゲート型のメモリセルトランジスタ７３
７を有する不揮発性半導体記憶装置を完成させる。

【０２０８】このように、第８の実施形態では、ポリシ
リ・バッファードＬＯＣＯＳ法を行う際にバッファ層と
して形成した多結晶シリコン膜７２１を、メモリセルア
レイ部７１３においてシールドゲート電極として用いる
ので、シールドゲート電極を形成するために新たに多結
晶シリコン膜などの導電膜を形成する必要がなく、製造
工程数を少なくすることができる。

【０２０９】なお、第８の実施形態は、浮遊ゲート型の
メモリセルトランジスタを有する不揮発性半導体記憶装
置の製造に本発明を適用したものであるが、本発明は、
浮遊ゲート型以外のメモリセルトランジスタを有する不
揮発性半導体記憶装置や不揮発性半導体記憶装置以外の
ＤＲＡＭなどの半導体装置の製造にも適用することがで
きる。

【０２１０】（第９の実施形態）以下、本発明の第９の
実施形態について図３３，図３４を参照して説明する。
本実施形態は、１トランジスタ・１キャパシタ型のＤＲ
ＡＭの製造方法に係る好適な実施形態であるが、上述し
た第１〜第８の実施形態で説明した半導体装置の製造に
も適用することが可能である。

【０２１１】第９の実施形態により製造するＤＲＡＭで
は、素子の微細化に伴う電界強度の上昇を抑制するため
に２種類の内部電源を用いる。すなわち、周辺回路形成
部を構成するＭＯＳトランジスタのゲート電極に比較的
高い方の電圧を印加し、メモリセルアレイ部を構成する
ＭＯＳトランジスタのゲート電極に比較的低い方の電圧
を印加する。従って、それぞれのＭＯＳトランジスタの
ゲート酸化膜を印加電圧に適した膜厚にしなければなら
ない。例えば、印加電圧２０Ｖでは３０ｎｍ程度、５Ｖ
では１７ｎｍ程度、３．３Ｖでは１１ｎｍ程度とするこ
とが好ましい。

【０２１２】そこで、本実施形態による製造方法では、
周辺回路部とメモリセルアレイ部とを第１〜第８の実施
形態のようにＬＯＣＯＳ法及びフィールドシールド法で
それぞれ素子分離するとともに、両部のゲート酸化膜を
それぞれの活性素子に関して最適な膜厚に形成するＤＲ
ＡＭを、ショートなどの不良を防止しつつできるだけ少
ない工程数で製造するようにした。

【０２１３】本実施形態のＤＲＡＭを製造するには、ま
ず、図３３（ａ）に示すように、単結晶シリコン半導体
基板部８８１を用意し、単結晶シリコン半導体基板部８
８１の表面に熱酸化処理を施して埋め込み酸化膜８８２
を３０ｎｍ程度の膜厚に形成し、この埋め込み酸化膜８
８２の上に単結晶シリコン半導体基板を貼り合わせ、こ
の単結晶半導体基板の全面を研磨又はエッチングして膜
厚を例えば５０ｎｍ程度に調整して単結晶シリコン半導
体層８８３を形成し、ＳＯＩ構造基板８９１を完成させ
る。

【０２１４】続いて、単結晶シリコン半導体層８８３に
所定のイオン注入を施して、ｎ型領域８３１及びｐ型領
域８３２を形成する。その後、周辺回路形成部８５１内
の素子分離領域及び領域８３１，８３２の境界を含む単
結晶シリコン半導体層８８３の部分にそれぞれ開口部を
有するシリコン窒化膜（図示せず）をパターン形成し、
このシリコン窒化膜を耐酸化マスクとした選択的な熱酸
化を行い、周辺回路形成部８５１内の素子分離領域及び
領域８３１，８３２の境界を含む単結晶シリコン半導体
層８８３の部分に膜厚５００〜８００ｎｍ程度のフィー
ルド酸化膜８０２ｂ，８０２ａを形成する。そして、燐
酸を用いたウエットエッチングでシリコン窒化膜を除去
する。これらフィールド酸化膜８０２ａ，８０２ｂは単
結晶シリコン半導体層８８３の下層の埋め込み絶縁層８
８２に達する深さに形成され、これらフィールド酸化膜
８０２ａ，８０２ｂにより単結晶シリコン半導体層８８
３が分断される。

【０２１５】次に、図３３（ｂ）に示すように、熱酸化
を施すことにより、フィールド酸化膜８０２ａ，８０２
ｂが形成されていないｎ型領域８３１およびｐ型領域８
３２の表面上に、膜厚２０〜３０ｎｍ程度のゲート酸化
膜８０３を形成する。

【０２１６】次に、図３３（ｃ）に示すように、膜厚２
００〜４００ｎｍ程度のＮ型多結晶シリコン膜（８０
４，８０５）及び膜厚１００〜１５０ｎｍ程度のシリコ
ン酸化膜８０７をＣＶＤ法で全面に堆積させる。そし
て、これらのシリコン酸化膜８０７および多結晶シリコ
ン膜を、周辺回路形成部８５１においてＭＯＳトランジ
スタのゲート電極８０４のパターンに加工し、メモリセ
ルアレイ形成部８５２においてシールドゲート電極８０
５のパターンに加工する。しかる後、メモリセルアレイ
形成部８５２を覆うようにパターンに形成したフォトレ
ジスト（図示せず）とフィールド酸化膜８０２ａ，８０
２ｂとゲート電極８０４とをマスクとして、ｎ型領域８
３１にＰ型不純物をイオン注入する。これにより、ゲー
ト電極８０４の両側のｎ型領域８３１表面内にＰ型低濃
度不純物拡散層（ＬＤＤ層）８０６を形成する。

【０２１７】次に、図３３（ｄ）に示すように、膜厚１
００〜２００ｎｍ程度のシリコン酸化膜８０８をＣＶＤ
法で全面に堆積し、単結晶シリコン半導体層８８３の表
面がｎ型領域８３１およびｐ型領域８３２において露出
するまでシリコン酸化膜８０８およびゲート酸化膜８０
３をエッチバックする。これにより、ゲート電極８０４
およびシリコン酸化膜８０７の側面と、シールドゲート
電極８０５およびシリコン酸化膜８０７の側面とにシリ
コン酸化膜８０８からなるサイドウォール酸化膜を形成
する。

【０２１８】次に、図３４（ａ）に示すように、熱酸化
を施すことにより、単結晶シリコン半導体層８８３が露
出した領域のｎ型領域８３１およびｐ型領域８３２の表
面に、膜厚１１ｎｍ程度のゲート酸化膜８１０を形成す
る。

【０２１９】次に、図３４（ｂ）に示すように、膜厚２
００〜４００ｎｍ程度の多結晶シリコン膜をＣＶＤ法で
全面に堆積し、この多結晶シリコン膜をメモリセルアレ
イ形成部８５２においてＭＯＳトランジスタのゲート電
極８１２のパターンに加工する。しかる後、周辺回路形
成部８５１を覆うようなパターンに形成したフォトレジ
スト（図示せず）とシールドゲート電極８０５とゲート
電極８１２とをマスクとして、ｐ型領域８３２にＮ型不
純物をイオン注入する。これにより、ゲート電極８１２
の両側のｐ型領域８３２表面部にＮ型低濃度不純物拡散
層（ＬＤＤ層）８１６を形成する。

【０２２０】さらに、全面に形成したシリコン酸化膜を
エッチバックすることによりゲート電極８１２の側面に
形成したサイドウォール酸化膜８１３を新たなマスクと
して、ｐ型領域８３２にＮ型不純物をイオン注入し、ゲ
ート電極８１２の両側のｐ型領域８３２表面部に、ＭＯ
Ｓトランジスタのソース・ドレイン領域となる一対のＮ
型高濃度不純物拡散層８１８を形成する。

【０２２１】しかる後、メモリセルアレイ形成部８５２
を覆うようなパターンに形成したフォトレジスト（図示
せず）とフィールド酸化膜８０２ａ，８０２ｂとゲート
電極８０４とシリコン酸化膜８０８をマスクとしてｎ型
領域８３１にＰ型不純物をイオン注入し、ゲート電極８
０４の両側のｎ型領域８３１表面部に、ＭＯＳトランジ
スタのソース・ドレインとなる一対のＰ型高濃度不純物
拡散層８１４を形成する。

【０２２２】次に、図３４（ｃ）に示すように、ＭＯＳ
トランジスタのソース・ドレインの一方と接続される下
部電極８２１と、ＯＮＯ膜などのキャパシタ誘電体膜８
２３と、キャパシタ誘電体膜８２３を介して下部電極８
２１と対向する上部電極８２５とからなるキャパシタを
形成し、全面を絶縁膜８２４で覆った後、残りのＭＯＳ
トランジスタのソース・ドレインに引出し電極８２２を
形成する。以下、保護膜を形成するなどの公知の工程を
施すことにより、本実施形態のＤＲＡＭが製造される。

【０２２３】第９の実施形態により製造されたＤＲＡＭ
においては、メモリセルアレイ部８５２を構成する微細
化されたＭＯＳトランジスタの動作を確実なものとする
ために、このＭＯＳトランジスタのゲート電極８１２に
外部から供給される５Ｖの電圧を降圧した３．３Ｖ程度
の低電圧が印加されるため、ゲート酸化膜８１０の膜厚
を１１ｎｍ程度と薄く形成している。一方で、周辺回路
部８５１を構成するＭＯＳトランジスタのゲート電極８
０４には、外部から供給される５Ｖの電圧がそのまま印
加されるため、５Ｖの電圧が負荷されても破壊されない
ようにゲート酸化膜８０３の膜厚を２０〜３０ｎｍ程度
と比較的厚く形成し、その信頼性を高くしている。

【０２２４】そして、周辺回路部（８５１）においては
膜厚が大きいフィールド酸化膜８０２でＭＯＳトランジ
スタ間を電気的に分離するとともに、メモリセルアレイ
部（８５２）においては例えばｐ型領域８３２と同電位
に保持されたシールドゲート電極８０５によりＭＯＳト
ランジスタ間を電気的に分離する。このため、ＣＭＯＳ
回路が多く形成される周辺回路部（８５１）ではガード
リングなどを設けることなく小さい分離幅で素子分離が
行え、且つ、ＮチャネルＭＯＳトランジスタが多く形成
されるメモリセルアレイ部（８５２）ではバーズビーク
による分離幅の拡大やチャネルストップイオン注入によ
る狭チャネル効果が生じず、また拡散層の漏れ電流を抑
制することができる。

【０２２５】また、第９の実施形態の方法によれば、ゲ
ート電極８０４とシールドゲート電極８０５とを同じ多
結晶シリコン膜をパターニングして形成するとともに、
ゲート電極８０４とシールドゲート電極８０５との下に
形成される絶縁膜を共にゲート酸化膜８０３としたた
め、周辺回路部（８５１）とメモリセルアレイ部（８５
２）とのゲート酸化膜厚が互いに異なるＤＲＡＭを少な
い製造工程数で製造することができる。

【０２２６】また、シリコン酸化膜８０８からなるサイ
ドウォール酸化膜を形成するためのエッチバックと同時
にゲート酸化膜８０３を除去しているので、シールドゲ
ート電極８０５上のシリコン酸化膜８０７、８０８が除
去されてシールドゲート電極８０５が露出することがな
い。従って、シールドゲート電極８０５と他の導電膜と
のショートを防止することができる。

【０２２７】第９の実施形態は、ＤＲＡＭの製造に関す
るものであるが、本発明は、ＬＯＣＯＳ法およびフィー
ルドシールド法の両方で素子分離を行い、それぞれの領
域でのゲート絶縁膜の膜厚を異なるようにした半導体装
置であれば、浮遊ゲート型などのメモリセルトランジス
タを有する不揮発性半導体記憶装置や論理集積回路装置
などの半導体装置の製造にも適用することができる。

【０２２８】

【発明の効果】本発明によれば、半導体基板として所謂
ＳＯＩ構造基板を用い、半導体素子或いは回路素子の高
集積化や動作速度の向上を図り、しかも基板バイアスの
印加を容易ならしめて、半導体装置の更なる信頼性の向
上を実現する。

【０２２９】また、ＳＯＩ構造基板を用いて、導電型の
異なる２つの素子活性領域の境界領域を従来よりも狭い
幅で電気的に分離することが可能になって、半導体装置
をより高集積化することができる。また、導電型の異な
る２つの素子活性領域の境界領域で、ＣＭＯＳ回路の２
種類のＭＯＳトランジスタのゲート電極を直接接続する
ことが可能になって、半導体装置の信頼性を向上させる
ことができる。

【０２３０】また、素子分離に伴う面積損失が少なくな
るので、半導体集積回路が高集積化され、チップ面積を
大幅に縮小することが可能になる。よって、半導体装置
を低コストで提供できるようになる。

【０２３１】また、フィールド酸化膜を用いた素子分離
構造が適している領域及びシールドゲート電極を用いた
素子分離構造が適している領域にこれらの素子分離構造
を適用することができ、しかも、ポリシリ・バッファー
ドＬＯＣＯＳ法を行うことによりフィールド酸化膜を用
いた素子分離構造におけるバーズビークの発生が抑制さ
れるので、全体として高い集積度を有する半導体装置を
製造することができる。

【０２３２】さらに、ポリシリ・バッファードＬＯＣＯ
Ｓ法を行う際にバッファ層として形成した多結晶シリコ
ン膜を加工してシールドゲート電極として用いるので、
シールドゲート電極を形成するために新たな導電膜を形
成する必要がない。従って、製造工程数を少なくでき、
高い集積度を有する半導体装置を低コストで製造するこ
とが可能になる。

【０２３３】また、フィールド酸化膜で素子分離される
領域に形成される第１のゲート電極とシールドゲート電
極とを同じ導電膜で形成するので、導電膜の形成工程を
減少させるこができるとともに、第１のゲート電極とシ
ールドゲート電極とを同じゲート絶縁膜上に形成するの
で、ゲート絶縁膜の形成工程も減少させることができ
る。従って、製造工程数を少なくでき、高い集積度を有
する半導体装置を低コストで製造することが可能にな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の半導体装置であるＤ
ＲＡＭの各素子領域を素子分離構造と共に模式的に示す
平面図である。

【図２】本発明の第１の実施形態の半導体装置であるＤ
ＲＡＭのメモリセル領域及びその周辺回路領域の様子を
模式的に示す平面図である。

【図３】本発明の第１の実施形態の半導体装置であるＤ
ＲＡＭのメモリセル領域及び周辺回路領域を模式的に示
す断面図である。

【図４】本発明の第１の実施形態の半導体装置であるＤ
ＲＡＭの製造方法を模式的に工程順に示す断面図であ
る。

【図５】図４に引き続き、本発明の第１の実施形態の半
導体装置であるＤＲＡＭの製造方法を模式的に工程順に
示す断面図である。

【図６】図５に引き続き、本発明の第１の実施形態の半
導体装置であるＤＲＡＭの製造方法を模式的に工程順に
示す断面図である。

【図７】図６に引き続き、本発明の第１の実施形態の半
導体装置であるＤＲＡＭの製造方法を模式的に工程順に
示す断面図である。

【図８】図７に引き続き、本発明の第１の実施形態の半
導体装置であるＤＲＡＭの製造方法を模式的に工程順に
示す断面図である。

【図９】本発明の第１の実施形態の変形例に係る半導体
装置であるＤＲＡＭのメモリセル領域及びその周辺回路
領域の様子を模式的に示す平面図である。

【図１０】本発明の第１の実施形態の変形例に係る半導
体装置であるＤＲＡＭのメモリセル領域及び周辺回路領
域を模式的に示す断面図である。

【図１１】本発明の第１の実施形態の変形例に係る半導
体装置であるＤＲＡＭの製造方法の主要工程を模式的に
示す断面図である。

【図１２】図１１に引き続き、本発明の第１の実施形態
の変形例に係る半導体装置であるＤＲＡＭの製造方法の
主要工程を模式的に示す断面図である。

【図１３】本発明の第２の実施形態の半導体装置である
ＤＲＡＭの各素子領域を素子分離構造と共に模式的に示
す平面図である。

【図１４】本発明の第２の実施形態の半導体装置である
ＤＲＡＭのメモリセル領域及びその周辺回路領域の様子
を模式的に示す平面図である。

【図１５】本発明の第２の実施形態の半導体装置である
ＤＲＡＭのメモリセル領域及び周辺回路領域を模式的に
示す断面図である。

【図１６】本発明の第２の実施形態の半導体装置である
ＤＲＡＭの製造方法を模式的に工程順に示す断面図であ
る。

【図１７】図１６に引き続き、本発明の第２の実施形態
の半導体装置であるＤＲＡＭの製造方法を模式的に工程
順に示す断面図である。

【図１８】図１７に引き続き、本発明の第２の実施形態
の半導体装置であるＤＲＡＭの製造方法を模式的に工程
順に示す断面図である。

【図１９】図１８に引き続き、本発明の第２の実施形態
の半導体装置であるＤＲＡＭの製造方法を模式的に工程
順に示す断面図である。

【図２０】本発明の第２の実施形態の変形例に係る半導
体装置であるＤＲＡＭのメモリセル領域及びその周辺回
路領域の様子を模式的に示す平面図である。

【図２１】本発明の第２の実施形態の変形例に係る半導
体装置であるＤＲＡＭのメモリセル領域及び周辺回路領
域を模式的に示す断面図である。

【図２２】本発明の第２の実施形態の変形例に係る半導
体装置であるＤＲＡＭの製造方法の主要工程を模式的に
示す断面図である。

【図２３】図２２に引き続き、本発明の第２の実施形態
の変形例に係る半導体装置であるＤＲＡＭの製造方法の
主要工程を模式的に示す断面図である。

【図２４】本発明の第３の実施形態の半導体装置の模式
図な平面図である。

【図２５】本発明の第３の実施形態の半導体装置の模式
図な断面図である。

【図２６】本発明の第４の実施形態の半導体装置である
ＤＲＡＭの模式図な平面図である。

【図２７】本発明の第４の実施形態の半導体装置である
ＤＲＡＭの模式図な断面図である。

【図２８】本発明の第５の実施形態の半導体装置である
フラッシュメモリの模式図な断面図である。

【図２９】本発明の第６の実施形態の半導体装置である
フラッシュメモリの模式図な断面図である。

【図３０】本発明の第７の実施形態の半導体装置である
ＤＲＡＭの模式図な断面図である。

【図３１】本発明の第８の実施形態の半導体装置の製造
方法を工程順に示す断面図である。

【図３２】本発明の第８の実施形態の半導体装置の製造
方法を工程順に示す断面図である。

【図３３】本発明の第８の実施形態の半導体装置の製造
方法を工程順に示す断面図である。

【図３４】本発明の第８の実施形態の半導体装置の製造
方法を工程順に示す断面図である。

【図３５】本発明の第９の実施形態の半導体装置の製造
方法を工程順に示す断面図である。

【図３６】本発明の第９の実施形態の半導体装置の製造
方法を工程順に示す断面図である。

【符号の説明】

１，１０１，２９１，３９１，４９１，５９１，６９
１，７９１，８９１ＳＯＩ構造基板 ２，３，１０２，１０３ フィールド酸化膜 ４，１０４ 周辺回路領域の素子活性領域 ５，１０５ メモリセル領域の素子活性領域 ６，１０６ フィールドシールド素子分離構造 １１〜１４，１１１〜１１４ 素子領域 ２１，１２１，２８１，３８１，４８１，５８１，６８
１，７８１，８８１単結晶シリコン半導体基板部 ２２，１２２，２８２，３８２，４８２，５８２，６８
２，７８２，８８２埋め込み酸化膜 ２３，１２３，２８３，３８３，４８３，５８３，６８
３，７８３，８８３単結晶シリコン半導体層 ２８，２９，１２８，１２９ ゲート電極構造 ３２，１３２ ストレージノード電極 ３３，１３３ 誘電体膜 ３４，１３４ セルプレート電極 ３１，１３１，５１，１５１ 不純物拡散層 ５３，１３２ 層間絶縁膜 ５４〜５８，１３４〜１３８ コンタクト孔 ６１ ビット線 ６２〜６５，６７，１６１〜１６４，１５４，１５６
配線層 ６４，６６，１５３ １５５ ｐ型不純物層 ７１，７２，１７１，１７２ トレンチ型素子分離構造 ７３，１７３ 溝 ７４，１７４ シリコン酸化膜 ８１，１８１ 熱酸化膜 ８２，１８２ シリコン窒化膜 ２０１，３０１，４０１，５０１，５５１，７１６，８
１５，８３２ Ｐ型領域 ２０２，３０２，４０２，５０２，５５２，７１５，８
１５，８３１ Ｎ型領域 ２０３，３０３，４０３，５０３，５５４，６０６，７
３５ Ｎ型ＭＯＳトランジスタ ２０４，３０４，４０４，４２２，５０４，５５３，６
０５，７３６ Ｐ型ＭＯＳトランジスタ ２０５，２０６，３０５，３０６，４０５，４０６，５
０５，８０５ シールドゲート電極 ２１０，２１１，３１０，３１１，４１０，４１１，５
１０，５１１，８０４，８１２ ゲート電極 ２１４，３１４，３３４，４１４，５１４，５７２，５
７４，６１５ａ，６１５ｂ，７２３ａ，７２３ｂ，８０
２ａ、８０２ｂ フィールド酸化膜 ２２０，３２０，３４７，４２０，４４６，５２０，５
４６，５６４，７３３Ｎ型不純物拡散層 ２２２，３２２，４２２，５２２，５５８，７３４ Ｐ
型不純物拡散層 ２３２，３３２，４３２，５３２，６０７，７１７，８
０３，８１０ ゲート酸化膜 ３４１，６４０ ＤＲＡＭメモリセル ３４５ キャパシタ ４４１，５４１ フラッシュメモリのスタックゲート型
メモリセル ４４５，５４５ 複合ゲート構造 ６０３ Ｎ⁺ 領域 ６０４ Ｐ⁺ 領域 ６１９ フィールドシールド素子分離構造 ６２５ ＭＯＳトランジスタ ７１２，８５１ 周辺回路形成部 ７１３，８５２ メモリセルアレイ形成部 ７２１ 多結晶シリコン膜 ７３７ メモリセルトランジスタ ８１４ Ｐ型高濃度不純物拡散層 ８１８ Ｎ型高濃度不純物拡散層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (28)

【特許請求の範囲】
1. 【請求項１】 半導体基体上に絶縁層を介して半導体層
   が設けられてなる半導体基板に構成された半導体装置で
   あって、 前記半導体層に前記絶縁層に達するように形成された第
   １の素子分離構造により囲まれて区画されてなる第１及
   び第２の素子領域を備え、 前記第１の素子領域は、更に第２の素子分離構造により
   囲まれて区画されてなる複数の第１の素子活性領域を有
   するとともに、 前記第２の素子領域は、更に第３の素子分離構造により
   囲まれて区画されてなる複数の第２の素子活性領域を有
   しており、 前記第２及び第３の素子分離構造の少なくとも一方は、
   下層の前記半導体層を所定電位に固定して素子分離する
   フィールドシールド素子分離構造であって、当該フィー
   ルドシールド素子分離構造が形成された前記素子領域の
   前記半導体層には、ほぼ全体にわたって基板電位が印加
   されることを特徴とする半導体装置。
2. 【請求項２】 前記第２及び第３の素子分離構造の他方
   が、前記半導体層に前記絶縁層に達するように形成され
   ていることを特徴とする請求項１に記載の半導体装置。
3. 【請求項３】 前記第１の素子分離構造が、ＬＯＣＯＳ
   法により形成されたフィールド酸化膜からなることを特
   徴とする請求項１又は２に記載の半導体装置。
4. 【請求項４】 前記第２及び第３の素子分離構造の他方
   が、ＬＯＣＯＳ法により形成されたフィールド酸化膜か
   らなることを特徴とする請求項２又は３に記載の半導体
   装置。
5. 【請求項５】 前記第１の素子分離構造が、前記半導体
   層下の前記絶縁層に達するように形成された溝を充填す
   る絶縁物からなることを特徴とする請求項１又は２に記
   載の半導体装置。
6. 【請求項６】 前記第２及び第３の素子分離構造の他方
   が、前記半導体層下の前記絶縁層に達するように形成さ
   れた溝を充填する絶縁物からなることを特徴とする請求
   項５に記載の半導体装置。
7. 【請求項７】 前記第１の素子活性領域にメモリセルが
   形成されており、 前記第２の素子活性領域に前記メモリセルの周辺回路が
   形成されていることを特徴とする請求項１〜６のいずれ
   か１項に記載の半導体装置。
8. 【請求項８】 前記第１及び第２の素子活性領域に共に
   ロジック回路が形成されていることを特徴とする請求項
   １〜６のいずれか１項に記載の半導体装置。
9. 【請求項９】 前記第１の素子活性領域に形成されたト
   ランジスタのゲート電極と、前記第２の素子活性領域に
   形成されたトランジスタのゲート電極とが前記素子分離
   用絶縁膜上で直接接続されていることを特徴とする請求
   項８に記載の半導体装置。
10. 【請求項１０】 前記第１の素子領域の形成された部位
    の前記半導体層と前記第２の素子領域の形成された部位
    の前記半導体層が相異なる導電型とされていることを特
    徴とする請求項１〜９のいずれか１項に記載の半導体装
    置。
11. 【請求項１１】 前記第１の素子分離構造により囲まれ
    て区画され、前記第１及び第２の素子領域と電気的に独
    立している第３の素子領域を更に備えることを特徴とす
    る請求項１〜１０のいずれか１項に記載の半導体装置。
12. 【請求項１２】 前記第３の素子領域の形成された部位
    の前記半導体層が、前記第１の素子領域の形成された部
    位の前記半導体層と前記第２の素子領域の形成された部
    位とのうちの一方と隣接し、当該一方と相異なる導電型
    とされていることを特徴とする請求項１１に記載の半導
    体装置。
13. 【請求項１３】 前記第１の素子活性領域にメモリセル
    が形成されており、 前記第２の素子活性領域に前記メモリセルの周辺回路が
    形成されており、 前記第３の素子活性領域に前記メモリセルのトランジス
    タに負電圧を印加する負電圧制御回路が形成されている
    ことを特徴とする請求項１２に記載の半導体装置。
14. 【請求項１４】 半導体基体上に絶縁層を介して半導体
    層が設けられてなる半導体基板に構成されたＳＯＩ構造
    の半導体装置であって、 周囲をフィールドシールド素子分離構造により区画され
    た複数の素子活性領域を有する素子領域を備えるととも
    に、 前記素子領域が前記半導体層に下層の前記絶縁層に達す
    るように形成された素子分離構造により他の素子領域か
    ら電気的に分離されており、 前記フィールドシールド素子分離構造が形成された前記
    素子領域の前記半導体層には、ほぼ全体にわたって基板
    電位が印加されることを特徴とする半導体装置。
15. 【請求項１５】 前記素子領域の前記各素子活性領域に
    メモリセルが形成されており、 前記他の素子領域の素子活性領域に前記メモリセルの周
    辺回路が形成されていることを特徴とする請求項１４に
    記載の半導体装置。
16. 【請求項１６】 前記素子領域の素子活性領域及び前記
    他の素子領域の素子活性領域に共にロジック回路が形成
    されていることを特徴とする請求項１４に記載の半導体
    装置。
17. 【請求項１７】 半導体基体上に絶縁層を介して半導体
    層が設けられてなる半導体基板に構成された半導体装置
    の製造方法であって、 前記半導体基板を用意し、前記半導体層に前記絶縁層に
    達するように第１及び第２の素子分離構造を形成して、
    前記第１の素子分離構造により囲まれて区画されてなる
    第１及び第２の素子領域を形成するとともに、前記第１
    の素子領域に前記第２の素子分離構造により囲まれて区
    画されてなる複数の第１の素子活性領域を形成する工程
    と、 前記第２の素子領域の前記半導体層に、下層の前記半導
    体層を所定電位に固定して素子分離するフィールドシー
    ルド素子分離構造として機能する第３の素子分離構造を
    形成し、複数の第２の素子活性領域を区画する工程とを
    有し、 前記第１の素子活性領域に第１の素子を、前記第２の素
    子活性領域に第２の素子をそれぞれ形成することを特徴
    とする半導体装置の製造方法。
18. 【請求項１８】 前記第１の素子分離構造が、ＬＯＣＯ
    Ｓ法により形成されたフィールド酸化膜からなることを
    特徴とする請求項１７に記載の半導体装置の製造方法。
19. 【請求項１９】 前記第２の素子分離構造が、ＬＯＣＯ
    Ｓ法により形成されたフィールド酸化膜からなることを
    特徴とする請求項１７又は１８に記載の半導体装置の製
    造方法。
20. 【請求項２０】 前記第１の素子分離構造が、前記半導
    体層下の前記絶縁層に達するように形成された溝を充填
    する絶縁物からなることを特徴とする請求項１７に記載
    の半導体装置の製造方法。
21. 【請求項２１】 前記第２の素子分離構造が、前記半導
    体層下の前記絶縁層に達するように形成された溝を充填
    する絶縁物からなることを特徴とする請求項１７又は１
    ８に記載の半導体装置の製造方法。
22. 【請求項２２】 前記第２の素子を複数のメモリセルと
    し、 前記第１の素子を前記メモリセルの周辺回路とすること
    を特徴とする請求項１７〜２１のいずれか１項に記載の
    半導体装置の製造方法。
23. 【請求項２３】 前記第１及び第２の素子が共にロジッ
    ク回路とされていることを特徴とする請求項１７〜２１
    のいずれか１項に記載の半導体装置の製造方法。
24. 【請求項２４】 前記第１の素子活性領域に形成された
    トランジスタのゲート電極と、前記第２の素子活性領域
    に形成されたトランジスタのゲート電極とを前記素子分
    離用絶縁膜上で直接接続することを特徴とする請求項２
    ３に記載の半導体装置の製造方法。
25. 【請求項２５】 前記第１の素子領域の形成された部位
    の前記半導体層と前記第２の素子領域の形成された部位
    の前記半導体層を相異なる導電型とすることを特徴とす
    る請求項１７〜２４のいずれか１項に記載の半導体装置
    の製造方法。
26. 【請求項２６】 前記第１の素子分離構造により囲まれ
    て区画され、前記第１及び第２の素子領域と電気的に独
    立している第３の素子領域を形成し、 前記第３の素子活性領域に第３の素子を形成することを
    特徴とする請求項１７〜２５に記載の半導体装置の製造
    方法。
27. 【請求項２７】 前記第３の素子領域の形成された部位
    の前記半導体層を、前記第１の素子領域の形成された部
    位の前記半導体層と前記第２の素子領域の形成された部
    位とのうちの一方と隣接するように形成し、当該一方と
    相異なる導電型とすることを特徴とする請求項２６に記
    載の半導体装置の製造方法。
28. 【請求項２８】 前記第２の素子をメモリセルとし、前
    記第１の素子を前記メモリセルの周辺回路とし、 前記第３の素子を前記メモリセルのトランジスタに負電
    圧を印加する負電圧制御回路とすることを特徴とする請
    求項２７に記載の半導体装置の製造方法。