JP2014239260A - 半導体装置 - Google Patents

Abstract

【課題】積層された第１インダクタと第２インダクタの間の絶縁耐圧を高くする。
【解決手段】基板１０上には、多層配線層４００、第１インダクタ３１０、及び第２インダクタ３２０が形成されている。多層配線層４００は、絶縁層及び配線層をこの順にそれぞれｔ回（ｔ≧３）以上交互に積層したものである。第１インダクタ３１０は、多層配線層４００の第ｎ配線層に設けられている。第２インダクタ３２０は、多層配線層４００の第ｍ配線層（ｔ≧ｍ≧ｎ＋２）に設けられ、第１インダクタ３１０の上方に位置している。第ｎ配線層と第ｍ配線層の間に位置するいずれの配線層にも、第１インダクタ３１０の上方に位置するインダクタが設けられていない。第１インダクタ３１０及び第２インダクタ３２０は、電気信号を相互に伝達する信号伝達素子３００を構成している。
【選択図】図１

Description

本発明は、入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達することができる半導体装置に関する。

入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達する場合、フォトカプラを用いることが多い。フォトカプラは、発光ダイオードなどの発光素子とフォトトランジスタなどの受光素子を有しており、入力された電気信号を発光素子で光に変換し、この光を受光素子で電気信号に戻すことにより、電気信号を伝達している。

しかし、フォトカプラは発光素子と受光素子を有しているため、小型化が難しい。また、電気信号の周波数が高い場合には電気信号に追従できなくなる。これらの問題を解決する技術として、例えば特許文献１に記載されているように、２つのインダクタを誘導結合させることにより、電気信号を伝達する技術が開発されている。

なお、特許文献２には、半導体基板上に層間絶縁膜を介して積層された複数の配線層を用いてインダクタンスを形成する技術が開示されている。この技術において、入力側の巻線を形成する第１の円弧状の配線パターンと、出力側の巻線を形成する第２の円弧状の配線パターンは、互い違いに積層されている。そして各配線層には、いずれかの円弧状の配線パターンが形成されている。

特表２００１−５１３２７６号公報 特開平１０−１６３４２２号公報

入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達する素子を小型化する場合、半導体装置の製造技術を応用して、２つの配線層それぞれにインダクタを形成し、層間絶縁膜をはさんでインダクタを対向させることが考えられる。この場合、層間絶縁膜が薄いことに起因して、２つのインダクタの間の絶縁耐圧が２つのインダクタの間の電位差に対して十分でないことが出てくるため、２つのインダクタの間の絶縁耐圧を向上させる技術が望まれる。

本発明によれば、基板と、
前記基板上に形成され、絶縁層及び配線層をこの順にそれぞれｔ回（ｔ≧３）以上交互に積層した多層配線層と、
前記多層配線層の第ｎ配線層に設けられた第１インダクタと、
前記多層配線層の第ｍ配線層（ｔ≧ｍ≧ｎ＋２）に設けられ、前記第１インダクタの上方に位置している第２インダクタと、
を備え、前記第ｎ配線層と前記第ｍ配線層の間に位置するいずれの前記配線層にも、前記第１インダクタの上方に位置するインダクタが設けられていない半導体装置が提供される。

この半導体装置によれば、前記第１インダクタと前記第２インダクタの間には、少なくとも２層以上の前記絶縁層が位置している。そしてこれらの前記絶縁層のいずれにも、前記第１インダクタの上方に位置するインダクタが設けられていない。従って、前記第１インダクタと前記第２インダクタの間の絶縁耐圧が高くなる。

本発明によれば、第１インダクタと第２インダクタの間の絶縁耐圧を高くすることができる。

第１の実施形態における半導体装置の断面図である。 第２の実施形態における半導体装置の断面図である。 第３の実施形態における半導体装置の断面図である。 第３の実施形態の変形例を示す断面図である。 第４の実施形態における半導体装置の断面図である。 第５の実施形態における半導体装置の断面図である。 第６の実施形態における半導体装置の断面図である。 第７の実施形態における半導体装置の断面図である。 第８の実施形態における半導体装置の断面図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１は、第１の実施形態における半導体装置の断面図である。この半導体装置は、基板１０、基板１０上に形成された多層配線層、第１インダクタ３１０、及び第２インダクタ３２０を有している。多層配線層は、絶縁層及び配線層をこの順にそれぞれｔ回（ｔ≧３）以上交互に積層したものである。第１インダクタ３１０は、多層配線層の第ｎ配線層に設けられている。第２インダクタ３２０は、多層配線層の第ｍ配線層（ｔ≧ｍ≧ｎ＋２）に設けられ、第１インダクタ３１０の上方に位置している。第ｎ配線層と第ｍ配線層の間に位置するいずれの配線層にも、第１インダクタ３１０の上方に位置するインダクタが設けられていない。第１インダクタ３１０及び第２インダクタ３２０は、電気信号を相互に伝達する信号伝達素子３００を構成している。電気信号は、例えばデジタル信号であるが、アナログ信号であっても良い。

本実施形態において第１インダクタ３１０及び第２インダクタ３２０は、いずれも一つの配線層に形成された渦巻き型の配線パターンである。また絶縁層は、複数の層間絶縁膜を積層した構造であってもよいし、一つの層間絶縁膜であってもよい。本実施形態において絶縁層は、２つの層間絶縁膜を積層した構造を有している。

本実施形態において、半導体装置は４層の配線５１０，５２０，５３０，５４０をこの順に積層した構造である。配線５１０，５２０，５３０，５４０は、ダマシン法により形成されたＣｕ配線であり、それぞれ配線層４１２，４２２，４３２，４４２に形成された溝に埋め込まれている。最上層の配線５４０には、パッド（図示せず）が形成されている。なお、配線５１０，５２０，５３０，５４０の少なくとも一つはＡｌ合金配線であっても良い。

基板１０と最下層の配線５１０の間には、コンタクトプラグを形成するための層間絶縁膜４１０が設けられており、配線５１０，５２０の相互間、配線５２０，５３０の相互間、及び配線５３０，５４０の相互間それぞれには、ビアを形成するための絶縁層４２０，４３０，４４０が設けられている。基板１０上には、絶縁層４１０、配線層４１２、絶縁層４２０、配線層４２２、絶縁層４３０、配線層４３２、絶縁層４４０、及び配線層４４２がこの順に積層されている。

絶縁層及び配線層を構成する各絶縁膜はＳｉＯ_２膜であっても良いし、低誘電率膜であってもよい。低誘電率膜は、例えば比誘電率が３．３以下、好ましくは２．９以下の絶縁膜とすることができる。低誘電率膜としては、ＳｉＯＣの他に、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリハイドロジェンシロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニルシロキサンービスーベンゾシクロブテン（ＢＣＢ）、またはＳｉｌｋ（登録商標）等の芳香族含有有機材料、ＳＯＧ、ＦＯＸ(ｆｌｏｗａｂｌｅ ｏｘｉｄｅ)、サイトップ、またはＢＣＢ（Ｂｅｎｓｏｃｙｃｌｏｂｕｔｅｎｅ）等を用いることもできる。また、低誘電率膜としては、これらのポーラス膜を用いることもできる。

第１インダクタ３１０は最下層の配線層４１２に位置しており、第２インダクタ３２０は最上層の配線層４４２に位置している。そして第１インダクタ３１０と第２インダクタ３２０の間には、２層の配線層４２２，４３２と、３層の絶縁層４２０，４３０，４４０が位置している。

基板１０は第１導電型（例えばｐ型）の半導体基板である。そして半導体装置はさらに第１回路１００及び第２回路２００を有している。第１回路１００は、信号伝達素子３００を構成する第１インダクタ３１０及び第２インダクタ３２０の一方に接続しており、第２回路２００は、第１インダクタ３１０及び第２インダクタ３２０の他方に接続している。これらの接続は、基板１０上の多層配線層４００を介して行われる。信号伝達素子３００は、例えば第１回路１００と第２回路２００の間に位置しているが、これに限定されない。例えば、信号伝達素子３００は、第１回路１００に含まれていても良いし、第２回路２００に含まれていても良い。第１回路１００及び第２回路２００は、入力される電気信号の電位が互いに異なる。図１の構成において、「入力される電気信号の電位が互いに異なる」とは、電気信号の振幅（０を示す電位と１を示す電位の差）が互いに異なることを意味する。

第１回路１００は第１トランジスタを有している。第１トランジスタには、第１導電型のトランジスタと、第２導電型のトランジスタがある。第１導電型の第１トランジスタ１２１は第２導電型のウェル１２０に形成されており、ソース及びドレインとなる２つの第１導電型の不純物領域１２４及びゲート電極１２６を有している。第２導電型の第１トランジスタ１４１は第１導電型のウェル１４０に形成されており、ソース及びドレインとなる２つの第２導電型の不純物領域１４４及びゲート電極１４６を有している。ゲート電極１２６，１４６それぞれの下にはゲート絶縁膜が位置している。これら２つのゲート絶縁膜は、厚さが略等しい。

ウェル１２０には第２導電型の不純物領域１２２が形成されており、ウェル１４０には第１導電型の不純物領域１４２が形成されている。不純物領域１２２には第１導電型の第１トランジスタ１２１の基準電位（グラウンド電位）を与える配線が接続されており、不純物領域１４２には第２導電型の第１トランジスタ１４１の基準電位を与える配線が接続されている。

第２回路２００は第２トランジスタを有している。第２トランジスタにも、第１導電型のトランジスタと、第２導電型のトランジスタがある。第１導電型の第２トランジスタ２２１は第２導電型のウェル２２０に形成されており、ソース及びドレインとなる２つの第１導電型の不純物領域２２４及びゲート電極２２６を有している。第２導電型の第２トランジスタ２４１は第１導電型のウェル２４０に形成されており、ソース及びドレインとなる２つの第２導電型の不純物領域２４４及びゲート電極２４６を有している。ゲート電極２２６，２４６それぞれの下にはゲート絶縁膜が位置している。本図に示す例において、これら２つのゲート絶縁膜は、第１回路が有する第１トランジスタのゲート絶縁膜に対して厚い。ただし、第１トランジスタと第２トランジスタは、ゲート絶縁膜の厚さが同じであっても良い。

ウェル２２０には第２導電型の不純物領域２２２が形成されており、ウェル２４０には第１導電型の不純物領域２４２が形成されている。不純物領域２２２には第１導電型の第２トランジスタ２２１の基準電位を与える配線が接続されており、不純物領域２４２には第２導電型の第２トランジスタ２４１の基準電位を与える配線が接続されている。

次に、本実施形態にかかる半導体装置の製造方法について説明する。まず基板１０の第１領域（図１の第１回路１００が形成される領域）に第１トランジスタを形成し、基板１０の第２領域（図１の第２回路２００が形成される領域）に第２トランジスタを形成する。次いで、第１トランジスタ上及び第２トランジスタ上に、多層配線層４００を形成する。多層配線層４００を形成するとき、基板１０の第３領域（図１の信号伝達素子３００が形成される領域）の上方に、第１インダクタ３１０及び第２インダクタ３２０が形成される。図１に示す例において、第２インダクタ３２０は、最上層の配線層４４２に形成されたパッド（図示せず）及びボンディングワイヤ（図示せず）を介して、第２回路２００に接続することができる。図１の構成において、「入力される電気信号の電位が互いに異なる」とは、電気信号の振幅（０を示す電位と１を示す電位の差）が互いに異なることを意味する。

次に、本実施形態の作用効果について説明する。２つのインダクタを介して電気エネルギーや電気信号を伝達する場合、２つのインダクタを互いに近づけたほうが高い伝達効率を得られる。このため、通常は、２つのインダクタを可能な限り近づけるように伝達素子を設計する。この設計思想に基づいて第１インダクタ３１０及び第２インダクタ３２０の配置が設計された場合、第２インダクタ３２０は、第１インダクタ３１０の一つ上の配線層に配置される。

これに対して本実施形態では、第１インダクタ３１０は第ｎ配線層に位置しており、第２インダクタ３２０は第ｍ配線層（ｍ≧ｎ＋２）に位置している。そして、第ｎ配線層と第ｍ配線層の間に位置するいずれの配線層にも、第１インダクタ３１０の上方に位置するインダクタが設けられていない。すなわち第２インダクタ３２０は、第１インダクタ３１０の一つ上の配線層ではなく、２つ以上離れた配線層に形成されている。このため、第１インダクタ３１０と第２インダクタ３２０の間に位置する絶縁膜（絶縁層）の数が、上記した通常の設計思想に基づいた場合と比較して増大し、第１インダクタ３１０と第２インダクタ３２０の間の絶縁耐圧が高くなる。この効果は、本実施形態のように、第１インダクタ３１０を第１層目の配線層に位置させ、第２インダクタ３２０を最上層の配線層に位置させた場合に、特に顕著になる。

また、各配線層の配線パターンを変更するのみで、第１インダクタ３１０及び第２インダクタ３２０を形成することができる。このため、半導体装置の製造設備及びプロセス条件を変更することが抑制でき、既存の半導体装置の製造設備の既存の製造条件を活用することができる。

また一つの基板１０の上に、第１回路１００、第２回路２００、及び信号伝達素子３００を同一工程で形成している。このため、半導体装置の製造コストが低くなり、かつ半導体装置が小型になる。

図２は、第２の実施形態にかかる半導体装置の断面図である。この半導体装置は、第２インダクタ３２０が最上層の配線層４４２より下の配線層４３２に位置している点を除いて、第１の実施形態と同様である。図２に示す例において、第２インダクタ３２０は最上層の配線層４４２に形成されたパッド（図示せず）及びボンディングワイヤを介して、第２回路２００に接続することができる。図２の構成においても、図１の構成と同様に、「入力される電気信号の電位が互いに異なる」とは、電気信号の振幅（０を示す電位と１を示す電位の差）が互いに異なることを意味する。

本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、第１インダクタ３１０と第２インダクタ３２０が近づくため、信号伝達効率が向上し、信号伝達素子３００において信号伝達に必要な電力が小さくなる。

図３は、第３の実施形態にかかる半導体装置の断面図である。この半導体装置は、基板１０に第１回路１００及び信号伝達素子３００が形成されており、基板２０に第２回路２００が形成されている点を除いて、第１の実施形態と同様の構成である。本図に示す例において、第１インダクタ３１０は基板１０上の多層配線層４００を介して第１回路１００に接続されており、第２インダクタ３２０は、基板２０の最上層の配線層４４２に形成されたパッド（図示せず）及びボンディングワイヤ（図示せず）を介して、第２回路２００に接続される。図３の構成において、「入力される電気信号の電位が互いに異なる」とは、例えば電気信号の振幅（０を示す電位と１を示す電位の差）が互いに異なる場合、電気信号の基準電位（０を示す電位）が互いに異なる場合、及びこれらの組み合わせの場合がある。

なお、本図に示す例において基板１０上の配線層数と基板２０上の配線層数は同じであるが、互いに異なっていてもよい。また、本図に示す例において、基板１０上の各層及び配線と基板２０上の各層及び配線は、対応する層及び配線の厚さが互いに同じであるが、図４の変形例に示すように、これら層及び配線の厚さが互いに異なっていても良い。なお図４に示す例では、基板２０上の各層及び配線が厚くなっているが、基板１０上の各層及び配線が厚くなっていてもよい。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第１回路１００と第２回路２００が互いに異なる基板１０，２０に形成されているため、第１回路１００の第１トランジスタの基準電位と第２回路２００の第２トランジスタの基準電位が大きく異なっていても（例えば差が１００Ｖ以上）、これらの基準電位が短絡することを防止できる。また、第１インダクタ３１０は第２回路２００ではなく第１回路１００に接続しているため、第１インダクタ３１０と基板１０の間の電位差が大きくなる可能性は低い。従って、第１インダクタ３１０を最下層の配線層に配置しても、第１インダクタ３１０と基板１０の間で絶縁破壊が生じることを抑制できる。

また、複雑な工程を用いなくても、第１トランジスタのゲート絶縁膜と第２トランジスタのゲート絶縁膜の厚さを大きく異ならせることができる。

図５は、第４の実施形態にかかる半導体装置の断面図である。この半導体装置は、基板１０がＳＯＩ（Silicon On Insulator）基板である点、並びに基板１０において、第１回路１００が形成されている第１領域、第２回路２００が形成されている第２領域、及び信号伝達素子３００が形成されている第３領域それぞれの間に埋込絶縁層１８が形成されており、埋込絶縁層１８によってこれらが相互に絶縁されている点を除いて、第１の実施形態と同様である。

基板１０は、ベース基板（例えばシリコン基板）１２上に絶縁層１４及びシリコン層１６をこの順に積層した構造である。第１回路１００の第１トランジスタ及び第２回路２００の第２トランジスタは、シリコン層１６に形成されている。埋込絶縁層１８はシリコン層１６に埋め込まれており、底部が絶縁層１４に接している。図５に示す例において、第２インダクタ３２０は、最上層の配線層４４２に形成されたパッド（図示せず）及びボンディングワイヤ（図示せず）を介して、第２回路２００に接続することができる。図５の構成において、「入力される電気信号の電位が互いに異なる」とは、例えば電気信号の振幅（０を示す電位と１を示す電位の差）が互いに異なる場合、電気信号の基準電位（０を示す電位）が互いに異なる場合、及びこれらの組み合わせの場合がある。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、基板１０において、第１回路１００が形成されている第１領域と第２回路２００が形成されている第２領域とが相互に絶縁されているため、第１回路１００の第１トランジスタの基準電位と第２回路２００の第２トランジスタの基準電位が大きく異なっていても（例えば差が１００Ｖ以上）、これら基準電位が短絡することを抑制できる。

図６は、第５の実施形態にかかる半導体装置の断面図である。この半導体装置は、基板１０のうち第１回路１００が形成された第１領域と信号伝達素子３００が形成された第２領域との間に埋込絶縁層１８が設けられておらず、第１領域と第２領域が電気的に繋がっている点を除いて第４の実施形態にかかる半導体装置と同様の構成である。また第１インダクタ３１０は第１回路１００に接続されている。図６に示す例において、第２インダクタ３２０は、最上層の配線層４４２に形成されたパッド（図示せず）及びボンディングワイヤ（図示せず）を介して、第２回路２００に接続することができる。図６の構成において、「入力される電気信号の電位が互いに異なる」とは、例えば電気信号の振幅（０を示す電位と１を示す電位の差）が互いに異なる場合、電気信号の基準電位（０を示す電位）が互いに異なる場合、及びこれらの組み合わせの場合がある。

本実施形態においても、基板１０において第１領域及び第３領域は第２領域と絶縁されている。このため、第４の実施形態と同様の効果を得ることができる。また、第１領域と第３領域は電気的に繋がっているが、第１インダクタ３１０は第２回路２００ではなく第１回路１００に接続しているため、第１インダクタ３１０と基板１０の間の電位差が大きくなる可能性は低い。従って、第１インダクタ３１０を最下層の配線層４１２に配置しても、第１インダクタ３１０と基板１０の間で絶縁破壊が生じることを抑制できる。

図７は、第６の実施形態にかかる半導体装置の断面図である。この半導体装置は、第１インダクタ３１０の下方に位置する基板１０に複数の埋込絶縁層１８が互いに離間して設けられている点を除いて、第４の実施形態と同様である。図７に示す例において、第２インダクタ３２０は、最上層の配線層４４２に形成されたパッド（図示せず）及びボンディングワイヤ（図示せず）を介して、第２回路２００に接続することができる。図７の構成において、「入力される電気信号の電位が互いに異なる」とは、例えば電気信号の振幅（０を示す電位と１を示す電位の差）が互いに異なる場合、電気信号の基準電位（０を示す電位）が互いに異なる場合、及びこれらの組み合わせの場合がある。

本実施形態によっても第４の実施形態と同様の効果を得ることができる。また、第１インダクタ３１０の下方に位置する基板１０には、複数の埋込絶縁層１８が互いに離間して設けられている。このため、第１インダクタ３１０および第２インダクタ３２０が形成する磁束によって基板１０に渦電流が生じることを抑制でき、信号伝達素子３００のＱ値を小さくすることができる。

図８は、第７の実施形態にかかる半導体装置の断面図である。この半導体装置は、第１インダクタ３１０の下方に位置する基板１０において、絶縁層１４と接している埋込絶縁層１８の代わりに絶縁層１４と分離されている埋込絶縁層１９を用いている点を除いて、第６の実施形態と同様である。埋込絶縁層１９はＳＴＩ（Shallow Trench Isolation）構造を有しており、第１回路１００の第１トランジスタ及び第２回路２００の第２トランジスタの素子分離膜と同一工程で形成することができる。図８に示す例において、第２インダクタ３２０は、最上層の配線層４４２に形成されたパッド（図示せず）及びボンディングワイヤ（図示せず）を介して、第２回路２００に接続することができる。図８の構成において、「入力される電気信号の電位が互いに異なる」とは、例えば電気信号の振幅（０を示す電位と１を示す電位の差）が互いに異なる場合、電気信号の基準電位（０を示す電位）が互いに異なる場合、及びこれらの組み合わせの場合がある。

本実施形態によっても第６の実施形態と同様の効果を得ることができる。なお、埋込絶縁層１９の代わりにＬＯＣＯＳ（Local Oxidation Of Silicon）酸化膜を用いても、同様の効果を得ることができる。

図９は、第８の実施形態にかかる半導体装置の断面図である。本実施形態にかかる半導体装置は、第１インダクタ３１０の下方に位置する基板１０に、第７の実施形態に示した埋込絶縁層１９が形成されている点を除いて、第１の実施形態と同様の構成である。図９に示す例において、第２インダクタ３２０は、最上層の配線層４４２に形成されたパッド（図示せず）及びボンディングワイヤ（図示せず）を介して、第２回路２００に接続することができる。図９の構成において、「入力される電気信号の電位が互いに異なる」とは、電気信号の振幅（０を示す電位と１を示す電位の差）が互いに異なることを意味する。

本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、基板１０に渦電流が生じることを抑制でき、信号伝達素子３００のＱ値を小さくすることができる。なお、埋込絶縁層１９の代わりにＬＯＣＯＳ酸化膜を用いても、同様の効果を得ることができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

１０ 基板
１２ ベース基板
１４ 絶縁層
１６ シリコン層
１８ 埋込絶縁層
１９ 埋込絶縁層
２０ 基板
１００ 第１回路
１２０ ウェル
１２１ 第１導電型の第１トランジスタ
１２２ 不純物領域
１２４ 不純物領域
１２６ ゲート電極
１４０ ウェル
１４１ 第２導電型の第１トランジスタ
１４２ 不純物領域
１４４ 不純物領域
１４６ ゲート電極
２００ 第２回路
２２０ ウェル
２２１ 第１導電型の第２トランジスタ
２２２ 不純物領域
２２４ 不純物領域
２２６ ゲート電極
２４０ ウェル
２４１ 第２導電型の第２トランジスタ
２４２ 不純物領域
２４４ 不純物領域
２４６ ゲート電極
３００ 信号伝達素子
３１０ 第１インダクタ
３２０ 第２インダクタ
４００ 多層配線層
４１０ 絶縁層
４１２ 配線層
４２０ 絶縁層
４２２ 配線層
４３０ 絶縁層
４３２ 配線層
４４０ 絶縁層
４４２ 配線層
５１０ 配線
５２０ 配線
５３０ 配線
５４０ 配線

Claims (7)

1. 基板と、
   前記基板上に形成され、第１回路に接続され、絶縁層及び配線層をこの順にそれぞれｔ回（ｔ≧４）以上交互に積層した多層配線層と、
   前記多層配線層の第ｎ配線層に設けられ、前記第１回路に接続する第１インダクタと、
   前記多層配線層の第ｍ配線層（ｔ≧ｍ≧ｎ＋２）に設けられ、前記第１インダクタの上方に位置している第２インダクタと、
   を備え、
   前記第１インダクタと前記第２インダクタ間の領域において、平面視で配線が形成されていない配線層が、少なくとも１層以上存在する半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第ｍ配線層は最上層の前記配線層であり、前記第２インダクタに接続するボンディングワイヤを備える半導体装置。
3. 請求項２に記載の半導体装置において、
   前記第２インダクタに接続する第２回路を備える半導体装置。
4. 請求項３に記載の半導体装置において、
   前記基板はＳＯＩ（Silicon On Insulator）基板であり、
   前記第１回路は、前記基板の第１領域に形成された第１トランジスタを有しており、
   前記第２回路は、前記基板の第２領域に形成された第２トランジスタを有しており、
   前記ＳＯＩ基板の半導体層は、前記第１領域と前記第２領域を絶縁する埋込絶縁層を有する半導体装置。
5. 請求項４に記載の半導体装置において、
   前記第１トランジスタと前記第２トランジスタは、基準電位が互いに異なる半導体装置。
6. 請求項４又は５に記載の半導体装置において、
   前記第１インダクタ及び前記第２インダクタは、前記ＳＯＩ基板のうち前記第１領域と前記第２領域の間に位置する第３領域の上方に形成され、
   前記埋込絶縁層は、前記第２領域を、前記第１領域及び第３領域から絶縁している半導
   体装置。
7. 請求項２に記載の半導体装置において、
   前記第ｎ配線層は最下層の前記配線層である半導体装置。

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