KR20060115077A - 정전기 방전 보호회로 - Google Patents

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KR20060115077A
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Abstract

낮은 트리거 전압을 갖는 정전기 방전 보호회로를 제공한다.
정전기 방전 보호회로는 두 노드간에 연결되며, ESD 이벤트가 발생할 때 제1 트랜지스터를 턴온시키는 연결부하와, 애벌런치 브레이크다운에 의한 전류를 발생시키는 제2 트랜지스터를 포함하며, 애벌런치 브레이크다운에 의한 전류에 의해 래치업 전류가 발생한다.
ESD, 정전기 방전, 보호회로, 트리거전압, CMOS 인버터

Description

정전기 방전 보호회로{Electrostatic discharge protection device}
도 1은 종래의 정전기 방전 보호 장치를 보여주는 단면도이다.
도 2는 도 1의 정전기 방전 보호 장치의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 정전기 방전 보호회로의 회로도이다.
도 4는 도 3의 정전기 방전 보호회로의 동작을 설명하기 위한 개념도이다.
도 5는 도 3의 정전기 방전 보호회로를 구현한 예를 보여주는 단면도이다.
도 6은 도 3은 정전기 방전 보호회로를 구현한 다른 예를 보여주는 단면도이다.
도 7a 및 7b는 도 3의 정전기 방전 보호회로를 동작과정을 시뮬레이션하여 얻은 결과를 보여주는 도면이다.
도 8은 본 발명의 다른 실시예에 따른 정전기 방전 보호회로의 회로도이다.
도 9는 본 발명의 일 실시예에 따른 정전기 방전 보호회로에 의해 보호되는 집적 회로를 보여주는 간략도이다.
본 발명은 집적 회로와 같이 민감한 전기 장치들을 위한 보호 분야에 관한 것으로, 보다 상세하게는 정전기 방전 상황에서와 같은 과도 전압 방지 분야에 관한 것이다.
반도체 기술의 발전함과 함께 집적회로의 집적도가 크게 증가하고 있다. 집적회로의 집적도가 증가할수록 집적 회로를 정전기 방전(ElectroStatic Discharge; 이하, "ESD"라 함)으로부터 보호해야할 필요성은 더욱 증가되고 있다.
정전기 방전 보호회로로 GGMOS(Gate Grounded Metal Oxide Semiconductor)가 사용되었다. GGMOS는 보호대상 집적회로에 전원을 공급하는 Vdd 단자에 드레인 단자가 연결되고, 보호대상 집적회로를 접지시키는 Vss 단자에 소스 단자가 연결되며, 게이트와 소스가 연결된 MOS로 구현된다. Vdd 단자와 Vss 단자 사이의 MOS는 역방향 바이어스된 다이오드와 같은 동작을 하기 때문에, 보호대상 집적회로에 통상의 전원이 공급될 경우에는 턴오프 상태가 된다. 그렇지만 Vss 단자의 전압이 Vdd 단자의 전압보다 갑자기 높아질 경우에 MOS는 턴온되고 Vss 단자의 양전하(혹은 Vdd 단자의 음전하)를 Vdd 단자(혹은 Vss 단자)로 배출시킴으로써 집적회로를 보호한다. 한편 Vdd 단자의 전압이 갑자기 높아지거나 Vss 전압이 갑자기 낮아지게 될 경우에 큰 역방향 바이어스 전압으로 인해 MOS는 브레이크다운되고 Vdd 단자의 양전하(또는 Vss 단자의 음전하)는 Vss 단자(또는 Vdd 단자)로 배출된다. GGMOS 정전기 방전 보호회로는 낮은 트리거 전압을 갖기는 하지만 기본적으로 MOS의 동작 특성을 따르기 때문에 정전기 방전의 효율이 높지는 않다.
한편, 보다 효율적인 정전기 방전을 위한 보호 장치로 사이리스터(thyristor) 또는 실리콘제어정류기(Silicon Controlled Rectifier; 이하, "SCR"이 라 함)가 고안되었다. 그렇지만 초기 SCR은 높은 트리거 전압을 갖고 있어 트리거 전압 이하의 전압에서 동작하지 않게 되는 문제점이 있었다. 이러한 SCR의 높은 트리거 전압을 낮춘 LVTSCR(Low Voltage Trigger SCR)에 대한 연구가 있었으며, 미합중국 등록특허 6,939,616은 LVTSCR을 개시하고 있다. 이에 대해서는 도 1 및 도 2를 참조하여 설명한다.
도 1을 참조하면, 정전기 방전 보호회로(31)는 P 타입으로 낮게 도핑된 서브스트레이트(30) 안에 형성된다. N 타입으로 낮게 도핑된 N우물(32)이 서브스트레이트(30) 안에 형성되고, N 타입으로 높게 도핑된 영역(34)과 P 타입으로 높게 도핑된 영역(36)이 N우물(32)안에 형성된다. 두 영역들(34, 36)은 정전기 방전 보호회로(31)를 포함하는 집적회로의 패드(38)와 연결된다. N 타입으로 높게 도핑된 영역(42)은 N우물(32)과 서브스트레이트(30) 사이에 걸쳐서 형성된다. 저항(44)의 한 쪽은 패드(38)와 연결되고 다른 쪽은 영역(42)과 연결된다. N 타입으로 높게 도핑된 영역(40)은 N우물(32)로부터 측면으로 멀리 떨어져 있고 접지 또는 기준 전위에 연결된다.
도 2를 참조하면, 트랜지스터(52)는 영역(36)에 의해 제공되는 이미터와 영역(32)에 의해 제공되는 베이스 및 영역(30)에 의해 제공되는 컬렉터를 갖도록 형성된다. 트랜지스터(54)는 영역(32)에 의해 제공되는 컬렉터와 서브스트레이트(30)에 의해 제공되는 베이스 및 영역(40)에 의해 제공되는 이미터를 갖도록 형성된다. 트랜지스터(60)는 영역(42)에 의해 제공되는 컬렉터와 서브스트레이트(30)에 의해 제공되는 베이스 및 영역(40)에 의해 제공되는 이미터를 갖도록 형성된다.
저항(56)은 N 타입으로 높게 도핑된 영역(34)으로부터 P 타입으로 높게 도핑된 영역(36)의 경계를 따라 뻗은 낮게 도핑된 N우물(32)의 저항 특성에 의해 제공된다. 저항(58)은 정전기 방전 보호회로(31)와 서브스트레이트(30)에서 접지로의 연결점(도시되지 않음) 사이의 서브스트레이트(30)의 저항에 의해 제공된다. 저항(46)은 N 타입으로 낮게 도핑된 N우물(32)의 저항 특성에 의해 제공된다. 저항(44)은 트랜지스터(52)의 이미터와 트랜지스터(60)의 컬렉터를 연결한다.
트랜지스터(60)는 낮은 애벌런치 임계 트리거 트랜지스터로서 기능한다. N+로 도핑된 영역(42)과 P 타입으로 도핑된 서브스트레이트(40)간의 갑작스러운 접합 때문에 트랜지스터(60)는 트랜지스터(54)보다 낮은 전압에서 애벌런치 조건에 도달한다. 트랜지스터(60)가 도전되면(conduct), 트랜지스터(60)는 트랜지스터(54)의 베이스에 바이어스 전류를 공급하고, 트랜지스터(54)는 트랜지스터(52)에 베이스 전류를 공급하여 트랜지스터(52)를 턴온시킨다. 따라서, 정전기 방전 보호회로(31)는 저항(56) 및 저항(58)을 통해 흐르는 전류가 트랜지스터들(52, 54)을 위한 바이어스 전압 강하를 공급하기에 부족할 때까지 도전된다.
이와 같은 LVTSCR은 적은 면적으로 많은 전류를 배출시킬 수 있는 초기 SCR의 특성을 갖고 있을 뿐만 아니라, 초기 SCR에 비해 낮은 트리거 전압에서도 동작할 수 있는 장점을 갖는다. 이러한 장점에도 불구하고 LVTSCR에는 다음과 같은 한계점도 있다.
LVTSCR은 사용 중에 전기 과부하(Electrical OverStress; 이하, "EOS"라 함), 즉 고전압 펄스가 발생할 경우에 래치업(latch-up)이 발생될 우려가 있다. 따 라서, LVTSCR을 설계할 때는 EOS성 서지(surge)에 의해 래치업이 발생하는 것을 방지하기 위한 노력이 필요하다. 또한, LVTSCR은 우물 모서리에 도 1의 영역(42)과 같은 N+ 또는 P+ 탭을 삽입해야 하는 추가적인 공정이 필요하다. 이러한 추가적인 공정은 집적 회로 생산비용을 상승시키는 요인이 된다. 이 밖에 영역(42) 부근에 전계가 집중되어 온도가 상승하는 문제점이 발생할 수도 있다.
앞서 살펴본 보았듯이, 종전의 정전기 방전 보호회로는 일정한 한계를 갖고 있다. 따라서 종전의 LVTSCR과 같이 낮은 트리거 전압에서도 동작되고 높은 효율을 가지면서도, EOS성 서지에 강인하고 추가적인 공정을 최소화할 수 있는 정전기 방전 보호회로가 필요하다.
본 발명은 상기와 같은 필요에 따라 안출된 것으로, 낮은 트리거 전압과 래치업에 대한 강인한 특성을 갖는 정전기 방전 보호회로를 제공하는 것을 그 목적으로 한다.
또한 본 발명은 낮은 트리거 전압과 래치업에 대한 강인한 특성을 갖는 정전기 방전 보호회로를 포함한 집적 회로를 제공하는 것을 다른 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 제1 노드 및 제2 노드 사이를 연결하는 정전기 방전 보호 장치는 낮게 도핑된 제1 도전형의 기판과, 상기 기판 표면 위치에서 상기 기판 안에 형성되어 있는, 낮게 도핑된 제2 도전형의 제1 영역과, 상기 기판 표면 위치에서 상기 제1 영역 안에 형성되어 있고 상기 제1 노드와 연결된, 높게 도핑된 제2 도전형의 제2 영역과, 상기 기판 표면 위치에서 상기 제1 영역 안에 상기 제2 영역과 떨어져 형성되어 있는, 높게 도핑된 제1 도전형의 제3 영역과, 상기 기판 표면 위치에서 상기 제1 영역 안에 상기 제3 영역과 떨어져 형성되어 있고 상기 제1 노드와 연결된, 높게 도핑된 제1 도전형의 제4 영역과, 상기 기판 표면 위치에서 상기 기판 안에 상기 제1 영역과 떨어져 형성되어 있고 상기 제2 노드와 연결된, 높게 도핑된 제2 도전형의 제5 영역과, 상기 기판 표면 위치에서 상기 기판 안에 상기 제5 영역과 떨어져 형성되어 있고 상기 제3 영역과 연결된, 높게 도핑된 제2 도전형의 제6 영역과, 상기 기판 표면 위치에서 상기 기판 안에 상기 제6영역과 떨어져 형성되어 있고 상기 제2 노드와 연결된, 높게 도핑된 제1 도전형의 제7 영역과, 상기 제3 영역과 상기 제4 영역 사이에 위치하며 상기 기판 표면 위에 형성된 제1 절연층과, 상기 제5 영역과 상기 제6 영역 사이에 위치하며 상기 기판 표면 위에 형성된 제2 절연층과, 상기 제1 절연층 위에 형성된 제1 게이트와, 상기 제2 절연층 위에 형성되고, 상기 제1 게이트와 연결된 제2 게이트와, 제1 단은 상기 제1 노드와 연결되고 제2 단은 상기 제1 게이트와 연결된 연결 부하를 포함한다.
상기와 같은 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 제1 노드 및 제2 노드 사이를 연결하는 정전기 방전 보호 장치는 낮게 도핑된 제1 도전형의 기판과, 상기 기판 표면 위치에서 상기 기판 안에 형성되어 있는, 낮게 도핑된 제2 도전형의 제1 영역과, 상기 기판 표면 위치에서 상기 제1 영역 안에 형성되어 있고 상기 제1 노드와 연결된, 높게 도핑된 제2 도전형의 제2 영역과, 상기 기판 표면 위치에서 상기 제1 영역 안에 상기 제2 영역과 떨어져 형성되어 있는, 높게 도핑된 제1 도전형의 제3 영역과, 상기 기판 표면 위치에서 상기 제1 영역 안에 상기 제3 영역과 떨어져 형성되어 있고 상기 제1 노드와 연결된, 높게 도핑된 제1 도전형의 제4 영역과, 상기 기판 표면 위치에서 상기 기판 안에 상기 제1 영역과 떨어져 형성되어 있고 상기 제2 노드와 연결된, 높게 도핑된 제2 도전형의 제5 영역과, 상기 기판 표면 위치에서 상기 기판 안에 상기 제5 영역과 떨어져 형성되어 있고 상기 제3 영역과 연결된, 높게 도핑된 제2 도전형의 제6 영역과, 상기 기판 표면 위치에서 상기 기판 안에 상기 제6영역과 떨어져 형성되어 있고 상기 제2 노드와 연결된, 높게 도핑된 제1 도전형의 제7 영역과, 상기 제3 영역과 상기 제4 영역 사이에 위치하며 상기 기판 표면 위에 형성된 제1 절연층과, 상기 제5 영역과 상기 제6 영역 사이에 위치하며 상기 기판 표면 위에 형성된 제2 절연층과, 상기 제1 절연층 위에 형성된 제1 게이트와, 상기 제2 절연층 위에 형성되고, 상기 제1 게이트와 연결된 제2 게이트와, 제1 단은 상기 제2 노드와 연결되고 제2 단은 상기 제1 게이트와 연결된 연결 부하를 포함한다.
상기와 같은 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 집적 회로는 보호 대상 회로가, 상기 보호 대상 회로의 한 단자와 연결된 제1 노드와, 상기 보호 대상 회로의 다른 단자와 연결된 제2 노드와, 낮게 도핑된 제1 도전형의 기판과, 상기 기판 표면 위치에서 상기 기판 안에 형성되어 있는, 낮게 도핑된 제2 도전형의 제1 영역과, 상기 기판 표면 위치에서 상기 제1 영역 안에 형성되어 있고 상기 제1 노드와 연결된, 높게 도핑된 제2 도전형의 제2 영역과, 상기 기판 표면 위치에서 상기 제1 영역 안에 상기 제2 영역과 떨어져 형성되어 있는, 높게 도핑된 제1 도전형의 제3 영역과, 상기 기판 표면 위치에서 상기 제1 영역 안에 상기 제3 영역과 떨어져 형성되어 있고 상기 제1 노드와 연결된, 높게 도핑된 제1 도전형의 제4 영역과, 상기 기판 표면 위치에서 상기 기판 안에 상기 제1 영역과 떨어져 형성되어 있고 상기 제2 노드와 연결된, 높게 도핑된 제2 도전형의 제5 영역과, 상기 기판 표면 위치에서 상기 기판 안에 상기 제5 영역과 떨어져 형성되어 있고 상기 제3 영역과 연결된, 높게 도핑된 제2 도전형의 제6 영역과, 상기 기판 표면 위치에서 상기 기판 안에 상기 제6영역과 떨어져 형성되어 있고 상기 제2 노드와 연결된, 높게 도핑된 제1 도전형의 제7 영역과, 상기 제3 영역과 상기 제4 영역 사이에 위치하며 상기 기판 표면 위에 형성된 제1 절연층과, 상기 제5 영역과 상기 제6 영역 사이에 위치하며 상기 기판 표면 위에 형성된 제2 절연층과, 상기 제1 절연층 위에 형성된 제1 게이트와, 상기 제2 절연층 위에 형성되고, 상기 제1 게이트와 연결된 제2 게이트와, 제1 단은 상기 제1 노드와 연결되고 제2 단은 상기 제1 게이트와 연결된 연결 부하를 포함한다.
상기와 같은 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 집적 회로는 보호 대상 회로와, 상기 보호 대상 회로의 한 단자와 연결된 제1 노드와, 상기 보호 대상 회로의 다른 단자와 연결된 제2 노드와, 낮게 도핑된 제1 도전형의 기판과, 상기 기판 표면 위치에서 상기 기판 안에 형성되어 있는, 낮게 도핑된 제2 도전형의 제1 영역과, 상기 기판 표면 위치에서 상기 제1 영역 안에 형성되어 있고 상기 제1 노드와 연결된, 높게 도핑된 제2 도전형의 제2 영역과, 상기 기판 표면 위치에서 상기 제1 영역 안에 상기 제2 영역과 떨어져 형성되어 있는, 높게 도핑된 제1 도전형의 제3 영역과, 상기 기판 표면 위치에서 상기 제1 영역 안에 상기 제3 영역과 떨어져 형성되어 있고 상기 제1 노드와 연결된, 높게 도핑된 제1 도전형의 제4 영역과, 상기 기판 표면 위치에서 상기 기판 안에 상기 제1 영역과 떨어져 형성되어 있고 상기 제2 노드와 연결된, 높게 도핑된 제2 도전형의 제5 영역과, 상기 기판 표면 위치에서 상기 기판 안에 상기 제5 영역과 떨어져 형성되어 있고 상기 제3 영역과 연결된, 높게 도핑된 제2 도전형의 제6 영역과, 상기 기판 표면 위치에서 상기 기판 안에 상기 제6영역과 떨어져 형성되어 있고 상기 제2 노드와 연결된, 높게 도핑된 제1 도전형의 제7 영역과, 상기 제3 영역과 상기 제4 영역 사이에 위치하며 상기 기판 표면 위에 형성된 제1 절연층과, 상기 제5 영역과 상기 제6 영역 사이에 위치하며 상기 기판 표면 위에 형성된 제2 절연층과, 상기 제1 절연층 위에 형성된 제1 게이트와, 상기 제2 절연층 위에 형성되고, 상기 제1 게이트와 연결된 제2 게이트와, 제1 단은 상기 제2 노드와 연결되고 제2 단은 상기 제1 게이트와 연결된 연결 부하를 포함한다.
상기와 같은 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 제1 노드 및 제2 노드 사이를 연결하는 정전기 방전 보호 장치는 상기 제1 노드와 소스가 연결되며, 제1 타입을 갖는 제1 트랜지스터와, 상기 제2 노드와 소스가 연결되고, 드레인이 상기 제1 트랜지스터의 드레인과 연결되고, 게이트가 상기 제1 트랜지스터의 게이트와 연결되며, 제2 타입을 갖는 제2 트랜지스터와, 제1 단이 상기 제1 노드와 연결되고, 제2 단은 상기 제1 트랜지스터의 게이트와 연결된 연결 부하를 포함한다.
상기와 같은 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 제1 노드 및 제2 노드 사이를 연결하는 정전기 방전 보호 장치는 상기 제1 노드와 소스가 연결되며, 제1 타입을 갖는 제1 트랜지스터와, 상기 제2 노드와 소스가 연결되고, 드레인이 상기 제1 트랜지스터의 드레인과 연결되고, 게이트가 상기 제1 트랜지스터의 게이트와 연결되며, 제2 타입을 갖는 제2 트랜지스터와, 제1 단이 상기 제2 노드와 연결되고, 제2 단은 상기 제1 트랜지스터의 게이트와 연결된 연결 부하를 포함한다.
상기와 같은 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 집적 회로는 보호 대상 회로와, 상기 보호 대상 회로의 한 단자와 연결된 제1 노드와, 상기 보호 대상 회로의 다른 단자와 연결된 제2 노드와, 상기 제1 노드와 소스가 연결되며, 제1 타입을 갖는 제1 트랜지스터와, 상기 제2 노드와 소스가 연결되고, 드레인이 상기 제1 트랜지스터의 드레인과 연결되고, 게이트가 상기 제1 트랜지스터의 게이트와 연결되며, 제2 타입을 갖는 제2 트랜지스터와, 제1 단이 상기 제1 노드와 연결되고, 제2 단은 상기 제1 트랜지스터의 게이트와 연결된 연결 부하를 포함한다.
상기와 같은 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 집적회로는 보호 대상 회로와, 상기 보호 대상 회로의 한 단자와 연결된 제1 노드와, 상기 보호 대상 회로의 다른 단자와 연결된 제2 노드와, 상기 제1 노드와 소스가 연결되며, 제1 타입을 갖는 제1 트랜지스터와, 상기 제2 노드와 소스가 연결되고, 드레인이 상기 제1 트랜지스터의 드레인과 연결되고, 게이트가 상기 제1 트랜지스터의 게이트와 연결되며, 제2 타입을 갖는 제2 트랜지스터와, 제1 단이 상기 제2 노드와 연결되고, 제2 단은 상기 제1 트랜지스터의 게이트와 연결된 연결 부하를 포함한다.
이하, 본 발명의 바람직한 실시예에 따른 전압 제어 발진기를 첨부 도면을 참조하여 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 정전기 방전 보호회로의 회로도이다.
정전기 방전 보호회로는 제1 노드(340)와 제2 노드(350)를 연결하며, 연결 부하(310)와 두 개의 트랜지스터들(320, 330)을 포함한다.
제1 노드(340)와 제2 노드(360)는 정전기에 쉽게 손상될 수 있는 메모리 회로, 마이크로프로세서, 로직 회로 등과 같은 집적회로에 전원을 공급하는 Vdd 패드나 Vss 패드일 수도 있고, 데이터 입출력 패드일 수도 있다.
제1 트랜지스터(320)와 제2 트랜지스터(330)는 CMOS(Complementary MOS) 인버터 구조로 연결된다. 즉, 제1 트랜지스터(320)의 소스(322)는 제1 노드(340)에 연결되고, 제2 트랜지스터(330)의 소스(333)는 제2 노드(350)에 연결된다. 제1 트랜지스터(320)와 제2 트랜지스터(330)의 드레인들(323, 332)은 서로 연결되고, 제1 트랜지스터(320)와 제2 트랜지스터(330)의 게이트들(321, 331)도 서로 연결된다.
연결 부하(310)는 상기 제1 및 제2 트랜지스터들(320, 330)의 게이트들(321, 331)의 연결 노드(360)에 제1 노드(340)의 전압을 전달해준다. 연결 부하(310)는 저항으로 구성할 수도 있지만, MOS 트랜지스터로 구현할 때 CDM(Charge Device Model) 특성이 좋아진다. 도 3에 도시된 연결 부하(310)는 소스(312)가 제1 노드(340)에 연결되고, 게이트(311)및 드레인(313)이 제1 및 제2 트랜지스터들(320, 330)의 게이트들(321, 331)과 연결된, PMOS 트랜지스터이다.
도 3의 정전기 방전 보호회로의 동작을 설명하기 위하여 편의상 제1 노드(340)와 제2 노드(350)를 각각 집적 회로에 전원을 공급하는 Vdd 패드와 Vss 패드라고 가정한다. 제1 노드(340)와 제2 노드(350)에 각각 통상적인 Vdd와 Vss가 입력될 경우에, 연결 부하(310)는 연결 노드(360)를 하이 상태로 풀업시킨다. 연결 노드(360)가 하이 상태로 풀업되면 제1 트랜지스터(320)는 턴오프되고 제2 트랜지스터(330)는 턴온된다. 따라서 연결 노드(370)는 로우 상태로 된다. 제1 트랜지스터(320)가 턴오프 상태에 있기 때문에 제1 노드(340)와 제2 노드(350)간에는 채널이 생기지 않는다. 즉, 정상적인 전원이 제1 노드(340)와 제2 노드(350)에 공급될 때 정전기 방전 보호회로는 동작하지 않는다.
다음으로, 제1 노드(340)에 정전기에 의한 과전압이 입력된 경우의 동작을 살펴본다. 제1 노드(340)에 과전압이 입력되면, 연결 부하(310)를 통해 연결 노드(360)는 하이 상태가 된다. 연결 노드(360)가 하이 상태에 있으면 제2 트랜지스터(330)는 턴온되고, 연결 노드(370)는 로우 상태가 된다. 이 경우에 제1 트랜지스터(320)의 소스(322)와 드레인(323)에 높은 전압이 인가되게 되고, 그 결과 애벌런치 브레이크 다운이 발생한다. 한편, 제1 및 제2 트랜지스터들(320, 330)을 도 3에 도시된 바와 같이 CMOS 인버터 구조로 서브스트레이트 위에 형성하면, 기생 바이폴라접합트랜지스터(이하, "BJT"라 함)가 생긴다. CMOS 인버터의 기생 BJT들은 SCR 구조를 갖는데, 이에 대해서는 도 4를 참조하여 후술한다. 애벌런치 브레이크 다운에 따라 제1 트랜지스터(320)에서 발생된 전류는 기생 BJT들로 형성된 PNPN 구조의 SCR에 베이스에 전류를 공급하고, 그 결과 정전기 방전 보호회로에는 래치업 현상이 발생한다. 래치업 상태는 인가된 정전기가 방전되면 중단된다.
한편, EOS성 서지가 발생할 때 기존의 LVTSCR의 경우에 EOS성 서지가 사라지더라도 래치업 현상이 계속 유지될 가능성이 있지만, CMOS 인버터는 초기에 그 구조를 개발할 당시에 이러한 래치업 문제를 충분히 고려하였기 때문에 래치업 현상이 발생되지 않는다. 한편, CMOS 인버터 구조를 이용하여 정전기 방전 보호회로를 만들 때 종전의 LVTSCR과 달리 우물(well)과 서브스트레이트 간에 걸치는 영역과 같은 공정이 불필요하다.
도 4는 도 3의 정전기 방전 보호회로의 동작을 설명하기 위한 개념도이다.
정전기 방전 보호회로는 제1 노드(440) 또는 제2 노드(450)에 정전기에 의해 인가되는 과전압이 발생할 때 정전기를 배출하여 집적 회로를 보호한다. 편의상 제1 노드(440)는 Vdd 패드이고 제2 노드(450)는 Vss 패드인 것으로 가정하고 설명한다.
도 3의 제1 트랜지스터(320)는 게이트(421)와 절연층(426)과 영역들(422, 423, 425)에 의해 구현될 수 있고, 제2 트랜지스터(330)는 게이트(431)와 절연층(436)과 영역들(432, 433)에 의해 구현될 수 있다.
좀더 자세히 살펴보면, 정전기 방전 보호회로는 연결 부하(410)와 CMOS 인버터 구조를 갖는 2개의 트랜지스터를 포함한다. CMOS 인버터 구조를 갖는 2개의 트 랜지스터는 다음과 같은 구조로 형성된다.
P 타입으로 낮게 도핑된 서브스트레이트(400)의 표면위치에 N 타입으로 낮게 도핑된 N우물(425)이 형성되고, 서브스트레이트(400)의 표면위치에 N우물(425)안에 N 타입으로 높게 도핑된 영역(424)과 P 타입으로 높게 도핑된 영역들(422, 423)이 형성된다.
그리고 서브스트레이트(400)의 표면 위치에 N우물(425)과 떨어진 곳에 N 타입으로 높게 도핑된 영역들(432, 433)과 P 타입으로 높게 도핑된 영역(434)이 형성된다.
절연층(426)은 서브스트레이트(400)의 표면 위에 영역(422)과 영역(423) 사이에 형성되고, 그 위에 게이트(421)가 형성된다. 절연층(436)은 서브스트레이트(400)의 표면 위에 영역(432)과 영역(433) 사이에 형성되고, 그 위에 게이트(431)가 형성된다.
영역(424) 및 영역(422)은 제1 노드(440)에 연결되고, 영역(433)과 영역(434)은 제2 노드(450)에 연결된다. 게이트(421)와 게이트(431)는 연결 부하(410)의 한쪽 단자에 연결되며, 연결 부하(410)의 다른 쪽 단자는 제1 노드(440)에 연결된다. 영역(423)은 영역(432)과 연결된다. 앞서 사용된 "연결"은 두 노드(단자)가 물리적으로 연결되거나 도전체를 통해 전기적으로 연결되어 두 노드(단자)가 등전위 또는 실질적으로 등전위를 이루어 전기적으로 하나의 노드와 같은 상태가 되는 것을 의미한다. 이하에서, "연결"의 의미는 동일하다.
영역(424)은 N우물(425)의 전위를 제1 노드(440)의 전위로 잡아주는 역할을 하고, 영역(434)은 서브스트레이트(400)의 전위를 제2 노드(450)의 전위로 잡아주는 역할을 한다.
이와 같은 CMOS 인버터 구조에서는 기생 BJT에 의해 SCR이 형성될 수 있다. SCR을 형성하는 기생 BJT는 다음과 같이 모델링될 수 있다. PNP 타입의 BJT(Q1)은 영역(422)에 의해 이미터, N우물(425)에 의해 베이스, 그리고 영역(423)에 컬렉터가 제공된다. NPN 타입의 BJT(Q2)는 영역(433)에 의해 이미터, 서브스트레이트(400)에 의해 베이스, 그리고 N우물(425)에 의해 컬렉터가 제공된다. PNP 타입의 BJT(Q3)는 영역(422)에 의해 이미터, N우물(425)에 의해 베이스, 그리고 서브스트레이트(400)에 의해 컬렉터가 제공된다. NPN 타입의 BJT(Q4)는 영역(432)에 의해 이미터, 서브스트레이트(400)에 의해 베이스, 그리고 N우물(425)에 의해 컬렉터가 제공된다. 저항(R1)은 낮게 도핑된 N우물(424)에 의해 제공되고, 저항(R2)은 낮게 도핑된 서브스트레이트에 의해 제공된다.
영역(422)은 N우물(425)과 서브스트레이트(400)의 경계에서 L1 떨어져 있고, 영역(433)은 N우물(425)과 서브스트레이트(400)의 경계에서 L2 떨어져 있다. 이 간격들에 따라 정전기 방전 보호회로의 특성이 달라진다. 따라서, 간격 L1과 L2는 보호 대상회로에서 요구되는 조건, 집적 회로 공정의 설계 규칙(design rule), 공정 방식 등에 따라 조정될 필요가 있다.
양의 ESD 이벤트가 제1 노드(440)에 발생하면, 연결 부하(410)를 통해 게이트(431) 아래에서 영역(432)과 영역(433) 사이에 채널이 형성된다. 즉, 도 3에서 제2 트랜지스터가 턴온된다. 채널이 형성되면, 영역(432)은 제2 노드(450)의 전압 을 갖는 영역(433)과 실질적으로 동일한 전압을 갖는다. 영역(432)은 영역(423)과 연결되어 있으므로 동일한 전압을 갖는다. 즉, 연결 노드(470)는 제2 노드와 실질적으로 동일한 전압을 갖게 되어 낮은 전압 상태에 있다.
한편, 제1 노드(410)에 인가된 고전압은 영역(424)과 영역(422)에 전달된다. 즉, 영역(424)과 영역(422)에 전달된 고전압에 의해 N우물(425)에는 고전압 상태에 있게 된다. 이 때 N우물(425)과 영역(423) 부근에는 높은 전계가 형성되어 애벌런치 브레이크다운 현상이 발생된다. 애벌런치 브레이크다운에 의한 발생된 전자는 "A" 부근에서 영역(423)에서 N우물(425)을 거쳐 영역(424)으로 빠져나간다. 이 때 N우물(425)의 저항성분(R1)에 의해 전압강하가 생기는데, 이로 인하여 BJT(Q1)과 BJT(Q3)를 턴온된다.
기존의 PNPN 구조를 갖는 SCR은 애벌런치 브레이크다운이 N우물(425)과 서브스트레이트(400) 사이, 즉, "B" 부근에서 발생한다. "A" 부근에서 PN접합은 높게 도핑된 P와 낮게 도핑된 N에 의한 접합이지만, "B" 부근에서 PN접합은 낮은 도핑된 N 및 P의 접합이다. 전자의 경우에 후자보다 낮은 전압에서 브레이크 다운이 발생될 수 있다. 따라서, 본 발명의 실시예에 따른 정전기 방전 보호회로는 낮은 트리거 전압(애벌런치 브레이크다운을 발생시키는데 필요한 전압)을 갖는다.
애벌런치 브레이크다운에 의해 BJT(Q1)과 BJT(Q3)가 턴온되면, 이어서 BJT(Q2)과 BJT(Q4)가 턴온된다. BJT(Q2)과 BJT(Q4)가 턴온됨으로써 래치업 전류가 형성되며, 정전기 방전이 끝나면 래치업 현상이 중단된다.
한편, 양의 ESD 이벤트가 제2 노드(450)에 발생한 경우의 동작은 다음과 같 이 설명할 수 있다. 영역(434)과 서브스트레이트(400)는 P형이고, N우물(425)과 영역(424)은 N형이므로 PN 접합 다이오드 구조가 된다. 양의 ESD 이벤트가 제2 노드(450)에 발생할 경우에 다이오드에는 순방향 바이어스가 생기고 따라서, 전류는 제2 노드(450)에서 영역(434)과 서브스트레이트(400)와 N우물(425)과 영역(424)을 거쳐 제1 노드(440)로 빠져나간다. 음의 ESD 이벤트가 제1 노드(440)에서 발생한 경우에도 다이오드에 순방향 바이어스가 생긴다.
한편, 음의 ESD 이벤트가 제2 노드(450)에 발생한 경우에 제2 노드(450)의 전압은 영역(434)을 통해 서브스트레이트(400)에 전달된다. 이 경우에 게이트(431)와 서브스트레이트(400)의 전압 차이에 의해 영역(433)과 영역(432) 사이에 채널이 형성된다. 따라서, 영역(433)을 통해 인가된 제2 노드의 전압은 영역(432)을 거쳐 영역(423)에 전달된다. 한편, 제1 노드(440)의 전압은 영역(424) 및 영역(422)을 통해 N우물(4250)에 전달된다. 이 때 영역(423)과 N우물(425) 사이에 강한 전계가 생기는데, 이로 인하여 애벌런치 브레이크다운이 발생한다. 애벌런치 브레이크다운 이후의 동작은 앞서 양의 ESD 이벤트가 제1 노드(44)에 발생한 경우와 같다.
도 5는 도 3의 정전기 방전 보호회로를 구현한 예를 보여주는 단면도이다.
제1 노드(540)와 제2 노드(550)를 연결하는 정전기 방전 보호 장치는 CMOS 구조를 갖는다. 구체적으로 서브스트레이트(500)의 표면위치에 형성된 N우물(525)안에 제1 노드의 전압을 제공하는 영역(524)과 도 3의 제1 트랜지스터(320)의 소스와 드레인에 해당하는 영역(522)과 영역(523)이 형성된다. N우물(525)과 떨어진 곳에 제2 노드의 전압을 제공하는 영역(534)과 도 3의 제2 트랜지스터(330)의 소스와 드레인에 해당하는 영역(533)과 영역(532)이 형성된다. 영역(522)은 제1 노드(540)에 연결되고, 영역(533)은 제2 노드(550)에 연결된다. 그리고 영역(523)과 영역(532)은 연결 노드(570)에 연결된다. 절연층들(526, 536)위의 게이트들(521, 531)은 연결 노드(560)에 연결된다. 이상의 각 영역들과 노드들은 도 4의 해당부분과 동일하다.
도 3의 연결부하(310)는 PMOS 구조로 도 5에 도시된 바와 같이 구현할 수 있다. 서브스트레이트(500)의 표면위치에 형성된 N우물(515)안에 제1 노드의 전압을 제공하는 영역(514)과 도 3의 소스와 드레인에 해당하는 영역(512)과 영역(513)이 형성된다. 영역(522)과 영역(523) 사이에 서브스트레이트(500) 위에 절연층(516)이 형성되고, 절연층(516) 위에 게이트(511)가 형성된다. 게이트(511)와 영역(513)은 연결 노드(560)를 통해 게이트(521) 및 게이트(531)와 연결된다. 그리고 영역(512)은 제1 노드(540)와 연결된다.
이와 같이 도 3의 연결 부하(310)와 제1 트랜지스터(320)는 서로 다른 N우물을 갖는 PMOS로 구현할 수 있지만, N우물을 공유하는 PMOS로 구현할 수도 있다.
도 6은 도 3은 정전기 방전 보호회로를 구현한 다른 예를 보여주는 단면도이다.
제1 노드(640)와 제2 노드(650)를 연결하는 정전기 방전 보호 장치는 CMOS 구조를 갖는다. 구체적으로 서브스트레이트(600)의 표면위치에 형성된 N우물(625)안에 제1 노드의 전압을 제공하는 영역(624)과 도 3의 제1 트랜지스터(320)의 소스 와 드레인에 해당하는 영역(622)과 영역(623) 및 도 3의 연결 부하(310)의 소스와 드레인에 해당하는 영역(512)과 영역(513)이 형성된다. N우물(625)과 떨어진 곳에 제2 노드의 전압을 제공하는 영역(634)과 도 3의 제2 트랜지스터(330)의 소스와 드레인에 해당하는 영역(633)과 영역(632)이 형성된다. 영역(622)과 영역(612)은 제1 노드(640)에 연결되고, 영역(633)은 제2 노드(650)에 연결된다. 그리고 영역(623)과 영역(632)은 연결 노드(670)에 연결된다. 절연층들(516, 526, 536)위의 게이트들(511, 521, 531) 및 영역(613)은 연결 노드(660)에 연결된다.
도 7a 및 7b는 도 3의 정전기 방전 보호회로를 동작과정을 시뮬레이션하여 얻은 결과를 보여주는 도면이다.
서브스트레이트(700)의 영역들(734, 732, 733, 722, 723, 724)과 N우물(725)과 절연층들(736, 726) 및 게이트들(731, 721) 및 연결 부하(710)는 모두 도 4의 각 해당부분과 동일하다. 트랜지스터들간의 간섭을 줄이기 위하여 STI(Shallow Trench Isolation)들(702, 703)이 형성된다. 도 7a를 보면 Vdd 단자로 3.0 V가 인가될 때 애벌런치 브레이크다운에 의한 전류가 N우물(725)안에 흐르는 것을 알 수 있다. 도 7b는 도 7a가 발생된 이후에 모습을 보여주는 것으로서, 도 7b를 보면 애벌런치 브레이크다운에 의한 전류에 의해 래치업 전류가 흐르는 것을 알 수 있다.
도 8은 본 발명의 다른 실시예에 따른 정전기 방전 보호회로의 회로도이다.
정전기 방전 보호회로는 제1 노드(840)와 제2 노드(850)를 연결하며, 연결 부하(810)와 두 개의 트랜지스터들(820, 830)을 포함한다.
제1 노드(840)와 제2 노드(860)는 정전기에 쉽게 손상될 수 있는 메모리 회로, 마이크로프로세서, 로직 회로 등과 같은 집적회로에 전원을 공급하는 Vdd 패드나 Vss 패드일 수도 있고, 데이터 입출력 패드일 수도 있다.
제1 트랜지스터(820)와 제2 트랜지스터(830)는 CMOS(Complementary MOS) 인버터 구조로 연결된다. 즉, 제1 트랜지스터(820)의 소스(822)는 제1 노드(840)에 연결되고, 제2 트랜지스터(830)의 소스(833)는 제2 노드(850)에 연결된다. 제1 트랜지스터(820)와 제2 트랜지스터(830)의 드레인들(823, 832)은 서로 연결되고, 제1 트랜지스터(820)와 제2 트랜지스터(830)의 게이트들(821, 831)도 서로 연결된다.
연결 부하(810)는 상기 제1 및 제2 트랜지스터들(820, 830)의 게이트들(821, 831)의 연결 노드(860)에 제2 노드(850)의 전압을 전달해준다. 연결 부하(810)는 저항으로 구성할 수도 있지만, MOS 트랜지스터로 구현할 때 CDM(Charge Device Model) 특성이 좋아진다. 도 8에 도시된 연결 부하(810)는 소스(812)가 제2 노드(840)에 연결되고, 게이트(811)및 드레인(813)이 제1 및 제2 트랜지스터들(820, 830)의 게이트들(821, 831)과 연결된, NMOS 트랜지스터이다.
도 8의 정전기 방전 보호회로는 제1 트랜지스터(820)와 제1 트랜지스터(830)는 도 5, 도 6과 동일하게 구현할 수 있으며, 연결 부하(810)는 서브스트레이트 상에 N 타입으로 높게 도핑시킨 두 영역과 절연층 및 게이트로 구현할 수 있다.
도 8의 정전기 방전 보호회로의 동작을 설명하기 위하여 편의상 제1 노드(840)와 제2 노드(850)를 각각 집적 회로에 전원을 공급하는 Vdd 패드와 Vss 패드라고 가정한다. 제1 노드(840)와 제2 노드(850)에 각각 통상적인 Vdd와 Vss가 입 력될 경우에, 연결 부하(810)는 연결 노드(860)를 로우 상태로 풀다운시킨다. 연결 노드(860)가 로우 상태로 풀업되면 제1 트랜지스터(820)는 턴온되고 제2 트랜지스터(830)는 턴오프된다. 따라서 연결 노드(870)는 하이 상태로 된다. 제2 트랜지스터(830)가 턴오프 상태에 있기 때문에 제1 노드(840)와 제2 노드(850)간에는 채널이 생기지 않는다. 즉, 정상적인 전원이 제1 노드(840)와 제2 노드(850)에 공급될 때 정전기 방전 보호회로는 동작하지 않는다.
다음으로, 제2 노드(850)에 음의 ESD 이벤트가 발생된 경우의 동작을 살펴본다. 제2 노드(850)에 음의 전압이 인가되면, 연결 부하(810)를 통해 연결 노드(860)는 로우 상태가 된다. 연결 노드(860)가 로우 상태에 있으면 제1 트랜지스터(820)는 턴온되고, 연결 노드(870)는 하이 상태가 된다. 이 경우에 제2 트랜지스터(830)의 소스(833)와 드레인(832)에 높은 전압이 인가되게 되고, 그 결과 애벌런치 브레이크 다운이 발생한다. 한편, 제1 및 제2 트랜지스터들(820, 830)을 도 8에 도시된 바와 같이 CMOS 인버터 구조로 서브스트레이트 위에 형성하면, 기생 BJT가 생긴다. CMOS 인버터의 기생 BJT들은 SCR 구조를 갖는데, 이는 도 4의 설명을 참조한다. 애벌런치 브레이크 다운에 따라 제2 트랜지스터(820)에서 발생된 전류는 기생 BJT들로 형성된 PNPN 구조의 SCR에 베이스에 전류를 공급하고, 그 결과 정전기 방전 보호회로에는 래치업 현상이 발생한다. 래치업 상태는 인가된 정전기가 방전되면 중단된다. 제1 노드(840)에 양의 ESD 이벤트가 발생된 경우에도 유사하게 제2 트랜지스터(830)가 애벌런치 브레이크다운되고, 결과적으로 기생 BJT로 구성된 SCR을 래치업 시킨다.
한편, 양의 ESD 이벤트가 제2 노드(850)에 발생한 경우 또는 음의 ESD 이벤트가 제1 노드(840)에서 발생한 경우에는 기생 다이오드에 순방향 바이어스가 생기고, 순방향 바이어스된 다이오드 전류로 정전기가 배출된다.
도 9는 본 발명의 일 실시예에 따른 정전기 방전 보호회로에 의해 보호되는 집적 회로를 보여주는 간략도이다.
정전기 방전 보호회로(901)는 보호 대상 회로(980)를 연결하는 두 노드들(940, 950)에 보호 대상 회로(980)와 병렬로 연결된다. 예를 들어 제1 노드(940)는 Vdd 전압을 공급하는 패드가 될 수 있고, 제2 노드(950)는 Vss 전압을 공급하는 패드가 될 수 있다. 정상적인 Vdd와 Vss가 공급될 때 정전기 방전 보호회로(901)는 동작하지 않지만, ESD 이벤트가 발생할 때 정전기 방전 보호회로(901)가 동작하여, 보호 대상 회로(980)가 손상되는 것을 방지한다. 이러한 정전기 방전 보호회로(901)도 3 내지 도 8을 참조하여 앞서 설명한 어떠한 정전기 방전 보호회로가 될 수 있다.
한편 제1 노드(940)와 제2 노드(950) 중 어느 한 노드는 데이터 노드이거나 둘 다 데이터 노드일 수도 있으며, 이 경우에도 ESD 이벤트가 발생할 때 보호 대상회로를 ESD 이벤트에 의한 손상으로부터 보호한다. 물론 하나의 칩이 복수의 정전기 방전 보호회로들을 포함하도록 구현될 수도 있다.
이상에서 P타입의 서브스트레이트에 구현한 정전기 방전 보호회로나 정전기 방전 보호회로를 포함하는 집적 회로를 기준으로 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 N타입의 서브스트레이트에 정전기 방전 보 호회로나 정전기 방전 보호회로를 포함한 집적 회로를 구현할 수 있을 것이다. 그러므로 이상에서 설명한 실시예들은 예시적인 것이며, 한정적인 것이 아니다.
이와 같이 본 발명은 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명은 실시예에 따르면, 정전기 방전 보호회로는 낮은 트리거 전압을 가질 수 있다. 또한 CMOS 인버터 구조를 채택함으로써 정전기 방전 보호회로는 래치업에 대한 강인한 특성을 갖는다.
본 발명의 실시예에 따르면 낮은 트리거 전압과 래치업에 대한 강인한 특성을 갖는 정전기 방전 보호회로를 집적 회로에 포함시켜, 집적 회로가 ESD 이벤트에 의해 손상되는 것을 방지할 수 있다.

Claims (32)

  1. 제1 노드 및 제2 노드 사이를 연결하는 정전기 방전 보호회로에 있어서,
    낮게 도핑된 제1 도전형의 기판;
    상기 기판 표면 위치에서 상기 기판 안에 형성되어 있는, 낮게 도핑된 제2 도전형의 제1 영역;
    상기 기판 표면 위치에서 상기 제1 영역 안에 형성되어 있고 상기 제1 노드와 연결된, 높게 도핑된 제2 도전형의 제2 영역;
    상기 기판 표면 위치에서 상기 제1 영역 안에 상기 제2 영역과 떨어져 형성되어 있는, 높게 도핑된 제1 도전형의 제3 영역;
    상기 기판 표면 위치에서 상기 제1 영역 안에 상기 제3 영역과 떨어져 형성되어 있고 상기 제1 노드와 연결된, 높게 도핑된 제1 도전형의 제4 영역;
    상기 기판 표면 위치에서 상기 기판 안에 상기 제1 영역과 떨어져 형성되어 있고 상기 제2 노드와 연결된, 높게 도핑된 제2 도전형의 제5 영역;
    상기 기판 표면 위치에서 상기 기판 안에 상기 제5 영역과 떨어져 형성되어 있고 상기 제3 영역과 연결된, 높게 도핑된 제2 도전형의 제6 영역;
    상기 기판 표면 위치에서 상기 기판 안에 상기 제6영역과 떨어져 형성되어 있고 상기 제2 노드와 연결된, 높게 도핑된 제1 도전형의 제7 영역;
    상기 제3 영역과 상기 제4 영역 사이에 위치하며 상기 기판 표면 위에 형성된 제1 절연층;
    상기 제5 영역과 상기 제6 영역 사이에 위치하며 상기 기판 표면 위에 형성된 제2 절연층;
    상기 제1 절연층 위에 형성된 제1 게이트;
    상기 제2 절연층 위에 형성되고, 상기 제1 게이트와 연결된 제2 게이트; 및
    제1 단은 상기 제1 노드와 연결되고 제2 단은 상기 제1 게이트와 연결된 연결 부하를 포함하는 정전기 방전 보호회로.
  2. 제1항에 있어서,
    상기 제1 도전형은 P 타입이고, 상기 제2 도전형은 N 타입인 것을 특징으로 하는 정전기 방전 보호회로.
  3. 제1항에 있어서,
    상기 연결 부하는 상기 제1 단이 소스이고, 상기 제2 단은 드레인이며, 상기 드레인과 게이트가 연결된 PMOS 트랜지스터인 것을 특징으로 하는 정전기 방전 보호회로.
  4. 제1 노드 및 제2 노드 사이를 연결하는 정전기 방전 보호회로에 있어서,
    낮게 도핑된 제1 도전형의 기판;
    상기 기판 표면 위치에서 상기 기판 안에 형성되어 있는, 낮게 도핑된 제2 도전형의 제1 영역;
    상기 기판 표면 위치에서 상기 제1 영역 안에 형성되어 있고 상기 제1 노드와 연결된, 높게 도핑된 제2 도전형의 제2 영역;
    상기 기판 표면 위치에서 상기 제1 영역 안에 상기 제2 영역과 떨어져 형성되어 있는, 높게 도핑된 제1 도전형의 제3 영역;
    상기 기판 표면 위치에서 상기 제1 영역 안에 상기 제3 영역과 떨어져 형성되어 있고 상기 제1 노드와 연결된, 높게 도핑된 제1 도전형의 제4 영역;
    상기 기판 표면 위치에서 상기 기판 안에 상기 제1 영역과 떨어져 형성되어 있고 상기 제2 노드와 연결된, 높게 도핑된 제2 도전형의 제5 영역;
    상기 기판 표면 위치에서 상기 기판 안에 상기 제5 영역과 떨어져 형성되어 있고 상기 제3 영역과 연결된, 높게 도핑된 제2 도전형의 제6 영역;
    상기 기판 표면 위치에서 상기 기판 안에 상기 제6영역과 떨어져 형성되어 있고 상기 제2 노드와 연결된, 높게 도핑된 제1 도전형의 제7 영역;
    상기 제3 영역과 상기 제4 영역 사이에 위치하며 상기 기판 표면 위에 형성된 제1 절연층;
    상기 제5 영역과 상기 제6 영역 사이에 위치하며 상기 기판 표면 위에 형성된 제2 절연층;
    상기 제1 절연층 위에 형성된 제1 게이트;
    상기 제2 절연층 위에 형성되고, 상기 제1 게이트와 연결된 제2 게이트; 및
    제1 단은 상기 제2 노드와 연결되고 제2 단은 상기 제1 게이트와 연결된 연결 부하를 포함하는 정전기 방전 보호회로.
  5. 제4항에 있어서,
    상기 제1 도전형은 P 타입이고, 상기 제2 도전형은 N 타입인 것을 특징으로 하는 정전기 방전 보호회로.
  6. 제4항에 있어서,
    상기 연결 부하는 상기 제1 단이 소스이고, 상기 제2 단은 드레인이며, 상기 드레인과 게이트가 연결된 NMOS 트랜지스터인 것을 특징으로 하는 정전기 방전 보호회로.
  7. 보호 대상 회로;
    상기 보호 대상 회로의 한 단자와 연결된 제1 노드;
    상기 보호 대상 회로의 다른 단자와 연결된 제2 노드;
    낮게 도핑된 제1 도전형의 기판;
    상기 기판 표면 위치에서 상기 기판 안에 형성되어 있는, 낮게 도핑된 제2 도전형의 제1 영역;
    상기 기판 표면 위치에서 상기 제1 영역 안에 형성되어 있고 상기 제1 노드와 연결된, 높게 도핑된 제2 도전형의 제2 영역;
    상기 기판 표면 위치에서 상기 제1 영역 안에 상기 제2 영역과 떨어져 형성되어 있는, 높게 도핑된 제1 도전형의 제3 영역;
    상기 기판 표면 위치에서 상기 제1 영역 안에 상기 제3 영역과 떨어져 형성되어 있고 상기 제1 노드와 연결된, 높게 도핑된 제1 도전형의 제4 영역;
    상기 기판 표면 위치에서 상기 기판 안에 상기 제1 영역과 떨어져 형성되어 있고 상기 제2 노드와 연결된, 높게 도핑된 제2 도전형의 제5 영역;
    상기 기판 표면 위치에서 상기 기판 안에 상기 제5 영역과 떨어져 형성되어 있고 상기 제3 영역과 연결된, 높게 도핑된 제2 도전형의 제6 영역;
    상기 기판 표면 위치에서 상기 기판 안에 상기 제6영역과 떨어져 형성되어 있고 상기 제2 노드와 연결된, 높게 도핑된 제1 도전형의 제7 영역;
    상기 제3 영역과 상기 제4 영역 사이에 위치하며 상기 기판 표면 위에 형성된 제1 절연층;
    상기 제5 영역과 상기 제6 영역 사이에 위치하며 상기 기판 표면 위에 형성된 제2 절연층;
    상기 제1 절연층 위에 형성된 제1 게이트;
    상기 제2 절연층 위에 형성되고, 상기 제1 게이트와 연결된 제2 게이트; 및
    제1 단은 상기 제1 노드와 연결되고 제2 단은 상기 제1 게이트와 연결된 연결 부하를 포함하는 집적 회로.
  8. 제7항에 있어서,
    상기 제1 도전형은 P 타입이고, 상기 제2 도전형은 N 타입인 것을 특징으로 하는 집적 회로.
  9. 제7항에 있어서,
    상기 연결 부하는 상기 제1 단이 소스이고, 상기 제2 단은 드레인이며, 상기 드레인과 게이트가 연결된 PMOS 트랜지스터인 것을 특징으로 하는 집적 회로.
  10. 보호 대상 회로;
    상기 보호 대상 회로의 한 단자와 연결된 제1 노드;
    상기 보호 대상 회로의 다른 단자와 연결된 제2 노드;
    낮게 도핑된 제1 도전형의 기판;
    상기 기판 표면 위치에서 상기 기판 안에 형성되어 있는, 낮게 도핑된 제2 도전형의 제1 영역;
    상기 기판 표면 위치에서 상기 제1 영역 안에 형성되어 있고 상기 제1 노드와 연결된, 높게 도핑된 제2 도전형의 제2 영역;
    상기 기판 표면 위치에서 상기 제1 영역 안에 상기 제2 영역과 떨어져 형성되어 있는, 높게 도핑된 제1 도전형의 제3 영역;
    상기 기판 표면 위치에서 상기 제1 영역 안에 상기 제3 영역과 떨어져 형성되어 있고 상기 제1 노드와 연결된, 높게 도핑된 제1 도전형의 제4 영역;
    상기 기판 표면 위치에서 상기 기판 안에 상기 제1 영역과 떨어져 형성되어 있고 상기 제2 노드와 연결된, 높게 도핑된 제2 도전형의 제5 영역;
    상기 기판 표면 위치에서 상기 기판 안에 상기 제5 영역과 떨어져 형성되어 있고 상기 제3 영역과 연결된, 높게 도핑된 제2 도전형의 제6 영역;
    상기 기판 표면 위치에서 상기 기판 안에 상기 제6영역과 떨어져 형성되어 있고 상기 제2 노드와 연결된, 높게 도핑된 제1 도전형의 제7 영역;
    상기 제3 영역과 상기 제4 영역 사이에 위치하며 상기 기판 표면 위에 형성된 제1 절연층;
    상기 제5 영역과 상기 제6 영역 사이에 위치하며 상기 기판 표면 위에 형성된 제2 절연층;
    상기 제1 절연층 위에 형성된 제1 게이트;
    상기 제2 절연층 위에 형성되고, 상기 제1 게이트와 연결된 제2 게이트; 및
    제1 단은 상기 제2 노드와 연결되고 제2 단은 상기 제1 게이트와 연결된 연결 부하를 포함하는 집적 회로.
  11. 제10항에 있어서,
    상기 제1 도전형은 P 타입이고, 상기 제2 도전형은 N 타입인 것을 특징으로 하는 집적 회로.
  12. 제10항에 있어서,
    상기 연결 부하는 상기 제1 단이 소스이고, 상기 제2 단은 드레인이며, 상기 드레인과 게이트가 연결된 NMOS 트랜지스터인 것을 특징으로 하는 집적 회로.
  13. 제1 노드 및 제2 노드 사이를 연결하는 정전기 방전 보호회로에 있어서,
    상기 제1 노드와 소스가 연결되며, 제1 타입을 갖는 제1 트랜지스터;
    상기 제2 노드와 소스가 연결되고, 드레인이 상기 제1 트랜지스터의 드레인과 연결되고, 게이트가 상기 제1 트랜지스터의 게이트와 연결되며, 제2 타입을 갖는 제2 트랜지스터;
    제1 단이 상기 제1 노드와 연결되고, 제2 단은 상기 제1 트랜지스터의 게이트와 연결된 연결 부하를 포함하는 정전기 방전 보호회로.
  14. 제13항에 있어서,
    상기 제1 타입은 PMOS 타입이고, 상기 제2 타입은 NMOS 타입인 것을 특징으로 하는 정전기 방전 보호회로.
  15. 제13항에 있어서,
    상기 연결 부하는 상기 제1 단이 소스이고, 상기 제2 단은 드레인이며, 상기 드레인과 게이트가 연결된 PMOS 트랜지스터인 것을 특징으로 하는 정전기 방전 보호회로.
  16. 제13항에 있어서,
    상기 제2 트랜지스터는 상기 제1 노드에 인가되는 고전압에 응답하여 턴온되어 상기 제1 트랜지스터의 드레인 전압이 상기 제2 노드의 전압과 실질적으로 동일 하게 하는 것을 특징으로 하는 정전기 방전 보호회로.
  17. 제16항에 있어서,
    상기 제1 트랜지스터는 상기 제2 트랜지스터가 턴온되면 애벌런치 브레이크다운에 의해 전류를 발생시켜 제1 및 제2 트랜지스터들의 기생 BJT에 의한 SCR을 래치업시키는 것을 특징으로 하는 정전기 방전 보호회로.
  18. 제1 노드 및 제2 노드 사이를 연결하는 정전기 방전 보호회로에 있어서,
    상기 제1 노드와 소스가 연결되며, 제1 타입을 갖는 제1 트랜지스터;
    상기 제2 노드와 소스가 연결되고, 드레인이 상기 제1 트랜지스터의 드레인과 연결되고, 게이트가 상기 제1 트랜지스터의 게이트와 연결되며, 제2 타입을 갖는 제2 트랜지스터;
    제1 단이 상기 제2 노드와 연결되고, 제2 단은 상기 제1 트랜지스터의 게이트와 연결된 연결 부하를 포함하는 정전기 방전 보호회로.
  19. 제18항에 있어서,
    상기 제1 타입은 PMOS 타입이고, 상기 제2 타입은 NMOS 타입인 것을 특징으로 하는 정전기 방전 보호회로.
  20. 제18항에 있어서,
    상기 연결 부하는 상기 제1 단이 소스이고, 상기 제2 단은 드레인이며, 상기 드레인과 게이트가 연결된 NMOS 트랜지스터인 것을 특징으로 하는 방전 보호회로.
  21. 제18항에 있어서,
    상기 제1 트랜지스터는 상기 제1 노드에 인가되는 저전압에 응답하여 턴온되어 상기 제2 트랜지스터의 드레인 전압이 상기 제1 노드의 전압과 실질적으로 동일하게 하는 것을 특징으로 하는 정전기 방전 보호회로.
  22. 제21항에 있어서,
    상기 제2 트랜지스터는 상기 제1 트랜지스터가 턴온되면 애벌런치 브레이크다운에 의해 전류를 발생시켜 제1 및 제2 트랜지스터들의 기생 BJT에 의한 SCR을 래치업시키는 것을 특징으로 하는 정전기 방전 보호회로.
  23. 보호 대상 회로;
    상기 보호 대상 회로의 한 단자와 연결된 제1 노드;
    상기 보호 대상 회로의 다른 단자와 연결된 제2 노드;
    상기 제1 노드와 소스가 연결되며, 제1 타입을 갖는 제1 트랜지스터;
    상기 제2 노드와 소스가 연결되고, 드레인이 상기 제1 트랜지스터의 드레인과 연결되고, 게이트가 상기 제1 트랜지스터의 게이트와 연결되며, 제2 타입을 갖는 제2 트랜지스터;
    제1 단이 상기 제1 노드와 연결되고, 제2 단은 상기 제1 트랜지스터의 게이트와 연결된 연결 부하를 포함하는 집적 회로
  24. 제23항에 있어서,
    상기 제1 타입은 PMOS 타입이고, 상기 제2 타입은 NMOS 타입인 것을 특징으로 하는 집적 회로.
  25. 제23항에 있어서,
    상기 연결 부하는 상기 제1 단이 소스이고, 상기 제2 단은 드레인이며, 상기 드레인과 게이트가 연결된 PMOS 트랜지스터인 것을 특징으로 하는 집적 회로.
  26. 제23항에 있어서,
    상기 제2 트랜지스터는 상기 제1 노드에 인가되는 고전압에 응답하여 턴온되어 상기 제1 트랜지스터의 드레인 전압이 상기 제2 노드의 전압과 실질적으로 동일하게 하는 것을 특징으로 하는 집적 회로.
  27. 제26항에 있어서,
    상기 제1 트랜지스터는 상기 제2 트랜지스터가 턴온되면 애벌런치 브레이크다운에 의해 전류를 발생시켜 제1 및 제2 트랜지스터들의 기생 BJT에 의한 SCR을 래치업시키는 것을 특징으로 하는 집적 회로.
  28. 보호 대상 회로;
    상기 보호 대상 회로의 한 단자와 연결된 제1 노드;
    상기 보호 대상 회로의 다른 단자와 연결된 제2 노드;
    상기 제1 노드와 소스가 연결되며, 제1 타입을 갖는 제1 트랜지스터;
    상기 제2 노드와 소스가 연결되고, 드레인이 상기 제1 트랜지스터의 드레인과 연결되고, 게이트가 상기 제1 트랜지스터의 게이트와 연결되며, 제2 타입을 갖는 제2 트랜지스터;
    제1 단이 상기 제2 노드와 연결되고, 제2 단은 상기 제1 트랜지스터의 게이트와 연결된 연결 부하를 포함하는 집적 회로.
  29. 제28항에 있어서,
    상기 제1 타입은 PMOS 타입이고, 상기 제2 타입은 NMOS 타입인 것을 특징으로 하는 집적 회로.
  30. 제28항에 있어서,
    상기 연결 부하는 상기 제1 단이 소스이고, 상기 제2 단은 드레인이며, 상기 드레인과 게이트가 연결된 NMOS 트랜지스터인 것을 특징으로 하는 집적 회로.
  31. 제28항에 있어서,
    상기 제1 트랜지스터는 상기 제2 노드에 인가되는 저전압에 응답하여 턴온되어 상기 제2 트랜지스터의 드레인 전압이 상기 제1 노드의 전압과 실질적으로 동일하게 하는 것을 특징으로 하는 집적 회로.
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    상기 제2 트랜지스터는 상기 제1 트랜지스터가 턴온되면 애벌런치 브레이크다운에 의해 전류를 발생시켜 제1 및 제2 트랜지스터들의 기생 BJT에 의한 SCR을 래치업시키는 것을 특징으로 하는 집적 회로.
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