JP2012109773A - ゲート駆動回路 - Google Patents
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Abstract
【解決手段】NOEMI回路を有するゲート駆動回路10において、ゲートチャージアップ用の回路12を構成するpチャネルMOSFET(QP1)とゲートディスチャージ用の回路13を構成するnチャネルMOSFET(QN1)に同型NOEMI回路14,15を直列接続することで、QP1,QN1で発生するホットキャリア量を抑制することができる。
【選択図】 図1
Description
図10のVinにHI電位の信号を入力すると、ゲート駆動回路50を構成するQN1がオン状態となり、VoutはLO電位となる。これによりVoutにゲートが接続しているQN4はターンオフする。
しかし、QN4のドレイン・ソース間電圧Vds4(=Vd3)の影響でVd1が持ち上げられる箇所は図12のBに示すようにVd1が低下する途中であり、しかも持ち上げられる程度はシミュレーションでは小さい。
また、図8のQP1がオンしてQN4がターンオンするときに、QP1にホットキャリアが発生し前記と同様に素子を劣化させる。
例えば、特許文献1には、サージ電圧Vsの発生時にパワーMOSのゲート電圧を積極的に上げ、サージ電流をパワーMOSに流すことでサージ電圧Vsを抑制する方法が記載されている。
ホットキャリアの発生を抑制することで、ホットキャリアによる素子特性劣化を防止できて高信頼性のゲート駆動回路を製作することができる。
図4は、図1のVoutを図9のQN4のVgに接続した回路図である。この回路で図2および図3に示す各部の波形をシミュレーションした。シミュレーションに用いた各素子のサイズについて説明する。QN1、QN2、QP1、QP2のチャネル幅Wとチャネル長Tはいずれも、例えば、W/T=1000μm/1μmとした。また、しきい値電圧Vthは、例えば、QN1、QN2は2V、QP1,QP2は1Vとした。
また、ゲートチャージアップ回路22のQP1とゲートディスチャージ用の回路23のQN1はVinの電位に応じて交互にオン状態またはオフ状態となる。
つまり、図5の第1混成MOEMI回路24の面積または第2混成MOEMI回路25の面積と、図1の第1同型MOEMI回路14のQP2の面積または第2同型MOEMI回路のQN2の面積15とは同じである。
VinにLO電位の信号が入力されているとき、QP1はオン状態、QN1はオフ状態にある。この時、VoutはHI電位にあり、チャージアップ電流がQP1、QN3,QP2を流れ、Voutに接続されたQN4のゲート容量Cg(=Cgs+Cgd)を充電する。そうするとQN4がオン状態となる。
図7は、図5のVds1(Vds1)、Vd2−Vd1(Vds2),Id1の各波形を示す図である。
各素子のサイズは、Wをチャネル幅、Tをチャネル長さとし、例えば、QN1、QP1はW/T=1000μm/1μm、QN2、QN3、QP2、QP3はW/T=500μm/1μmである。全体の混成NOEMの合計面積(QN2,QP3,QN3,QP2を合計した面積)は図1の同型NOEMI回路14、15の合計面積(QN2、QP2の合計の面積)と同一になるようにした。
11、21、51 インバータ回路
12、22 ゲートチャージアップ用の回路
13、23 ゲートディスチャージ用の回路
14 第1同型NOEMI回路
15 第2同型NOEMI回路
24 第1混成NOEMI回路
25 第2混成NOEMI回路
60 主回路
QP1,QP2,QP3 pチャネルMOSFET
QN1,QN2,QN3 nチャネルMOSFET
QN4 パワーMOSFET(nチャネル型)
Vcc、Vcco 電源の高電位側端子
GND 電源の低電位側端子
Vout 出力端子
Vin 入力端子
Vg ゲート端子
R1 ゲート抵抗
R2 抵抗
L1 インダクタ
a,b 接続点
Claims (6)
- 絶縁ゲート型スイッチング素子を駆動し、該絶縁ゲート型スイッチング素子のゲート容量を充電するゲートチャージアップ用の回路と、前記ゲートチャージアップ用回路に直列接続され前記ゲート容量の電荷を放電するゲートディスチャージ用の回路とを有するゲート駆動回路であって、
前記ゲートチャージアップ用の回路が第1pチャネルMOSFETと、該第1pチャネルMOSFETのドレインにソースが直列接続する第1同型NOEMI回路を構成する第2pチャネルMOSFETとからなり、前記ゲートディスチャージ用の回路が、第1nチャネルMOSFETと、該第1nチャネルMOSFETのドレインにソースが直列接続する第2同型NOEMI回路を構成する第2nチャネルMOSFETとからなり、前記第2pチャネルMOSFETのドレインに前記第2nチャネルMOSFETのドレインが直列接続し、前記第1pチャネルMOSFETのソースが電源の高電位側端子に接続し、前記第1nチャネルMOSFETのソースが前記電源の低電位側端子し接続し、前記第2pチャネルMOSFETのゲートが前記電源の低電位側端子に接続し、前記第2nチャネルMOSFETのゲートが前記電源の高電位側端子に接続し、前記第1pチャネルMOSFETのゲートと前記第1nチャネルMOSFETのゲートが互いに接続し、該接続点が入力端子に接続し、前記第2pチャネルMOSFETのドレインと前記第2nチャネルMOSFETのドレインとが接続する接続点に出力端子が接続することを特徴とするゲート駆動回路。 - 前記第1pチャネルMOSFET、前記第2pチャネルMOSFET、前記第1nチャネルMOSFETおよび前記第2nチャネルMOSFETのそれぞれのチャネル幅がおなじであることを特徴とする請求項1に記載のゲート駆動回路。
- 絶縁ゲート型スイッチング素子を駆動し、該絶縁ゲート型スイッチング素子のゲート容量を充電するゲートチャージアップ用の回路と、前記ゲートチャージアップ用回路に直列接続され前記ゲート容量の電荷を放電するゲートディスチャージ用の回路とを有するゲート駆動回路であって、
前記ゲートチャージアップ用の回路が第1pチャネルMOSFETと、該第1pチャネルMOSFETのドレインに直列接続するゲートチャージアップ用の回路の一部を構成する第1混成NOEMI回路とを有し、前記ゲートディスチャージ用の回路が第1nチャネルMOSFETと、該第1nチャネルMOSFETのドレインに直列接続するゲートディスチャージ用の回路の一部を構成する第2混成NOEMI回路とを有し、前記第1混成NOEMI回路が互いに並列接続する第2pチャネルMOSFETおよび第3nチャネルMOSFETからなり、前記第2混成NOEMI回路が互いに並列接続する第2nチャネルMOSFETおよび第3pチャネルMOSFETからなり、前記第2pチャネルMOSFETのゲートおよび第3pチャネルMOSFETのゲートがそれぞれ電源の低電位側端子に接続し、前記第2nチャネルMOSFETのゲートおよび第3nチャネルMOSFETのゲートがそれぞれ前記電源の高電位側端子に接続し、前記第2pチャネルMOSFETのソースが前記第1pチャネルMOSFETのドレインに接続し、前記第3nチャネルMOSFETのソースが前記第1nチャネルMOSFETのドレインに接続し、前記第1pチャネルMOSFETのソースが前記電源の高電位側端子に接続し、前記第1nチャネルMOSFETのソースが前記電源の低電位側端子に接続し、前記第1pチャネルMOSFETのゲートと前記第1nチャネルMOSFETのゲートが入力信号が入力される入力端子に接続し、前記第2pチャネルMOSFETのドレインと前記第3nチャネルMOSFETのドレインの接続点が抵抗を介して前記絶縁ゲート型スイッチング素子のゲートに接続する出力端子に接続することを特徴とするゲート駆動回路。 - 前記第1混成NOEMI回路を構成する第2pチャネルMOSFETおよび第3nチャネルMOSFETのそれぞれのチャネル幅が、前記第1pチャネルMOSFETのチャネル幅の半分であり、前記第2混成NOEMI回路を構成する第2nチャネルMOSFETおよび第3pチャネルMOSFETのそれぞれのチャネル幅が、前記第1nチャネルMOSFETのチャネル幅の半分であることを特徴とする請求項3に記載のゲート駆動回路。
- 前記ゲートチャージアップ用の回路と前記ゲートディスチャージ用の回路でインバータ回路を構成することを特徴とする請求項1または3に記載のゲート駆動回路。
- 前記絶縁ゲート型スイッチング素子が、IGBTもしくはパワーMOSFETであることを特徴とする請求項1または3に記載のゲート駆動回路。
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0483419A (ja) * | 1990-07-26 | 1992-03-17 | Seiko Epson Corp | 半導体装置 |
JP2003133938A (ja) * | 2001-10-26 | 2003-05-09 | Mitsubishi Electric Corp | 出力回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020533911A (ja) * | 2017-09-13 | 2020-11-19 | ザイリンクス インコーポレイテッドXilinx Incorporated | 集積回路のための、グリッチのない広供給範囲トランシーバ |
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