KR19990012646A - 출력버퍼회로 - Google Patents

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Abstract

본 발명은 출력버퍼회로에 관한 것으로, 종래의 출력버퍼회로는 출력신호가 그 전위가 급격하게 천이 하도록 출력함으로써, 외부회로의 수신단에서 오버슈트가 발생하여 오동작을 하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 인에이블신호(EN)에 따라 인에이블되어 인가되는 입력신호(IN)를 반전출력하며, 입력신호(IN)가 저전위에서 고전위로 천이하는 경우 출력신호의 지연시간을 단축하는 제 1구동부(10)와; 상기 인에이블신호(EN)에 따라 인에이블되어 인가되는 입력신호(IN)를 반전출력하며, 입력신호(IN)가 고전위에서 저전위로 천이하는 경우 출력신호의 지연시간을 단축하는 제 2구동부(20)와; 전원전압(VDD)과 접지사이에 직렬접속되어 각각의 게이트에 인가되는 상기 제 1구동부(10) 및 제 2구동부(20)의 출력신호에 따라 도통제어되어 그 접속점에서 출력신호(OUT)를 출력하는 피모스 트랜지스터(PMO) 및 엔모스 트랜지스터(NMO)로 구성하여, 모스 트랜지스터의 기생캐패시터를 이용하여 완만한 기울기의 천이구간을 갖는 출력신호를 형성하고, 캐패시터의 충방전을 이용하여 그 출력신호의 지연시간을 단축함으로써, 이후에 상기 출력신호를 입력으로 받는 외부회로의 입력단에서 오버슈트가 발생하는 것을 방지하여 궁극적으로 전체 회로가 오동작 없이 안정된 동작을 하도록 하는 효과가 있다.

Description

출력버퍼회로
본 발명은 출력버퍼회로에 관한 것으로, 특히 디지털신호의 상승 및 하강시간을 늘려 신호전달시 발생되는 오버슈트(overshoot)를 줄여 안정된 디지털신호를 전달하는데 적당하도록 한 출력버퍼회로에 관한 것이다.
일반적으로, 출력버퍼회로는 인버터의 직렬접속으로 구성되며, 그 기능은 전압을 외부회로에 적당하게 조절하거나, 외부회로의 동기에 맞춰 출력신호를 출력하게 된다. 또한 디지털신호등은 긴 신호경로를 거치면서 그 신호경로의 고유한 주파수 특성으로 급격한 상승시간 및 하강시간을 갖는 구간을 갖게 된다. 이와 같은 현상을 보통 오버슈트(overshoot)라고 하고, 이로 인해 수신측에서는 동작오류가 발생하게 되며, 이와 같은 종래의 출력버퍼회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1은 종래 출력버퍼회로도로서, 이에 도시한 바와 같이 전원전압(VDD)과 접지사이에 직렬접속되고, 각각의 게이트에 인가되는 입력신호(IN)에 따라 도통제어되는 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)와; 전원전압(VDD)과 접지사이에 직렬접속되고, 각각의 게이트에 인가되는 상기 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)의 드레인측 신호에 따라 도통제어되어 그 접속점에서 출력신호(OUT)를 출력하는 피모스 트랜지스터(PM2) 및 엔모스 트랜지스터(NM2)로 구성된다.
이하, 상기와 같이 구성된 종래 출력버퍼의 동작을 설명한다.
먼저, 도2의 (a)에 도시한 바와 같이 저전위의 입력신호(IN)가 입력되면, 그 저전위 입력신호(IN)를 게이트에 인가 받은 피모스 트랜지스터(PM1)는 도통되고, 엔모스 트랜지스터(NM1)는 턴오프 된다. 이때, 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 드레인측은 전원전압(VDD)에 의해 고전위가 되며, 이러한 고전위신호를 게이트에 인가 받은 피모스 트랜지스터(PM2)는 턴오프되고, 엔모스 트랜지스터(NM2)는 도통되어 피모스 트랜지스터(PM2)와 엔모스 트랜지스터(NM2)의 드레인측에서는 접지에 의한 저전위 출력신호(OUT)가 도2의 (b)에 도시한 바와 같이 출력된다.
그 다음, 도2의 (a)에 도시한 바와 같이 상기 입력신호(IN)가 고전위로 천이 하여 인가되면, 그 고전위 입력신호(IN)를 게이트에 인가 받은 피모스 트랜지스터(PM1)는 턴오프되고, 엔모스 트랜지스터(NM1)는 도통되어 각각의 드레인측은 접지에 의해 저전위가 되고, 상기 저전위신호를 게이트에 인가 받은 피모스 트랜지스터(PM2)는 도통되고, 엔모스 트랜지스터(NM2)는 턴오프 되어 출력신호(OUT)를 전원전압(VDD)에 의해 도2의 (b)에 도시한 바와 같이 고전위로 출력된다.
상기에서와 같이 종래의 출력버퍼회로는 입력신호(IN)와 동일한 출력신호(OUT)를 출력하게 되며, 상기 출력신호(OUT)를 긴 신호경로를 통해 입력받은 외부회로의 수신측에서는 그 긴 신호경로의 고유한 주파수특성에 의해 도2의 (c)에 도시한 바와 같이 상기 출력신호(OUT)의 상승 및 하강에지에서 오버슈트가 발생하게 된다.
상기한 바와 같이 종래의 출력버퍼회로는 출력신호가 그 전위가 급격하게 천이 하도록 출력함으로써, 외부회로의 수신단에서 오버슈트가 발생하여 오동작을 하는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 출력신호의 천이구간이 완만한 경사를 갖도록 출력하여 외부회로의 수신단에서 오버슈트를 발생시키지 않는 출력버퍼회로의 제공에 그 목적이 있다.
도1은 종래 출력버퍼회로도.
도2는 도1에 있어서, 주요부분파형도.
도3은 본 발명 출력버퍼회로도.
도4는 도3에 있어서, 주요부분파형도.
***도면의 주요 부분에 대한 부호의 설명***
10:제 1구동부 11,21:전류미러부
20:제 2구동부
이와 같은 목적은 외부의 인에이블신호에 따라 인에이블되어 인가되는 입력신호를 반전출력하며, 그 입력신호가 저전위에서 고전위로 천이하는 경우 출력신호의 지연시간을 단축하는 제 1구동부와; 상기 인에이블신호에 따라 인에이블되어 인가되는 입력신호를 반전출력하며, 그 입력신호가 고전위에서 저전위로 천이하는 경우 출력신호의 지연시간을 단축하는 제 2구동부와; 전원전압과 접지사이에 직렬접속되어 각각의 게이트에 인가되는 상기 제 1구동부 및 제 2구동부의 출력신호에 따라 도통제어되어 그 접속점에서 출력신호를 출력하는 피모스 트랜지스터 및 엔모스 트랜지스터로 구성하여 모스 트랜지스터의 기생캐패시터를 이용하여 완만한 기울기를 갖으며 천이하는 출력신호를 생성하고, 제 1 및 제 2구동부를 사용하여 입력신호에 비해 지연되는 출력신호의 지연시간을 단축시킴으로써 달성되는 것으로 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명 출력버퍼회로도로서, 이에 도시한 바와 같이 인에이블신호(EN)에 따라 인에이블되어 인가되는 입력신호(IN)를 반전출력하며, 입력신호(IN)가 저전위에서 고전위로 천이하는 경우 출력신호의 지연시간을 단축하는 제 1구동부(10)와; 상기 인에이블신호(EN)에 따라 인에이블되어 인가되는 입력신호(IN)를 반전출력하며, 입력신호(IN)가 고전위에서 저전위로 천이하는 경우 출력신호의 지연시간을 단축하는 제 2구동부(20)와; 전원전압(VDD)과 접지사이에 직렬접속되어 각각의 게이트에 인가되는 상기 제 1구동부(10) 및 제 2구동부(20)의 출력신호에 따라 도통제어되어 그 접속점에서 출력신호(OUT)를 출력하는 피모스 트랜지스터(PMO) 및 엔모스 트랜지스터(NMO)로 구성된다.
상기 제 1구동부(10)는 인에이블신호(EN)에 따라 도통제어되는 엔모스 트랜지스터(NME)와; 상기 엔모스 트랜지스터(NME)가 도통됨에 따라 전원전압에 의한 전류를 저항(R1)과 상기 엔모스 트랜지스터(NME)를 통해 흐르는 전류와 동일한 전류를 다른 경로에 흐르게 하는 전류미러부(11)와; 전원전압(VDD)과 상기 전류미러부(11)의 다른 경로 사이에 직렬접속되고 각각의 게이트에 인가되는 입력신호(IN)에 따라 도통제어되어 그 접속점에서 출력신호를 출력하는 피모스 트랜지스터(PMI1) 및 엔모스 트랜지스터(NMI1)와; 상기 엔모스 트랜지스터(NMI1)의 소스와 전류미러부(11)의 접점에 일측단이 접속되고, 타측단에 전원전압(VDD)을 인가 받아 소정의 전하량을 충방전하는 캐패시터(MPC)로 구성되고, 상기 전류미러부(11)는 상기 엔모스 트랜지스터(NME)의 소스에 드레인과 게이트가 공통접속되며 소스가 접지된 엔모스 트랜지스터(NM1)와; 상기 엔모스 트랜지스터(NMI1)의 소스에 그 드레인이 접속되고, 게이트는 상기 엔모스 트랜지스터(NM1)의 게이트에 접속되며, 소스가 접지된 엔모스 트랜지스터(NM2)로 구성된다.
상기 제 2구동부(20)는 상기 제 1구동부(10)에 구비된 엔모스 트랜지스터(NME)의 소스측 신호에 따라 도통제어되며, 소스가 접지된 엔모스 트랜지스터(NM3)와; 상기 엔모스 트랜지스터(NM3)가 도통됨에 따라 상기 엔모스 트랜지스터(NM3)에 흐르는 전류와 동일한 전류를 다른 경로에 생성하는 전류미러부(21)와; 상기 전류미러부(21)의 다른 경로와 접지사이에 직렬접속되며, 각각의 게이트에 인가되는 입력신호(IN)에 따라 도통제어되어 그 접점에서 출력신호를 출력하는 피모스 트랜지스터(PMI2) 및 엔모스 트랜지스터(NMI2)와; 상기 피모스 트랜지스터(PMI2)의 소스에 일측이 접속되고 타측이 접지된 캐패시터(NMC)로 구성되며, 상기 전류미러부(21)는 소스에 전원전압(VDD)을 인가 받고, 소스 및 드레인이 상기 엔모스 트랜지스터(NM3)의 드레인에 접속된 피모스 트랜지스터(PM1)와; 상기 피모스 트랜지스터(PM1)의 게이트에 게이트가 접속되고, 소스에 전원전압(VDD)을 인가 받으며, 드레인은 상기 피모스 트랜지스터(PMI2)의 소스에 접속된 피모스 트랜지스터(PM2)로 구성된다.
이하, 상기와 같이 구성된 본 발명 출력버퍼회로의 동작을 설명한다.
먼저, 인에이블신호가 고전위로 엔모스 트랜지스터(NME)의 게이트에 인가되면, 상기 엔모스 트랜지스터(NME)는 도통되고, 전원전압(VDD)에 의한 전류가 저항(R1), 엔모스 트랜지스터(NME) 및 전류미러부(11)의 엔모스 트랜지스터(NM1)를 통해 접지로 흐른다. 또한, 상기와 같이 접지로 흐르는 전류와 동일한 크기의 전류가 전류미러부(11)의 다른 엔모스 트랜지스터(NM2)를 통해 흐르게 되고, 입력신호(IN)가 인가되지 않은 상태이므로 피모스 트랜지스터(PMI1) 및 엔모스 트랜지스터(NMI1)는 모두 턴오프 상태이므로 상기 엔모스 트랜지스터(NM2)를 통해 접지로 흐르는 전류에 의해 캐패시터(PMC)는 충전된다.
이때, 상기 인에이블신호(EN)에 의해 엔모스 트랜지스터(NME)가 도통되면, 상기 엔모스 트랜지스터(NME)의 소스에 드레인이 접속된 엔모스 트랜지스터(NM3)가 도통되며, 이에 따라 전류미러부(21)는 상기 엔모스 트랜지스터(NM3)를 통해 접지로 흐르는 전류와 동일한 전류를 캐패시터(NMC)의 일측으로 흐르게 하여 캐패시터(NMC)를 충전하게 된다.
그 다음, 도4의 (a)에 도시한 바와 같이 상기 입력신호가 저전위로 입력되면 제 1구동부(10)의 피모스 트랜지스터(PMI1)는 도통되고, 엔모스 트랜지스터(NMI1)는 턴오프 되며, 상기 피모스 트랜지스터(PMI1)와 엔모스 트랜지스터(NMI1)의 접점측에서 출력되는 신호는 고전위로 피모스 트랜지스터(PMO)의 게이트에 인가되어 피모스 트랜지스터(PMO)를 턴오프 시킨다. 이때 피모스 트랜지스터(PMO)의 게이트에는 일측단이 게이트에 접속되고, 타측단이 접지된 기생캐패시터(GC1)가 서서히 충전이되면서 턴오프 된다.
그리고, 상기 저전위의 입력신호(IN)에 따라 피모스 트랜지스터(PMI2)와 엔모스 트랜지스터(NMI2)는 각각 도통 및 턴오프 되어 그 접속점측신호를 고전위로 출력하여 엔모스 트랜지스터(NMO)를 도통시킨다. 이때 역시 엔모스 트랜지스터(NMO)의 게이트에 일측단이 접속되고 타측단이 접지된 기생캐패시터(GC2)에 서서히 충전이 일어나면서 엔모스 트랜지스터(NM0)가 도통된다.
이와 같이 피모스 트랜지스터(PMO)가 턴오프되고, 엔모스 트랜지스터(NMO)가 도통됨으로써, 출력신호(OUT)는 저전위로 출력된다.
그 다음, 상기 입력신호(IN)가 고전위로 천이하여 입력되면, 제 1구동부(10)의 피모스 트랜지스터(PMI1)는 턴오프되고, 엔모스 트랜지스터(NMI1)는 도통된다. 이에 따라 피모스 트랜지스터(PMO)는 턴온이 되나 상기 기생캐패시터(GC1)가 충전되어 있는 상태이므로 서서히 턴온이 된다. 이와 같이 기생캐패시터(GC1)가 방전되는 시간동안 피모스 트랜지스터(PMO)가 턴온이 되지 않게 되어 출력신호는 도4의 (e)에 도시한 바와 같이 td의 시간동안 지연이 되나, 도4의 (b)에 도시한 바와 같이 기 충전되어 있는 캐패시터(MPC)의 방전에 의해 상기 엔모스 트랜지스터(NMI1)를 통해 흐르는 전류의 양이 증가하여 지연시간(td)을 줄일 수 있게 된다.
그리고, 상기 고전위 입력신호(IN)를 각각의 게이트에 인가 받은 제 2구동부(20)의 피모스 트랜지스터(PMI2)는 턴오프되고, 엔모스 트랜지스터(NMI2)는 도통되어 그 접점측을 접지로 하고 이에 따라 엔모스 트랜지스터(NMO)는 턴오프 된다.
그 다음, 다시 입력신호(IN)가 천이하여 저전위로 인가되면, 다시 제 1구동부(10)의 피모스 트랜지스터(PMI1)는 도통되고, 엔모스 트랜지스터(NMI1)는 턴오프 된다. 이에 따라 피모스 트랜지스터(PMO)는 턴오프 된다. 이때 역시 기생캐패시터(GC1)의 영향으로 출력신호(OUT)는 완만한 기울기를 갖고 천이하게 된다.
이때, 제 2구동부(20)의 피모스 트랜지스터(PMI2)는 도통되고, 엔모스 트랜지스터(NMI2)는 턴오프 된다. 이에 따라 엔모스 트랜지스터(NMO)는 도통된다. 이때 역시 기생캐패시터(GC2)의 영향으로 엔모스 트랜지스터(NMO)는 천천히 도통되어 출력신호(OUT)의 천이구간이 완만한 경사를 갖도록 한다. 이와 같은 경우에 있어서, 기생캐패시터(GC2)에 의해 입력신호(IN)에 비해 출력신호(OUT)가 도4의 (e)에 도시한 바와 같이 td만큼의 시간동안 지연이 되게되나 도4의 (c)에 도시한 바와 같이 캐패시터(NMC)가 방전을 하면서 상기 엔모스 트랜지스터(NMO)의 게이트에 더 많은 전류를 흐르게 하여 지연시간(td)을 단축시키게 된다.
이와 같은 동작을 반복하여 도4의 (d)에 도시한 바와 같이 출력신호(OUT)는 완만한 경사를 갖는 천이구간을 갖고, 지연시간이 길지 않게 출력된다.
상기한 바와 같이 본 발명은 모스 트랜지스터의 기생캐패시터를 이용하여 완만한 기울기의 천이구간을 갖는 출력신호를 형성하고, 캐패시터의 충방전을 이용하여 그 출력신호의 지연시간을 단축함으로써, 이후에 상기 출력신호를 입력으로 받는 외부회로의 입력단에서 오버슈트가 발생하는 것을 방지하여 궁극적으로 전체 회로가 오동작 없이 안정된 동작을 하도록 하는 효과가 있다.

Claims (5)

  1. 외부의 인에이블신호에 따라 인에이블되어 인가되는 입력신호를 반전출력하며, 그 입력신호가 저전위에서 고전위로 천이하는 경우 출력신호의 지연시간을 단축하는 제 1구동부와; 상기 인에이블신호에 따라 인에이블되어 인가되는 입력신호를 반전출력하며, 그 입력신호가 고전위에서 저전위로 천이하는 경우 출력신호의 지연시간을 단축하는 제 2구동부와; 전원전압과 접지사이에 직렬접속되어 각각의 게이트에 인가되는 상기 제 1구동부 및 제 2구동부의 출력신호에 따라 도통제어되어 그 접속점에서 출력신호를 출력하는 피모스 트랜지스터 및 엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 출력버퍼회로.
  2. 제 1항에 있어서, 상기 제 1구동부는 인에이블신호에 따라 도통제어되는 엔모스 트랜지스터(NME)와; 상기 엔모스 트랜지스터(NME)가 도통됨에 따라 전원전압에 의한 전류를 저항(R1)과 상기 엔모스 트랜지스터(NME)를 통해 흐르는 전류와 동일한 전류를 다른 경로에 흐르게 하는 제 1전류미러부와; 전원전압과 상기 제 1전류미러부의 다른 경로 사이에 직렬접속되고 각각의 게이트에 인가되는 입력신호에 따라 도통제어되어 그 접속점에서 출력신호를 출력하는 피모스 트랜지스터(PMI1) 및 엔모스 트랜지스터(NMI1)와; 상기 엔모스 트랜지스터(NMI1)의 소스와 제 1전류미러부의 접점에 일측이 접속되고, 타측에 전원전압을 인가 받는 캐패시터로 구성하여 된 것을 특징으로 하는 출력버퍼회로.
  3. 제 2항에 있어서, 상기 제 1전류미러부는 상기 엔모스 트랜지스터(NME)의 소스에 드레인과 게이트가 공통접속되며 소스가 접지된 엔모스 트랜지스터(NM1)와; 상기 엔모스 트랜지스터(NMI1)의 소스에 그 드레인이 접속되고, 게이트는 상기 엔모스 트랜지스터(NM1)의 게이트에 접속되며, 소스가 접지된 엔모스 트랜지스터(NM2)로 구성하여 된 것을 특징으로 하는 출력버퍼회로.
  4. 제 1항에 있어서, 상기 제 2구동부는 상기 제 1구동부에 구비된 엔모스 트랜지스터(NME)의 소스측 신호에 따라 도통제어되며, 소스가 접지된 엔모스 트랜지스터(NM3)와; 상기 엔모스 트랜지스터(NM3)가 도통됨에 따라 상기 엔모스 트랜지스터(NM3)에 흐르는 전류와 동일한 전류를 다른 경로에 생성하는 제 2전류미러부와; 상기 제 2전류미러부의 다른 경로와 접지사이에 직렬접속되며, 각각의 게이트에 인가되는 입력신호에 따라 도통제어되어 그 접점에서 출력신호를 출력하는 피모스 트랜지스터(PMI2) 및 엔모스 트랜지스터(NMI2)와; 상기 피모스 트랜지스터(PMI2)의 소스에 일측이 접속되고 타측이 접지된 캐패시터(NMC)로 구성하여 된 것을 특징으로 하는 출력버퍼회로.
  5. 제 4항에 있어서, 상기 제 2전류미러부는 소스에 전원전압을 인가 받고, 소스 및 드레인이 상기 엔모스 트랜지스터(NM3)의 드레인에 접속된 피모스 트랜지스터(PM1)와; 상기 피모스 트랜지스터(PM1)의 게이트에 게이트가 접속되고, 소스에 전원전압을 인가 받으며, 드레인은 상기 피모스 트랜지스터(PMI2)의 소스에 접속된 피모스 트랜지스터(PM2)로 구성하여 된 것을 특징으로 하는 출력버퍼회로.
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* Cited by examiner, † Cited by third party
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KR100706576B1 (ko) * 2005-08-01 2007-04-13 삼성전자주식회사 슬루율이 제어된 출력 구동회로

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