JPH10336011A - 可変スルレートバッファ - Google Patents
可変スルレートバッファInfo
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- JPH10336011A JPH10336011A JP9157648A JP15764897A JPH10336011A JP H10336011 A JPH10336011 A JP H10336011A JP 9157648 A JP9157648 A JP 9157648A JP 15764897 A JP15764897 A JP 15764897A JP H10336011 A JPH10336011 A JP H10336011A
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Abstract
(57)【要約】
【課題】ＣＭＯＳ回路で、信号を伝送路にインターフェ
ースする出力バッファで、可変のスルレートを持ち、か
なり大きなスルレートまで対応する出力バッファの提
供。 【解決手段】出力バッファのドレイン、ゲート間にミラ
ー回路を設ける。このミラー回路により出力波形にかな
り大きなスルレートをかけることができると共に、ミラ
ー回路をコントロール回路でＯＮ、ＯＦＦさせ、可変の
スルレートバッファを構成することができる。
ースする出力バッファで、可変のスルレートを持ち、か
なり大きなスルレートまで対応する出力バッファの提
供。 【解決手段】出力バッファのドレイン、ゲート間にミラ
ー回路を設ける。このミラー回路により出力波形にかな
り大きなスルレートをかけることができると共に、ミラ
ー回路をコントロール回路でＯＮ、ＯＦＦさせ、可変の
スルレートバッファを構成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にＣＭＯＳ回路において信号を伝送路にインター
フェースする出力バッファに関する。
し、特にＣＭＯＳ回路において信号を伝送路にインター
フェースする出力バッファに関する。
【０００２】
【従来の技術】図５に、従来のＣＭＯＳ出力バッファの
構成の一例を示す。図５を参照すると、出力バッファに
あたるＰチャネルＭＯＳトランジスタ（「Ｐチャネルト
ランジスタ」という）４及びＮチャネルＭＯＳトランジ
スタ（「Ｎチャネルトランジスタ」という）５と、これ
らを駆動するインバータ１０で構成されている。この回
路構成の場合、出力バッファに要求される駆動能力と、
最近のスイッチング速度の高速化とあいまって、スイッ
チング時に、出力波形に多大のノイズが発生するように
なる。
構成の一例を示す。図５を参照すると、出力バッファに
あたるＰチャネルＭＯＳトランジスタ（「Ｐチャネルト
ランジスタ」という）４及びＮチャネルＭＯＳトランジ
スタ（「Ｎチャネルトランジスタ」という）５と、これ
らを駆動するインバータ１０で構成されている。この回
路構成の場合、出力バッファに要求される駆動能力と、
最近のスイッチング速度の高速化とあいまって、スイッ
チング時に、出力波形に多大のノイズが発生するように
なる。
【０００３】このノイズを防ぐための構成として、例え
ば図６に示すようなノイズ低減回路が用いられている。
図６は、例えば特開平５−１９１２４１号公報等に提案
される半導体集積回路の構成を示す図であって、出力バ
ッファと出力バッファの入力信号のスルレートを可変に
するスルレート設定手段と、スルレート設定手段のため
の制御信号が入力される制御端子を備えたものである。
ば図６に示すようなノイズ低減回路が用いられている。
図６は、例えば特開平５−１９１２４１号公報等に提案
される半導体集積回路の構成を示す図であって、出力バ
ッファと出力バッファの入力信号のスルレートを可変に
するスルレート設定手段と、スルレート設定手段のため
の制御信号が入力される制御端子を備えたものである。
【０００４】図６を参照すると、出力バッファにあたる
Ｐチャネルトランジスタ４及びＮチャネルトランジスタ
５の各々ゲートには、これらを駆動するインバータ１
１、１２を備えている。インバータ１１を構成するＮチ
ャネルトランジスタのソースとグランド間には制御端子
ＥＮにゲートを接続したＮチャネルトランジスタと、制
御端子ＥＮのインバータ出力をゲート入力とするＮチャ
ネルトランジスタ及びゲートを電源電位としたＮチャネ
ルトランジスタとが並列に接続されている。インバータ
１２を構成するＰチャネルトランジスタのソースと電源
間には制御端子ＥＮにゲートを接続したＰチャネルトラ
ンジスタとゲート端子をグランド電位としたＰチャネル
トランジスタ、及び制御端子ＥＮのインバータ出力をゲ
ート入力とするＰチャネルトランジスタが並列に接続さ
れている。
Ｐチャネルトランジスタ４及びＮチャネルトランジスタ
５の各々ゲートには、これらを駆動するインバータ１
１、１２を備えている。インバータ１１を構成するＮチ
ャネルトランジスタのソースとグランド間には制御端子
ＥＮにゲートを接続したＮチャネルトランジスタと、制
御端子ＥＮのインバータ出力をゲート入力とするＮチャ
ネルトランジスタ及びゲートを電源電位としたＮチャネ
ルトランジスタとが並列に接続されている。インバータ
１２を構成するＰチャネルトランジスタのソースと電源
間には制御端子ＥＮにゲートを接続したＰチャネルトラ
ンジスタとゲート端子をグランド電位としたＰチャネル
トランジスタ、及び制御端子ＥＮのインバータ出力をゲ
ート入力とするＰチャネルトランジスタが並列に接続さ
れている。
【０００５】インバータ１１について、ノードｎ１がＨ
レベルからＬレベルに変化する時、この時の時定数を小
さくし、ノードｎ１の波形のスルレートを大きくする。
またＥＮ端子の値により、ノードｎ１の時定数を可変に
することにより、スルレートの値を変化させる。
レベルからＬレベルに変化する時、この時の時定数を小
さくし、ノードｎ１の波形のスルレートを大きくする。
またＥＮ端子の値により、ノードｎ１の時定数を可変に
することにより、スルレートの値を変化させる。
【０００６】ノードｎ１がＬレベルからＨレベルに変化
する時、この時に時定数を大きくしノードｎ１の波形の
スルレートを小さくする。
する時、この時に時定数を大きくしノードｎ１の波形の
スルレートを小さくする。
【０００７】一方、インバータ１２について、ノードｎ
２がＬレベルからＨレベルに変化する時の、この時の時
定数を小さくし、ノードｎ２の波形のスルレートを大き
くする。またＥＮ端子の値により、ノードｎ２の時定数
を可変にすることにより、スルレートの値を変化させ
る。
２がＬレベルからＨレベルに変化する時の、この時の時
定数を小さくし、ノードｎ２の波形のスルレートを大き
くする。またＥＮ端子の値により、ノードｎ２の時定数
を可変にすることにより、スルレートの値を変化させ
る。
【０００８】ノードｎ２がＨレベルからＬレベルに変化
する時、この時に時定数を大きくしノードｎ２の波形の
スルレートを小さくする。
する時、この時に時定数を大きくしノードｎ２の波形の
スルレートを小さくする。
【０００９】上記構成により、出力バッファにあたるＰ
チャネルトランジスタ４のＨレベルからＬレベルのゲー
ト波形、及びＮチャネルトランジスタ５のＬレベルから
Ｈレベルのゲート波形を鈍らすことにより、出力端子Ｏ
ＵＴの出力波形にスルレートを設ける。
チャネルトランジスタ４のＨレベルからＬレベルのゲー
ト波形、及びＮチャネルトランジスタ５のＬレベルから
Ｈレベルのゲート波形を鈍らすことにより、出力端子Ｏ
ＵＴの出力波形にスルレートを設ける。
【００１０】またＥＮ端子によりスルレートの値を可変
させることにより、出力ノイズを抑える。
させることにより、出力ノイズを抑える。
【００１１】そして、出力バッファにあたるＰチャネル
トランジスタ４及びＮチャネルトランジスタ５のＯＮ
（オン）、ＯＦＦ（オフ）に、時間差をもうけることに
より信号変化の際の貫通電流を抑えることができる。
トランジスタ４及びＮチャネルトランジスタ５のＯＮ
（オン）、ＯＦＦ（オフ）に、時間差をもうけることに
より信号変化の際の貫通電流を抑えることができる。
【００１２】
【発明が解決しようとする課題】近年デバイス技術の進
歩により、スイッチング速度が高速になってきている。
この様な状況の中で、比較的大きなスルレートを作るこ
とは難しくなってきている。また数ｎｓから数十ｎｓの
ようにかなり幅の広いスルレートを要求された場合、従
来の回路構成では不可能である。
歩により、スイッチング速度が高速になってきている。
この様な状況の中で、比較的大きなスルレートを作るこ
とは難しくなってきている。また数ｎｓから数十ｎｓの
ようにかなり幅の広いスルレートを要求された場合、従
来の回路構成では不可能である。
【００１３】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ＣＭＯＳ回路に
おいて信号を伝送路にインターフェースする出力バッフ
ァで、可変のスルレートを持ち、かなり大きなスルレー
トまで対応することが可能な出力バッファ回路を提供す
ることにある。
てなされたものであって、その目的は、ＣＭＯＳ回路に
おいて信号を伝送路にインターフェースする出力バッフ
ァで、可変のスルレートを持ち、かなり大きなスルレー
トまで対応することが可能な出力バッファ回路を提供す
ることにある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ミラー回路を用いて出力波形にスルレー
トをかけ、その回路をＯＮ、ＯＦＦさせることにより出
力波形にかなり幅の広いスルレートをかけるようにした
ものである。より詳細には、本発明は、出力端子とゲー
ト端子にミラー回路を備え、そのミラー容量によってス
ルレートを形成する出力バッファにおいて、前記ミラー
回路をコントロール回路にてオン・オフさせることによ
り、スルレートの値を可変にすることを特徴とする。
め、本発明は、ミラー回路を用いて出力波形にスルレー
トをかけ、その回路をＯＮ、ＯＦＦさせることにより出
力波形にかなり幅の広いスルレートをかけるようにした
ものである。より詳細には、本発明は、出力端子とゲー
ト端子にミラー回路を備え、そのミラー容量によってス
ルレートを形成する出力バッファにおいて、前記ミラー
回路をコントロール回路にてオン・オフさせることによ
り、スルレートの値を可変にすることを特徴とする。
【００１５】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、出力バッファを構成するＰチャネルトランジスタ及
びＮチャネルトランジスタのドレイン、ゲート間にミラ
ー回路を設け、このミラー回路により出力波形にかなり
大きなスルレートをかけることができる。
に説明する。本発明は、その好ましい実施の形態におい
て、出力バッファを構成するＰチャネルトランジスタ及
びＮチャネルトランジスタのドレイン、ゲート間にミラ
ー回路を設け、このミラー回路により出力波形にかなり
大きなスルレートをかけることができる。
【００１６】そして、ミラー回路をコントロール回路で
ＯＮ、ＯＦＦさせ、すなわち、出力バッファのドレイン
−ゲート間にミラー容量とトランスファ回路を直列に接
続し、このトランスファ回路をＯＮ、ＯＦＦさせること
により、可変のスルレートバッファを構成することがで
きる。
ＯＮ、ＯＦＦさせ、すなわち、出力バッファのドレイン
−ゲート間にミラー容量とトランスファ回路を直列に接
続し、このトランスファ回路をＯＮ、ＯＦＦさせること
により、可変のスルレートバッファを構成することがで
きる。
【００１７】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００１８】図１は、本発明の一実施例の構成を示す図
である。図１を参照すると、本実施例においては、出力
バッファにあたるＰチャネルトランジスタ４及びＮチャ
ネルトランジスタ５をＰチャネルトランジスタ７及びＮ
チャネルトランジスタ８で駆動する構成になっている。
この出力バッファを構成するＰチャネルトランジスタ及
びＮチャネルトランジスタのドレイン、ゲート間にミラ
ー回路１を構成する。このミラー回路１をＯＮ、ＯＦＦ
させるために、トランスファ回路６、６′とコントロー
ル回路２を設け、コントロール回路２の出力Ａ１、Ａ２
により、ミラー回路をＯＮ、ＯＦＦさせる。すなわち、
ミラー回路１は、並列接続されて二つの容量の一端がＰ
チャネルトランジスタ４のドレインとＮチャネルトラン
ジスタ５のドレインの接続点に共通接続され、他端はそ
れぞれトランスファ回路６、６′を介して自トランジス
タのゲートに接続されている。
である。図１を参照すると、本実施例においては、出力
バッファにあたるＰチャネルトランジスタ４及びＮチャ
ネルトランジスタ５をＰチャネルトランジスタ７及びＮ
チャネルトランジスタ８で駆動する構成になっている。
この出力バッファを構成するＰチャネルトランジスタ及
びＮチャネルトランジスタのドレイン、ゲート間にミラ
ー回路１を構成する。このミラー回路１をＯＮ、ＯＦＦ
させるために、トランスファ回路６、６′とコントロー
ル回路２を設け、コントロール回路２の出力Ａ１、Ａ２
により、ミラー回路をＯＮ、ＯＦＦさせる。すなわち、
ミラー回路１は、並列接続されて二つの容量の一端がＰ
チャネルトランジスタ４のドレインとＮチャネルトラン
ジスタ５のドレインの接続点に共通接続され、他端はそ
れぞれトランスファ回路６、６′を介して自トランジス
タのゲートに接続されている。
【００１９】ＥＮ端子がＨレベルの時、コントロール回
路２のノードＡ１はＬレベル、ノードＡ２はＨレベルに
なるため、トランスファ回路６、６′はＯＮする。即ち
出力バッファのドレイン、ゲート間のミラー回路がＯＮ
の状態であり、フィードバックがかかる状態になってい
る。
路２のノードＡ１はＬレベル、ノードＡ２はＨレベルに
なるため、トランスファ回路６、６′はＯＮする。即ち
出力バッファのドレイン、ゲート間のミラー回路がＯＮ
の状態であり、フィードバックがかかる状態になってい
る。
【００２０】この時、端子ＩＮがＨレベルからＬレベル
になる時、図のノードｎ１、ノードｎ２はＬレベルから
Ｈレベルになり、ＯＵＴ端子はＨレベルからＬレベルに
なる。ミラー回路１はＯＮしているので、ノードｎ２が
Ｈレベルになろうとする状態と、ＯＵＴ端子がＬレベル
になろうとする状態の間にミラー容量が入り、出力バッ
ファのドレイン、ゲート間にフィードバックがかかる。
このため、出力波形のＨレベルからＬレベルに大きなス
ルレートがかかるようになっている。
になる時、図のノードｎ１、ノードｎ２はＬレベルから
Ｈレベルになり、ＯＵＴ端子はＨレベルからＬレベルに
なる。ミラー回路１はＯＮしているので、ノードｎ２が
Ｈレベルになろうとする状態と、ＯＵＴ端子がＬレベル
になろうとする状態の間にミラー容量が入り、出力バッ
ファのドレイン、ゲート間にフィードバックがかかる。
このため、出力波形のＨレベルからＬレベルに大きなス
ルレートがかかるようになっている。
【００２１】端子ＩＮがＬレベルからＨレベルになる
時、ノードｎ１、ｎ２はＨレベルからＬレベルになり、
ＯＵＴ端子はＬレベルからＨレベルになる。ミラー回路
はＯＮしているのでノードｎ１がＬレベルになろうとす
る状態と、ＯＵＴ端子がＨレベルになろうとする状態間
にミラー容量が入り出力バッファのドレイン、ゲート間
にフィードバックがかかる。このため、出力波形のＬレ
ベルからＨレベルに大きなスルレートがかかるようにな
っている。
時、ノードｎ１、ｎ２はＨレベルからＬレベルになり、
ＯＵＴ端子はＬレベルからＨレベルになる。ミラー回路
はＯＮしているのでノードｎ１がＬレベルになろうとす
る状態と、ＯＵＴ端子がＨレベルになろうとする状態間
にミラー容量が入り出力バッファのドレイン、ゲート間
にフィードバックがかかる。このため、出力波形のＬレ
ベルからＨレベルに大きなスルレートがかかるようにな
っている。
【００２２】ＥＮ端子がＬレベルの時、ノードＡ１はＨ
レベル、ノードＡ２はＬレベルになるため、トランスフ
ァ回路６はＯＦＦする。即ち出力バッファのドレイン、
ゲート間のミラー回路がＯＦＦの状態であり、フィード
バックがかからない状態になるため、出力波形のＬレベ
ルからＨレベル又はＨレベルからＬレベルに小さなスル
レートがかかるようになっている。
レベル、ノードＡ２はＬレベルになるため、トランスフ
ァ回路６はＯＦＦする。即ち出力バッファのドレイン、
ゲート間のミラー回路がＯＦＦの状態であり、フィード
バックがかからない状態になるため、出力波形のＬレベ
ルからＨレベル又はＨレベルからＬレベルに小さなスル
レートがかかるようになっている。
【００２３】このようにして、コントロール回路でミラ
ー回路を制御することにより、大きなスルレートと小さ
なスルレートを出力波形にかけることができる。
ー回路を制御することにより、大きなスルレートと小さ
なスルレートを出力波形にかけることができる。
【００２４】図２は、本発明の第２の実施例の構成を示
す図である。図２を参照すると、出力バッファにあたる
Ｐチャネルトランジスタ４及びＮチャネルトランジスタ
５をＰチャネルトランジスタ７及びＮチャネルトランジ
スタ８で駆動する構成になっている。この出力バッファ
のドレイン、ゲート間にミラー回路１を構成する。この
ミラー回路１をＯＮ、ＯＦＦさせるためにトランスファ
回路６、９とコントロール回路２を設ける。
す図である。図２を参照すると、出力バッファにあたる
Ｐチャネルトランジスタ４及びＮチャネルトランジスタ
５をＰチャネルトランジスタ７及びＮチャネルトランジ
スタ８で駆動する構成になっている。この出力バッファ
のドレイン、ゲート間にミラー回路１を構成する。この
ミラー回路１をＯＮ、ＯＦＦさせるためにトランスファ
回路６、９とコントロール回路２を設ける。
【００２５】このコントロール回路２は可変のディレイ
回路３を備えており、このディレイ値により、トランス
ファ回路６、９のＯＮ時間をコントロールし、フィード
バックをかける時間を制御する。
回路３を備えており、このディレイ値により、トランス
ファ回路６、９のＯＮ時間をコントロールし、フィード
バックをかける時間を制御する。
【００２６】本発明の第２の実施例の動作について説明
する。
する。
【００２７】ＥＮ端子がＨレベルの時、ノードＡ１、Ａ
２、Ｂ１、Ｂ２はＩＮ端子の状態により決まり、トラン
スファ回路６または９がＯＮ、ＯＦＦする仕組みにな
る。
２、Ｂ１、Ｂ２はＩＮ端子の状態により決まり、トラン
スファ回路６または９がＯＮ、ＯＦＦする仕組みにな
る。
【００２８】この時、端子ＩＮがＨレベルからＬレベル
になる時、ノードｎ１、ｎ２はＬレベルからＨレベルに
なり、ＯＵＴ端子はＨレベルからＬレベルになる。この
時トランスファ回路９は可変ディレイ回路３のディレイ
時間だけＯＮし、その後ＯＦＦする仕組みになってい
る。
になる時、ノードｎ１、ｎ２はＬレベルからＨレベルに
なり、ＯＵＴ端子はＨレベルからＬレベルになる。この
時トランスファ回路９は可変ディレイ回路３のディレイ
時間だけＯＮし、その後ＯＦＦする仕組みになってい
る。
【００２９】上記したように、ミラー回路がＯＮしてい
る時はノードｎ２がＨレベルになろうとする状態と、Ｏ
ＵＴ端子がＬレベルになろうとする状態間にミラー容量
が入り出力バッファのドレイン、ゲート間にフィードバ
ックがかかる。この時ディレイ回路３のディレイ時間を
変化させることにより可変のスルレートがかかるように
なっている。
る時はノードｎ２がＨレベルになろうとする状態と、Ｏ
ＵＴ端子がＬレベルになろうとする状態間にミラー容量
が入り出力バッファのドレイン、ゲート間にフィードバ
ックがかかる。この時ディレイ回路３のディレイ時間を
変化させることにより可変のスルレートがかかるように
なっている。
【００３０】ＩＮ端子はＬレベルからＨレベルになる
時、ノードｎ１、ｎ２はＨレベルからＬレベルになり、
ＯＵＴ端子はＬレベルからＨレベルになる。この時トラ
ンスファ回路６は可変ディレイ回路３のディレイ時間だ
けＯＮし、その後ＯＦＦする仕組みになっている。
時、ノードｎ１、ｎ２はＨレベルからＬレベルになり、
ＯＵＴ端子はＬレベルからＨレベルになる。この時トラ
ンスファ回路６は可変ディレイ回路３のディレイ時間だ
けＯＮし、その後ＯＦＦする仕組みになっている。
【００３１】以上説明したように、ミラー回路がＯＮし
ている時はノードｎ１がＬレベルになろうとする状態
と、ＯＵＴ端子がＨレベルになろうとする状態間にミラ
ー容量が入り出力バッファのドレイン、ゲート間にフィ
ードバックがかかる。この時ディレイ回路３のディレイ
時間を変化させることにより可変のスルレートがかかる
ようになっている。
ている時はノードｎ１がＬレベルになろうとする状態
と、ＯＵＴ端子がＨレベルになろうとする状態間にミラ
ー容量が入り出力バッファのドレイン、ゲート間にフィ
ードバックがかかる。この時ディレイ回路３のディレイ
時間を変化させることにより可変のスルレートがかかる
ようになっている。
【００３２】ＥＮ端子がＬレベルの時、ノードＡ１はＬ
レベル、ノードＡ２はＬレベルに、ノードＢ１はＨレベ
ル、ノードＢ２はＬレベルになるため、トランスファ回
路６、９はＯＦＦする。即ち出力バッファのドレイン、
ゲート間のミラー回路がＯＦＦの状態であり、フィード
バックがかからない状態になるため、出力波形のＬレベ
ルからＨレベル又はＨレベルからＬレベルに小さなスル
レートがかかるようになっている。
レベル、ノードＡ２はＬレベルに、ノードＢ１はＨレベ
ル、ノードＢ２はＬレベルになるため、トランスファ回
路６、９はＯＦＦする。即ち出力バッファのドレイン、
ゲート間のミラー回路がＯＦＦの状態であり、フィード
バックがかからない状態になるため、出力波形のＬレベ
ルからＨレベル又はＨレベルからＬレベルに小さなスル
レートがかかるようになっている。
【００３３】このようにして、コントロール回路でミラ
ー回路のＯＮ、ＯＦＦの制御とコントロール回路の中の
ディレイ回路によりミラー回路のＯＮ時間を制御するこ
とにより、大きなスルレートと中間なスルレートと小さ
なスルレートを出力波形にかけることができる。
ー回路のＯＮ、ＯＦＦの制御とコントロール回路の中の
ディレイ回路によりミラー回路のＯＮ時間を制御するこ
とにより、大きなスルレートと中間なスルレートと小さ
なスルレートを出力波形にかけることができる。
【００３４】この動作を、回路シミュレータであるＳＰ
ＩＣＥを用いてシミュレーションを行い検証した。
ＩＣＥを用いてシミュレーションを行い検証した。
【００３５】図３は、本発明の第１の実施例のＳＰＩＣ
Ｅによるシミュレーション結果（トランジェント解析結
果）を示す図である。ＩＮ端子に波形を入力し、ＯＵＴ
端子の波形を観測している。ＥＮ端子を制御してミラー
回路がＯＦＦ、即ちフィードバックがかからない状態と
ミラー回路がＯＮ、即ちフィードバックがかかる状態の
波形を示す。波形Ａは入力波形、波形Ｂ、Ｃは出力波形
で、波形Ｂはミラー回路ＯＦＦの状態、波形Ｃはミラー
回路ＯＮの状態である。波形Ｃは波形Ｂよりも大きなス
ルレートがかかっていることがわかる。
Ｅによるシミュレーション結果（トランジェント解析結
果）を示す図である。ＩＮ端子に波形を入力し、ＯＵＴ
端子の波形を観測している。ＥＮ端子を制御してミラー
回路がＯＦＦ、即ちフィードバックがかからない状態と
ミラー回路がＯＮ、即ちフィードバックがかかる状態の
波形を示す。波形Ａは入力波形、波形Ｂ、Ｃは出力波形
で、波形Ｂはミラー回路ＯＦＦの状態、波形Ｃはミラー
回路ＯＮの状態である。波形Ｃは波形Ｂよりも大きなス
ルレートがかかっていることがわかる。
【００３６】図４は、本発明の第２の実施例のシミュレ
ーション結果（トランジェント解析結果）を示す図であ
る。ＩＮ端子に波形を入力し、ＯＵＴ端子の波形を観測
している。ＥＮ端子を制御してミラー回路がＯＦＦ、即
ちフィードバックがかからない状態とミラー回路がＯ
Ｎ、即ちフィードバックがかかる状態で、ディレイ値を
変えた波形を示す。波形Ａは入力波形、波形Ｂ、Ｃ、Ｄ
は出力波形で、波形Ｂはミラー回路ＯＦＦの状態、波形
Ｃはミラー回路ＯＮの状態で、ディレイ値小、波形Ｄは
ミラー回路ＯＮの状態で、ディレイ値大の波形である。
波形Ｂ、Ｃ、Ｄの順番に大きなスルレートがかかってい
ることがわかる。
ーション結果（トランジェント解析結果）を示す図であ
る。ＩＮ端子に波形を入力し、ＯＵＴ端子の波形を観測
している。ＥＮ端子を制御してミラー回路がＯＦＦ、即
ちフィードバックがかからない状態とミラー回路がＯ
Ｎ、即ちフィードバックがかかる状態で、ディレイ値を
変えた波形を示す。波形Ａは入力波形、波形Ｂ、Ｃ、Ｄ
は出力波形で、波形Ｂはミラー回路ＯＦＦの状態、波形
Ｃはミラー回路ＯＮの状態で、ディレイ値小、波形Ｄは
ミラー回路ＯＮの状態で、ディレイ値大の波形である。
波形Ｂ、Ｃ、Ｄの順番に大きなスルレートがかかってい
ることがわかる。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
かなり広い幅にわたって可変にスルレート波形を出力す
ることができる、という効果を奏する。その理由は、出
力端子とゲート端子との間にミラー回路を備え、そのミ
ラー容量によってスルレートを形成する出力バッファに
おいて、ミラー回路をコントロール回路にてオン・オフ
させ、スルレートの値を可変としたためである。
かなり広い幅にわたって可変にスルレート波形を出力す
ることができる、という効果を奏する。その理由は、出
力端子とゲート端子との間にミラー回路を備え、そのミ
ラー容量によってスルレートを形成する出力バッファに
おいて、ミラー回路をコントロール回路にてオン・オフ
させ、スルレートの値を可変としたためである。
【図１】本発明の第１の実施例の回路構成を示す図であ
る。
る。
【図２】本発明の第２の実施例の回路構成を示す図であ
る。
る。
【図３】本発明の第１の実施例のＳＰＩＣＥによるシミ
ュレーション結果を示す図である。
ュレーション結果を示す図である。
【図４】本発明の第２の実施例のＳＰＩＣＥによるシミ
ュレーション結果を示す図である。
ュレーション結果を示す図である。
【図５】従来の出力バッファを示す図である。
【図６】従来のノイズ低減型出力バッファを示す図であ
る。
る。
１ ミラー回路 ２ コントロール回路 ３ 可変ディレイ回路 ４ Ｐチャネル出力トランジスタ ５ Ｎチャネル出力トランジスタ ６ トランスファ回路 ７ 出力トランジスタ駆動Ｐチャネルトランジスタ ８ 出力トランジスタ駆動Ｎチャネルトランジスタ ９ トランスファ回路 １０ 出力トランジスタ駆動インバータ １１ Ｐチャネル出力トランジスタ駆動インバータ １２ Ｎチャネル出力トランジスタ駆動インバータ
Claims (3)
- 【請求項１】出力バッファの出力端子と該出力バッファ
を構成するＰチャネルＭＯＳトランジスタ及びＮチャネ
ルＭＯＳトランジスタのゲート端子との間にミラー容量
及びトランスファ回路をそれぞれ備え、 前記トランスファ回路を制御信号によりオン・オフさせ
ることによりスルレートの値を可変にする、ことを特徴
とする出力バッファ。 - 【請求項２】出力端子と出力バッファを構成するトラン
ジスタのゲート端子にミラー回路を備え、そのミラー容
量によってスルレートを形成する出力バッファにおい
て、 前記ミラー回路をコントロール回路にてオン・オフさせ
ることにより、スルレートの値を可変にすることを特徴
とする出力バッファ。 - 【請求項３】前記コントロール回路が遅延回路を備え、
前記ミラー回路のオン時間をコントロールすることによ
りスルレートの値を可変にする、ことを特徴とする請求
項２記載の出力バッファ。
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|---|---|---|---|
| JP15764897A JP3161366B2 (ja) | 1997-05-30 | 1997-05-30 | 可変スルレートバッファ |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP15764897A JP3161366B2 (ja) | 1997-05-30 | 1997-05-30 | 可変スルレートバッファ |
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| Publication Number | Publication Date |
|---|---|
| JPH10336011A true JPH10336011A (ja) | 1998-12-18 |
| JP3161366B2 JP3161366B2 (ja) | 2001-04-25 |
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ID=15654327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15764897A Expired - Fee Related JP3161366B2 (ja) | 1997-05-30 | 1997-05-30 | 可変スルレートバッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3161366B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100706576B1 (ko) | 2005-08-01 | 2007-04-13 | 삼성전자주식회사 | 슬루율이 제어된 출력 구동회로 |
| US7859505B2 (en) | 2004-12-09 | 2010-12-28 | Samsung Electronics Co., Ltd. | Output buffer of a source driver in a liquid crystal display having a high slew rate and a method of controlling the output buffer |
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| JP2016165114A (ja) * | 2016-03-24 | 2016-09-08 | インテル コーポレイション | 負荷に依存しないバッファを改善するための方法及び装置 |
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-
1997
- 1997-05-30 JP JP15764897A patent/JP3161366B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| US8754689B2 (en) | 2011-07-05 | 2014-06-17 | Denso Corporation | Switching element driving device and method |
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