KR950025973A - 반도체 장치 - Google Patents

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KR950025973A
KR950025973A KR1019950003010A KR19950003010A KR950025973A KR 950025973 A KR950025973 A KR 950025973A KR 1019950003010 A KR1019950003010 A KR 1019950003010A KR 19950003010 A KR19950003010 A KR 19950003010A KR 950025973 A KR950025973 A KR 950025973A
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요시히로 다케마에
마사오 다구치
유키노리 고다마
마코토 야나기사와
다카아키 스즈키
준지 오가와
아츠시 하타케야마
히로히코 모치즈키
히데아키 가와이
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세키자와 다다시
후지쓰 가부시키가이샤
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Abstract

반도체 장치는 제1클록 신호의 상승 또는 하강 타이밍에 소정의 펄스폭을 갖는 단사 펄스를 발생하는 단사 펄스 발생 회로와, 상기 단사 펄스 발생 회로에 접속되어 있으며 상기 단사 펄스 발생 회로에서 출력된 단사 펄스로부터 상기 제1클록 신호의 사이클 시간을 측정하는 사이클 시간 측정 회로와, 상기 사이클 시간 측정 회로에 의해 측정 된 사이클 시간과 상기 단사 펄스 발생 회로에서 출력된 단사 펄스에 기초하여 제2클록 신호를 발생하는 내부 클록 발생 회로를 구비한다. 상기 제2클록 신호는 제1클록 신호와 동일한 사이클 시간을 가지며 상기 제1클록 신호보다 특정 시간 만큼 전진된 상승 또는 하강 시간을 갖고, 상기 특정 시간은 소정 시간에서 상기 제1클록신호의 사이클 시간을 감산하여 얻어진 값이며, 또한 반도체 장치는 상기 제2클록 신호의 상승 또는 하강 시간으로부터 소정의 지연 시간후에 데이터를 출력하는 데이터 출력 회로를 구비한다.

Description

반도체 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 다른 반도체 장치의 제1실시예의 요부를 도시한 시스템 블록도,
제15도는 본 발명에 다른 반도체 장치의 제2실시예의 데이타 출력 회로 제어 회로를 도시한 회로도.

Claims (42)

1클록 신호의 상승 또는 하강 타이밍에 소정의 펄스폭을 갖는 단사 펄스를 발생하는 단사 펄스 발생 회로와 ;상기 단사 펄스 발생 회로에 접속되어 있으며 상기 단사 펄스 발생 회로에서 출력된 단사 펄스로부터 상기 제1클록 신호의 사이클 시간을 측정하는 사이클 시간 측정 회로와 ; 상기 사이클 시간 측정 회로에 접속되어 있으며 상기 사이클 시간 측정 회로에 의해 측정된 사이클 시간과 상기 단사 펄스 발생 회로에서 출력된 단사 펄스에 기초하여 제2클록 신호를 발생하는 내부 클록 발생 회로를 구비하는데, 상기 제2클록 신호는 제1클록 신호와 동일한 된 사이클 시간을 가지며 상기 제1클록 신호보다 특정 시간 만큼 전진된 상승 또는 하강 시간을 갖고, 상기 특정 시간은 소정 시간에서 상기 제1클록 신호의 사이클 시간을 감산하여 얻어진 값이며; 상기 내부 클록 발생 회로에 접속되어 있으며 제2클록 신호의 상승 또는 하강 시간으로부터 소정의 지연 시간후에 데이타를 출력하는 데이타 출력 회로를 구비하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 사이클 시간 측정 회로는, 상기 단사 펄스 발생 회로로부터 출력된 단사 펄스를 지연시키는 제1지연 회로와 ; 상기 제1지연 회로에 직렬 접속되어 상기 제1지연 회로로부터 출력된 단사 펄스를 연속적으로 지연시키는 복수의 제2지연 회로와; 상기 제1지연 회로의 출력과 상기 제2지연 회로의 출력을 검출함으로써 상기 제1클록 신호의 사이클 시간을 측정하는 수단을 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 사이클 시간 측정 회로는, 상기 단사 펄스 발생 회로로부터 출력된 단사 펄스를 지연시키는 제1지연 회로와 ; 상기 제1지연 회로에 직렬 접속되어 상기 제1지연 회로로부터 출력된 단사 펄스를 연속적으로 지연시키는 복수의 제2지연 회로와; 상기 단사 펄스 발생 회로로부터의 단사 펄스 출력과 상기 제1지연 회로 및 상기 제2지연 회로의 각 출력의 논리곱을 얻는 복수의 제1논리회로와 ; 상기 제1논리 회로의 출력을 래치시키는 복수의 래치 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제3항에 있어서, 상기 내부 클록 발생 회로는, 상기 단사 펄스 발생 회로에 직렬 접속되어 있으며 상기 단사 펄스 발생 회로로부터 출력된 단사 펄스를 연속적으로 지연시키는 복수의 제3지연 회로를 포함하는데, 상기 각 제3지연 회로는 상기 제2지연 회로보다 긴 지연 시간을 가지며; 상기 단사 펄스 발생 회로로부터 출력된 단사 펄스들중 임의의 펄스와 상기 제3지연 회로 및 상기 래치 회로의 출력의 논리곱을 얻는 복수의 제2논리 회로와; 접지된 공통 소스에 접속된 드레인을 가지며 상기 제2논리 회로의 출력에 의해 ON/OFF 상태로 제어되는 복수의 전계 효과 트랜지스터와 ; 상기 전계 효과 트랜지스터의 드레인에 접속된 입력단과 상기 제2클록 신호를 출력하는 출력단을 갖는 인버터를 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 사이클 시간 측정 회로에 접속되어 있으며, 상기 사이클 시간 측정 회로에 의해 측정된 상기 제1클록 신호의 사이클 시간이 상기 소정 시간보다 짧을때에는 상기 데이타 출력 회로에 상기 내부 클록 발생 회로로부터의 상기 제2클록 신호 출력을 공급하고, 상기 제1클록 신호의 측정된 사이클 시간이 상기 소정시간보다 길때에는 상기 데이타 출력 회로에 상기 단사 펄스 발생 회로로부터 단사 펄스를 공급하는 그위치 회로를 추가로 구비하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서, 상기 제1지연 회로는 상기 제1지연 회로의 지연 시간이 제어 신호에 회로는 활성화 신호에 응답하여 활성 및 비활성 상태중 어느 하나로 제어되고 ; 상기 입력 회로에 접속되어 있으며, 칩 선택 신호가 활성 레벨로 전이될 때 활성 레벨로 전이하고 칩 선택 신호의 레벨 변화에 따라 레벨이 변하는 활성화 신호를 자동 증폭기 회로에 출력하는 활성화 회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
내용 없음.
내용 없음.
내용 없음.
제9항에 있어서, 상기 활성화 회로는 상기 칩 선택 신호에 대해 제공된 상기 입력 회로들중 하나로부터 출력된 신호를 반전시키는 인버터 회로를 포함하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
클록 신호에 동기하여 어드레스 신호 및 제어 신호를 입력하는 동기식 반도체 메모리 장치에 있어서, 입력 회로의 차동 증폭기 회로가 각각 칩 선택 신호를 제외한 제어 신호와 어드레스 신호의 각 비트에 대해 제공될수 있도록 상기 차동 증폭기 회로를 각각 갖는 복수의 입력 회로를 구비하는데, 상기 각 차동 증폭기 회로는 활성화 신호에 응답하여 활성 및 비활성 상태중 어느 하나로 제어되고; 상기 입력 회로에 접속되어 있으며, 칩 선택 신호가 활성 레벨로 전이될 때 활성 레벨로 전이하고 칩 선택 신호의 레벨 변화에 따라 레벨이 변하는 활성화 신호를 차동 증폭기 회로에 출력하거나 활성 레벨을 갖는 활성화 신호를 상기 차동 증폭기 회로에 출력하는 활성화 회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
제11항에 있어서, 상기 활성화 회로는, 상기 칩 선택 신호에 대해 제공된 상기 입력 회로들중 하나로부터 출력된 신호를 반전시키는 인버터 회로와 ; 소정의 명령에 응답하여 하이 및 로우 레벨중 어느 한 레벨에 고정된 출력 레벨을 갖는 기억 회로와 ; 상기 인버터 회로의 출력과 상기 기억 회로의 출력의 논리합을 얻어 상기 활성화 신호를 출력하는 논리 회로를 포함하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
제11항에 있어서, 상기 활성 회로는, 상기 칩 선택 신호에 대해 제공된 상기 입력 회로들중 하나로부터 출력된 신호를 반전시키는 인버터 회로와 ; 하이 및 로우 레벨중 어느 한 레벨에 고정된 출력 레벨을 갖는 기억회로와 ; 상기 인버터 회로의 출력과 상기 기억 회로의 출력의 논리합을 얻어 상기 활성화 신호를 출력하는 논리 회로를 포함하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
클록 신호에 동기하여 어드레스 신호 및 제어 신호를 입력하는 동기식 반도체 메모리 장치에 있어서, 입력 회로의 차동 증폭기 회로가 각각 칩 선택 신호를 제외한 제어 신호와 어드레스 신호의 각 비트에 대해 제공될수 있도록 상기 차동 증폭기 회로를 각각 갖는 복수의 입력 회로를 구비하는데, 상기 각 차동 증폭기 회로는 활성화 신호에 응답하여 활성 및 비활성 상태중 어느 하나로 제어되고; 상기 입력 회로에 접속되어 있으며, 메모리 셀 영역의 활성 명령 지시 활성화가 입력될때까지 상기 칩 선택 신호가 활성 레벨로 전이할때 활성 레벨로 전이하고 상기 칩 선택 신호의 레벨 변화에 따라 레벨이 변하는 활성화 신호를 차동 증폭기 회로에 출력하는 활성화 회로를 구비하고, 상기 활성화 회로는 상기 활성 명령이 입력된 후에 메모리 영역의 프리차지 명령 지시 프리차지가 입력될때까지 활성 레벨을 갖는 활성화 신호를 상기 차동 증폭기 회로에 출력하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
제14항에 있어서, 상기 활성 회로는, 상기 칩 선택 신호에 대해 제공된 상기 입력 회로들중 하나로부터 출력된 신호를 반전시키는 인버터 회로와 ; 상기 활성 명령이 입력된 후에 프리차지 명령이 입력될때까지 하이레벨 신호를 출력하고 ;상기 프리차지 명령이 입력된 후에 상기 활성 명령이 입력될때까지 로우 레벨 신호를 출력하는 기억 회로와 ; 상기 인버터 회로의 출력과 상기 기억 회로의 출력의 논리합을 얻어 상기 활성화 신호를 출력하는 논리 회로를 포함하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
제14항에 있어서, 상기 활성화 회로는, 상기 동기식 반도체 메모리의 동작이 프리차지 동작으로 자동으로 변화될 때 상기 칩 선택 신호의 레벨 변화에 따라 레벨이 변화되고 상기 칩 선택 신호가 활성 레벨로 변화될 때 활성 레벨로 변화되는 활성화 신호를 출력하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
제16항에 있어서, 상기 활성화 회로는, 상기 칩 선택 신호에 대해 제공된 상기 입력 회로들중 하나로부터 출력된 신호를 반전시키는 인버터 회로와 ; 상기 활성 명령이 입력된 후에 프리차지 명령이 입력되거나 동기식 반도체 메모리 장치의 동작이 자동으로 프리차지 동작으로 변할때까지 하이레벨 신호를 출력하고, 상기 프리차지 명령이 입력되거나 상기 메모리 장치의 동작이 자동으로 프리차지 동작으로 변한 후에 상기 활성 명령이 입력될때까지 로우 레벨을 출력하는 기억 회로와 ; 상기 인버터 회로의 출력과 상기 기억 회로의 출력의 논리합을 얻어 상기 활성화 신호를 출력하는 논리 회로를 포함하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
클록 신호를 증폭하는 제1입력 회로와; 정보 신호를 증폭하는 제2입력 회로와 ; 상기 제1 및 제2입력 회로에 접속되어 있으며, 상기 제1입력 회로에서 출력된 클록 신호의 상승 또는 하강 타이밍에 상기 제2입력 회로로부터 출력된 정보 신호를 래칭하는 래치 회로를 구비하고, 상기 제1입력 회로는, 상기 클록 신호가 공급되는 제1한계 논리 회로와 ; 상기 클록 신호가 공급되고 상기 제1한계 논리 회로보다 높은 하이 레벨 한계값과 상기 제1한계 논리 회로보다 낮은 로우 레벨 한계값을 갖는 제2한계 논리회로를 포함하는데, 상기 제2한계 논리 회로는 반도체 집적 회로의 정상 동작시에는 비활성 상태이고 번인 테스트시에는 활성 상태이며 ; 정상 동작시에는 상기 제1한계 논리 회로로부터의 클록 신호를 상기 래치회로에 선택적으로 출력하고 번인 테스트시에는 상기 제2한계 논리 회로로부터의 클록 신호를 상기 래치 회로에 선택적으로 출력하는 것을 특징으로 하는 반도체 직접 회로.
제18항에 있어서, 상기 제1한계 논리 회로는 부하로서 전류 미러 회로를 가지며 트랜지스터를 구동시키는 차동 증폭기 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
제19항에 있어서, 상기 전류 미러 회로는 P채널 MIS 트랜지스터를 포함하고, 상기 구동 트랜지스터는 n채널 MIS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 직접 회로.
제18항에 있어서, 상기 제2한계 논리 회로는 제어 신호에 응답하여 활성 및 비활성 상태중 어느 하나로 제어되고 활성 상태에서는 상보형 MIS 인버터로서 기능하는 논리 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제21항에 있어서, 상기 제2한계 논리 회로는, 전원 전압을 공급하는 전원선에 접속된 소스오 상기 제어 신호가 공급되는 게이트를 갖는 제1p채널 MIS 트랜지스터와 ; 상기 제1p채널 MIS 트랜지스터의 드레인에 접속된 소스와 상기 클록 신호가 공급되는 게이트를 갖는 제2p채널 MIS 트랜지스터와 ; 상기 제2p 채널 MIS 트랜지스터의 드레인에 접속된 드레인과 접지된 소스와 상기 클록 신호가 공급되는 게이트를 갖는 제1n채널 MIS 트랜지스터와 ; 상기 제2p채널 MIS 트랜지스터의 드레인에 접속된 드레인과 접지된 소스와 상기 제어 신호가 공급되는 게이트를 갖는 제2n 채널 MIS 트랜지스터와 ; 상기 제2p 채널 MIS 트랜지스터의 드레인과 상기 제2한계 논리 회로의 출력을 형성하는 상기 제1n 채널 MIS 트랜지스터의 드레인을 접속시키는 노드를 포함하는 것을 특징으로 하는 반도체 장치.
제18항에 있어서, 상기 제1선택 회로는, 상기 제1한계 논리 회로의 출력단에 접속된 제1입력단과 제어 신호가 공급되는 제2입력단을 갖는 제1NAND 회로와 ; 상기 제2한계 논리 회로의 출력단에 접속된 출력단을 갖는 제1인버터와 ; 상기 제1NAND 회로의 출력단에 접속된 제1입력단과 상기 제1인버터의 출력단에 접속된 제2입력단을 갖는 제2NAND 회로와 ; 상기 제2NAND 회로의 출력단에 접속된 입력단과 상기 래치 회로에 접속된 출력단을 갖는 제2인버터를 포함하는 것을 특징으로 하는 반도체 장치.
제18항에 있어서, 상기 제2입력회로는, 상기 정보 신호가 공급되는 제3한계 논리 회로와 ; 상기 정보 신호가 공급되고 상기 제3한계 논리 회로보다 높은 하이 레벨 한계값과 상기 제3한계 논리 회로보다 낮은 로우 레벨 한계값을 갖는 제4한계 논리 회로를 포함하는데, 상기 제4한계 논리 회로는 반도체 집적 회로의 정상 동작시에는 비활성 상태이고 번인 테스트시에는 활성 상태이며 ; 정상 동작시에는 상기 제3한계 논리 회로로부터의 정보 신호를 상기 래치 회로에 선택적으로 출력하고 번인 테스트시에는 상기 제4한계 논리 회로로부터의 정보 신호기를 상기래치 회로에 선택적으로 출력하는 제2선택 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제24항에 있어서, 상기 제3한계 논리 회로는 부하로서 전류 미러 회로를 가지며 트랜지스터를 구동시키는 차동 증폭기 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제25항에 있어서, 상기 제3한계 논리 회로의 상기 차동 증폭기 회로에 있는 상기 전류 미러 회로는 p채널 MIS 트랜지스터를 포함하고, 상기 제3한계 논리 회로의 상기 차동 증폭기 회로에 있는 상기 구동 트랜지스터는 n채널 MIS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
제25항에 있어서, 상기 제4한계 논리 회로는 제어 신호에 응답하여 활성 및 비활성 상태중 어느 하나로 제어되고 활성 상태에서는 상보형 MIS 인버터로서 기능하는 논리 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제27항에 있어서, 상기 제4한계 논리 회로는, 전원 전압을 공급하는 전원선에 접속된 소스오 상기 제어 신호가 공급되는 게이트를 갖는 제1p채널 MIS 트랜지스터와 ; 상기 제1p채널 MIS 트랜지스터의 드레인에 접속된 소스와 상기 정보 신호가 공급되는 게이트를 갖는 제2p채널 MIS 트랜지스터와 ; 상기 제2p채널 MIS 트랜지스터의 드레인에 접속된 드레인과 접지된 소스와 상기 정보 신호가 공급되는 게이트를 갖는 제1n채널 MIS 트랜지스터와 ; 상기 제2p 채널 MIS 트랜지스터의 드레인에 접속된 드레인과 접지된 소스와 상기 제어 신호가 공급되는 게이트를 갖는 제2n채널 MIS 트랜지스터와 ; 상기 제2p채널 MIS 트랜지스터의 드레인과 상기 제4한계 논리 회로의 출력을 형성하는 상기 제1n채널 MIS 트랜지스터의 드레인을 접속시키는 노드를 포함하는 것을 특징으로 하는 반도체 장치.
제24항에 있어서, 상기 제2선택 회로는, 상기 제3한계 논리 회로의 출력단에 접속된 제1입력단과 제어 신호가 공급되는 제2입력단을 갖는 제1NAND 회로와 ; 상기 제4한계 논리 회로의 출력단에 접속된 출력단을 갖는 제1인버터와 ; 상기 1NAND 회로의 출력단에 접속된 제1입력단과 상기 제1인버터의 출력단에 접속된 제2입력단을 갖는 제2NAND 회로와 ; 상기 제2NAND 회로의 출력단에 접속된 입력단과 상기 래치 회로에 접속된 출력단을 갖는 제2인버터를 포함하는 것을 특징으로 하는 반도체 장치.
시스템 클록 신호를 입력하고 상기 시스템 클록 신호를 정형함으로서 내부 클록 신호를 출력하는 클록 입력 회로와 ; 상기 클록 입력 회로에 접속되어 있으며, 상기 클록 입력 회로로부터 출력된 내부 클록 신호의 상승 또는 하강 타이밍에 동기하여 데이터 출력 동작을 행하는 데이터 출력 회로와 ; 상기 클록 입력 회로에 접속되어 있으며, 온도 변화에 따른 트랜지스터의 동작 속도 변화를 방지하기 위한 전압값을 갖는 정전압을 발생하여 상기 정전압을 전원 전압으로서 상기 클록 입력 회로에 공급하는 정전압 발생 회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
제30항에 있어서, 상기 데이터 출력 회로는 출력 트랜지스터를 포함하는 출력 회로와 레벨 변환 회로를 포함하고, 상기 정전압 발생 회로는 상기 정전압을 전원 전압으로서 레벨 변환 회로 및 출력 회로를 제외한 상기 데이터 출력 회로의 회로들에 공급하는 것으 특징으로 하는 동기식 반도체 메모리 장치.
제30항에 있어서, 상기 정전압 발생 회로는, 전원 전압을 공급하기 위한 전원선에 접속된 트레인과 접지된 게이트를 갖는 제1공핍형 n채널 절연 게이트형 전계 효과 트랜지스터와 ; 서로 접속된 게이트 및 드레인을 갖는 제2증가형 n채널 절연 게이트형 전계 효과 트랜지스터를 포함하는데, 상기 드레인은 상기 제1전계 효과 트랜지스터의 소스에 접속되어 있고, 일단부가 상기 제2전계 효과 트랜지스터의 소스에 접속되고 타단부가 접지된 저항과 ; 상기 정전압을 출력하기 위한 상기 정전압 발생 회로의 출력을 형성하는 상기 저항이 일단부와 상기 제2전계효과 트랜지스터의 소스를 접속시키는 노드를 포함하는 것을 특징으로 하는 동기식 반도체 메모리장치.
3쌍의 전류 입력 및 출력단을 갖는 전류 미러 회로와 ; 전류 입력단 및 전류 출력단을 갖는 제1정전류원과, 상기 제2정전류원의 전류 입력 및 출력단중 하나에 접속된 제1단과 상기 전류 미러 회로의 제1 및 제2단에 각각 접속된 제2단을 갖는 제1 및 제2전계 효과 트랜지스터를 포함하는 차동 증폭기 회로를 구비하는데, 상기 전류 미러 회로의 제1 및 제2단은 상기 전류 미러 회로의 두 입력단 또는 두 출력단이고, 상기 제2전계 효과 트랜지스터는 기준 전위가 공급되는 게이트를 가지며 ; 전류 입력단 및 전류 출력단을 갖는 제2정전류원과, 상기 제2정전류원의 전류 입력 및 출력단중 하나에 접속된 제1단과 상기 전류 미러 회로의 제3단에 접속된 제2단을 갖는 제3전계 효과 트랜지스터를 포함하는 입력 스테이지 회로를 구비하는데, 상기 제3단은 상기 전류 미러 회로의 제1 및 제2단이 아닌 상기 전류 미러 회로의 입력단 또는 출력단이고 ; 상기 제3전계 효과 트랜지스터의 게이트에 공급된 입력 신호의 증폭된 신호에 대응하는 출력 신호는 상기 제1 및 제2전계 효과 트랜지스터중 어느 하나의 제2단으로부터 출력인 것을 특징으로 하는 반도체 집적 회로.
제33항에 있어서, 상기 제1정전류원의 상기 전류 입력 및 출력단 중 상기 어느 하나는 전류 입력단이고, 상기 제2정전류원의 상기 전류 입력 및 출력단중 상기 어느 하나는 전류 입력단이며, 상기 전류 미러 회로의 제1내지 제3단은 전류 출력단인 것을 특징으로 하는 반도체 집적 회로.
제34항에 있어서, 상기 전류 미러 회로는, 제1전원선에 접속된 전류 입력단과, 상기 전류 미러회로의 제1단을 형성하는 전류 출력단을 갖는 제4전계 효과 트랜지스터와 ; 상기 제1전원선에 접속된 전류 입력단과, 상기 전류 미러 회로의 제2단을 형성하는 전류 출력단과, 상기 전류 미러 회로의 제2단 및 상기 제4전계 효과 트랜지스터의 게이트에 접속된 게이트를 갖는 제5전계 효과 트랜지스터와 ; 상기 제1전원선에 접속된 전류 입력단과, 상기 전류 미러 회로의 제3단을 형성하는 전류 출력단과, 상기 제4전계 효과 트랜지스터의 게이트에 접속된 게이트를 갖는 제6전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로.
제35항에 있어서, 상기 전류 미러 회로는 상기 제5전계 효과 트랜지스터의 전류 출력단과 게이트 사이에 접속된 제7전계 효과 트랜지스터를 추가로 포함하고, 상기 제7전계 효과 트랜지스터는 상기 제1전원선에 접속된 게이트를 갖는 것을 특징으로 하는 반도체 집적 회로.
제34항에 있어서, 상기 제1정전류원은 상기 제1전력선보다 낮은 전위를 갖는 제2전력선에 접속된 전류 출력단과, 인에이블 신호가 공급되는 게이트를 갖는 제8전계 효과 트랜지스터를 포함하고 ; 상기 제2정전류원은 상기 제2전력선에 접속된 전류 출력단과, 상기 인에이블 신호가 공급되는 게이트를 갖는 제9전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로.
제33항에 있어서, 상기 제1정전류의 상기 전류 입력 및 출력단중 하나는 전류 출력단이고, 상기 제2정전류원의 상기 전류 입력 및 출력단중 하나는 전류 출력단이며, 상기 전류 미러 회로의 제1내지 제3단부는 전류입력단인 것을 특징으로 하는 반도체 집적 회로.
제33항에 있어서, 상기 3쌍의 전류 입력 및 출력단중 대응하는 쌍의 전류 입력 및 출력단과 상기 전류 미러 회로의 출력단 사이에 각각 접속된 제1 내지 제3스위칭 소자를 추가로 구비하고, 상기 제1 내지 제3스위칭 소자는 인에이블 신호의 활성/비활성 상태동안 ON/OFF 되는 것을 특징으로 하는 반도체 집적 회로.
동기식 반도체 메모리 장치의 클록 입력 회로에 제공된 제33항에 기재된 바와 같은 반도체 집적 회로에 있어서, 상기 클록 입력 회로는 상기 클록 입력 회로내에서 처리되는 신호보다 작은 전압 진폭을 갖는 클록 신호를 수신하는 것을 특징으로 하는 반도체 집적 회로.
두쌍의 전류 입력 및 출력단을 갖는 류 미러 회로와 ; 전류 입력단 및 전류 출력단을 갖는 제1정전류원과, 상기 제1정전류원의 전류 입력 및 출력단중 하나에 접속된 제1단과 상기 전류 미러 회로의 제1 및 제2단에 각각 접속된 제2단을 갖는 제1 및 제2전계 효과 트랜지스터를 포함하는 차동 증폭기 회로를 구비하는데, 상기 전류 미러 회로의 제1단 및 제2단은 상기 전류 미러 회로의 두 입력단 또는 두 출력단이고, 상기 제2전계 효과 트랜지스터는 기준 전위가 공급되는 게이트를 가지며 ; 전류 입력단 및 전류 출력단을 갖는 제2정전류원과, 부하 전계 효과 트랜지스터와, 상기 제2정전류원의 전류 입력 및 출력단중 하나에 접속된 제1단과 상기 제1전계 효과 트랜지스터의 게이트 및 부하 전계 효과 트랜지스터의 일단에 접속된 제2단을 갖는 제3전계 효과 트랜지스터를 포함하는 입력 스테이지 회로를 구비하는데, 상기 부하 전계 효과 트랜지스터의 타단은 전원선에 접속되며 ; 상기 제3전계 효과 트랜지스터의 게이트에 공급되는 입력 신호의 증폭된 신호에 대응하는 출력 신호는 상기 제1 및 제2전계 효과 트랜지스터중 어느 하나의 제2단으로부터의 출력인 것을 특징으로 하는 반도체 집적 회로.
동기식 반도체 메모리 장치의 클록 입력 회로에 제공된 제41항에 기재된 바와 같은 반도체 집적 회로에 있어서, 상기 클록 입력 회로는 상기 클록 입력 회로내에서 처리되는 신호보다 작은 전압 진폭을 갖는 클록 신호를 수신하는 것을 특징으로 하는 반도체 직접 회로.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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