JPH07321571A - 増幅回路及びこれを用いた半導体集積回路 - Google Patents
増幅回路及びこれを用いた半導体集積回路Info
- Publication number
- JPH07321571A JPH07321571A JP6110638A JP11063894A JPH07321571A JP H07321571 A JPH07321571 A JP H07321571A JP 6110638 A JP6110638 A JP 6110638A JP 11063894 A JP11063894 A JP 11063894A JP H07321571 A JPH07321571 A JP H07321571A
- Authority
- JP
- Japan
- Prior art keywords
- current
- fet
- gate
- coupled
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】差動増幅回路に簡単な回路を付加することによ
り、信号伝播遅延時間を短縮させる。 【構成】差動増幅回路１０の前段に入力段４０が接続さ
れている。差動増幅回路１０は、差動対トランジスタ１
１及び１２の両ソースが電流源１３に接続され、差動対
トランジスタ１１及び１２のドレインがカレントミラー
回路１０に接続されている。入力段４０は、差動増幅回
路１０の片側１４及び１１と共通部分１３とに対応した
トランジスタ４４、４１及び４３が直列接続されてい
る。クロックＣＫ１が入力段４０で反転増幅され、次い
で差動増幅回路１０で増幅される。この際、トランジス
タ４４に流れる電流Ｉ４４がトランジスタ１４に流れる
電流Ｉ１４に等しくなるよう制御され、正のフィードバ
ックが入力段４０にかけられる。
り、信号伝播遅延時間を短縮させる。 【構成】差動増幅回路１０の前段に入力段４０が接続さ
れている。差動増幅回路１０は、差動対トランジスタ１
１及び１２の両ソースが電流源１３に接続され、差動対
トランジスタ１１及び１２のドレインがカレントミラー
回路１０に接続されている。入力段４０は、差動増幅回
路１０の片側１４及び１１と共通部分１３とに対応した
トランジスタ４４、４１及び４３が直列接続されてい
る。クロックＣＫ１が入力段４０で反転増幅され、次い
で差動増幅回路１０で増幅される。この際、トランジス
タ４４に流れる電流Ｉ４４がトランジスタ１４に流れる
電流Ｉ１４に等しくなるよう制御され、正のフィードバ
ックが入力段４０にかけられる。
Description
【０００１】
【産業上の利用分野】本発明は、増幅回路及びこれを用
いた半導体集積回路に関する。
いた半導体集積回路に関する。
【０００２】
【従来の技術】図５は、従来のクロック入力バッファ回
路を示す。この回路は、例えばシンクロナスＤＲＡＭに
用いられる。外部から供給されるクロックＣＫ２は、周
波数が５０〜２００ＭＨＺの範囲の極めて高い値である
ため、Ｔ−ＬＶＴＴＬ（ターミネイティド・ロー・ボル
テージＴＴＬ）レベル、すなわち、５０Ωで終端され、
高レベル下限値が１．５＋０．４Ｖ、低レベル上限値が
１．５−０．４Ｖの微小論理振幅となっている。誤動作
防止のため、入力が１．５＋０．２Ｖのとき高レベル、
１．５−０．２Ｖのとき低レベルと識別できるように、
回路素子の特性が定められている。
路を示す。この回路は、例えばシンクロナスＤＲＡＭに
用いられる。外部から供給されるクロックＣＫ２は、周
波数が５０〜２００ＭＨＺの範囲の極めて高い値である
ため、Ｔ−ＬＶＴＴＬ（ターミネイティド・ロー・ボル
テージＴＴＬ）レベル、すなわち、５０Ωで終端され、
高レベル下限値が１．５＋０．４Ｖ、低レベル上限値が
１．５−０．４Ｖの微小論理振幅となっている。誤動作
防止のため、入力が１．５＋０．２Ｖのとき高レベル、
１．５−０．２Ｖのとき低レベルと識別できるように、
回路素子の特性が定められている。
【０００３】一方、シンクロナスＤＲＡＭ内では、電源
配線Ｖiiとグランド線Ｖssとの間の電圧、例えば３．３
Ｖが用いられ、高レベルが約３Ｖ、低レベルが約０Ｖの
信号が用いられる。このため、クロックＣＫ２が差動増
幅回路１０で増幅される。１７はカレントミラー回路で
ある。
配線Ｖiiとグランド線Ｖssとの間の電圧、例えば３．３
Ｖが用いられ、高レベルが約３Ｖ、低レベルが約０Ｖの
信号が用いられる。このため、クロックＣＫ２が差動増
幅回路１０で増幅される。１７はカレントミラー回路で
ある。
【０００４】イネーブル信号ＥＮ１が低レベルのとき、
ｎＭＩＳトランジスタ１３がオフ、ｐＭＩＳトランジス
タ２０及び２１がオンになって、差動増幅回路１０が非
動作状態となり、かつ、ｎＭＩＳトランジスタ１１及び
１２のドレイン電位が電源配線Ｖiiの電位となる。イネ
ーブル信号ＥＮ１が高レベルに遷移すると、ｎＭＩＳト
ランジスタ１３がオン、ｐＭＩＳトランジスタ２０及び
２１がオフになって、差動増幅回路１０が動作状態にな
る。この遷移の際、ｎＭＩＳトランジスタ１１及び１２
のドレイン電位が既に電位Ｖiiになっていることから、
差動増幅回路１０が直ちに動作状態に入る。
ｎＭＩＳトランジスタ１３がオフ、ｐＭＩＳトランジス
タ２０及び２１がオンになって、差動増幅回路１０が非
動作状態となり、かつ、ｎＭＩＳトランジスタ１１及び
１２のドレイン電位が電源配線Ｖiiの電位となる。イネ
ーブル信号ＥＮ１が高レベルに遷移すると、ｎＭＩＳト
ランジスタ１３がオン、ｐＭＩＳトランジスタ２０及び
２１がオフになって、差動増幅回路１０が動作状態にな
る。この遷移の際、ｎＭＩＳトランジスタ１１及び１２
のドレイン電位が既に電位Ｖiiになっていることから、
差動増幅回路１０が直ちに動作状態に入る。
【０００５】この状態でｎＭＩＳトランジスタ１１のゲ
ートにクロックＣＫ２を供給すると、これを反転増幅し
たクロックＣＫ３が差動増幅回路１０から出力される。
図６は、図５の回路についてシミュレーションを行った
結果を示す。Ｖref＝１．５Ｖに対し、クロックＣＫ２
を１．５−０．３から１．５＋０．３Ｖに変化させたと
き、クロックＣＫ２が１．５ＶになってからクロックＣ
Ｋ３が１．５Ｖになるまでの信号伝播遅延時間は、０．
４２nsである。
ートにクロックＣＫ２を供給すると、これを反転増幅し
たクロックＣＫ３が差動増幅回路１０から出力される。
図６は、図５の回路についてシミュレーションを行った
結果を示す。Ｖref＝１．５Ｖに対し、クロックＣＫ２
を１．５−０．３から１．５＋０．３Ｖに変化させたと
き、クロックＣＫ２が１．５ＶになってからクロックＣ
Ｋ３が１．５Ｖになるまでの信号伝播遅延時間は、０．
４２nsである。
【０００６】
【発明が解決しようとする課題】しかし、インバータ３
０の入力容量のため、この信号伝播遅延時間０．４２ns
は、クロックＣＫ２の遷移時間０．２nsに対し、比較的
長い。本発明の目的は、このような問題点に鑑み、差動
増幅回路に簡単な回路を付加することにより、信号伝播
遅延時間を短縮させることができる増幅回路及びこれを
用いた半導体集積回路を提供することにある。
０の入力容量のため、この信号伝播遅延時間０．４２ns
は、クロックＣＫ２の遷移時間０．２nsに対し、比較的
長い。本発明の目的は、このような問題点に鑑み、差動
増幅回路に簡単な回路を付加することにより、信号伝播
遅延時間を短縮させることができる増幅回路及びこれを
用いた半導体集積回路を提供することにある。
【０００７】
【課題を解決するための手段及びその作用】本発明に係
る増幅回路及びこれを用いた半導体集積回路を、実施例
図中の対応する構成要素の符号を引用して説明する。第
１発明では、例えば図１に示す如く、第１及び第２のト
ランジスタ１１、１２の各一端が共に第１定電流源１３
の電流入力端又は電流出力端の一方である一端に結合さ
れ、第１及び第２のトランジスタ１１、１２の他端がそ
れぞれ、３組の電流入出力端を有するカレントミラー回
路１８の電流出力端又は電流入力端の一方である第１端
及び第２端に結合され、第２ＦＥＴ１２のゲートに参照
電位Ｖrefが印加される差動増幅回路１０と、第３ＦＥ
Ｔ４１の一端が第２定電流源４３の電流入力端又は電流
出力端の一方である一端に結合され、第３ＦＥＴ４１の
他端がカレントミラー回路１８の電流出力端又は電流入
力端の一方である第３端及び第１ＦＥＴ１１のゲートに
結合された入力段４０と、を有し、第３ＦＥＴ４１のゲ
ートへの入力信号を増幅した出力信号が第１又は第２の
ＦＥＴ１１、１２の該他端から取り出される。
る増幅回路及びこれを用いた半導体集積回路を、実施例
図中の対応する構成要素の符号を引用して説明する。第
１発明では、例えば図１に示す如く、第１及び第２のト
ランジスタ１１、１２の各一端が共に第１定電流源１３
の電流入力端又は電流出力端の一方である一端に結合さ
れ、第１及び第２のトランジスタ１１、１２の他端がそ
れぞれ、３組の電流入出力端を有するカレントミラー回
路１８の電流出力端又は電流入力端の一方である第１端
及び第２端に結合され、第２ＦＥＴ１２のゲートに参照
電位Ｖrefが印加される差動増幅回路１０と、第３ＦＥ
Ｔ４１の一端が第２定電流源４３の電流入力端又は電流
出力端の一方である一端に結合され、第３ＦＥＴ４１の
他端がカレントミラー回路１８の電流出力端又は電流入
力端の一方である第３端及び第１ＦＥＴ１１のゲートに
結合された入力段４０と、を有し、第３ＦＥＴ４１のゲ
ートへの入力信号を増幅した出力信号が第１又は第２の
ＦＥＴ１１、１２の該他端から取り出される。
【０００８】上記構成において、最初、入力信号が低レ
ベルであり、かつ、第１ＦＥＴのゲートの電位が第２Ｆ
ＥＴのゲートの参照電位Ｖrefより高いとする。この状
態から、入力信号が高レベルに遷移すると、入力信号が
入力段４０で反転増幅されて、第１ＦＥＴのゲートの電
位が低下し、第２ＦＥＴのゲートの参照電位Ｖref以下
となる。これにより、第１ＦＥＴを流れる電流が減少
（図１の場合）又は増加（図４の場合）し、これに比例
して、第３ＦＥＴを流れる電流が減少（図１の場合）又
は増加（図４の場合）する。第２電流源に流れる電流が
一定であるので、第１ＦＥＴのゲートから入力段４０側
へ電流が流れて、第１ＦＥＴのゲートの電位がさらに低
下する。このような正のフィードバックにより、第１Ｆ
ＥＴのゲートの電位低下が加速される。第１ＦＥＴのゲ
ートの電位が低くなり過ぎると、カレントミラー回路１
８の第３端に流れる電流が増加して、第１ＦＥＴのゲー
トに流れる電流が逆向きになり、安定状態に遷移する。
ベルであり、かつ、第１ＦＥＴのゲートの電位が第２Ｆ
ＥＴのゲートの参照電位Ｖrefより高いとする。この状
態から、入力信号が高レベルに遷移すると、入力信号が
入力段４０で反転増幅されて、第１ＦＥＴのゲートの電
位が低下し、第２ＦＥＴのゲートの参照電位Ｖref以下
となる。これにより、第１ＦＥＴを流れる電流が減少
（図１の場合）又は増加（図４の場合）し、これに比例
して、第３ＦＥＴを流れる電流が減少（図１の場合）又
は増加（図４の場合）する。第２電流源に流れる電流が
一定であるので、第１ＦＥＴのゲートから入力段４０側
へ電流が流れて、第１ＦＥＴのゲートの電位がさらに低
下する。このような正のフィードバックにより、第１Ｆ
ＥＴのゲートの電位低下が加速される。第１ＦＥＴのゲ
ートの電位が低くなり過ぎると、カレントミラー回路１
８の第３端に流れる電流が増加して、第１ＦＥＴのゲー
トに流れる電流が逆向きになり、安定状態に遷移する。
【０００９】このようにして、増幅回路の信号伝播遅延
時間が、入力段がない場合よりも短縮される。この第１
発明によれば、差動増幅回路に簡単な構成の入力段を付
加することにより、信号伝播遅延時間を短縮させること
ができる。本第１発明には、以下のような各種態様が含
まれる。
時間が、入力段がない場合よりも短縮される。この第１
発明によれば、差動増幅回路に簡単な構成の入力段を付
加することにより、信号伝播遅延時間を短縮させること
ができる。本第１発明には、以下のような各種態様が含
まれる。
【００１０】第１発明の第１態様では、上記第１及び第
２の定電流源１３、４３の一端はいずれも電流入力端で
あり、上記カレントミラー回路１８の第１〜３端はいず
れも電流出力端である。第１発明の第２態様では、カレ
ントミラー回路１８は、電流入力端が第１電源供給線Ｖ
iiに結合され、電流出力端がカレントミラー回路１８の
上記第１端である第４ＦＥＴ１４と、電流入力端が第１
電源供給線Ｖiiに結合され、電流出力端がカレントミラ
ー回路１８の上記第２端であり、ゲートが該第２端及び
第４ＦＥＴ１４のゲートに結合された第５ＦＥＴ１５
と、電流入力端が第１電源供給線Ｖiiに結合され、電流
出力端がカレントミラー回路１８の上記第３端であり、
ゲートが第４ＦＥＴ１４のゲートに結合された第６ＦＥ
Ｔ４４と、を有する。
２の定電流源１３、４３の一端はいずれも電流入力端で
あり、上記カレントミラー回路１８の第１〜３端はいず
れも電流出力端である。第１発明の第２態様では、カレ
ントミラー回路１８は、電流入力端が第１電源供給線Ｖ
iiに結合され、電流出力端がカレントミラー回路１８の
上記第１端である第４ＦＥＴ１４と、電流入力端が第１
電源供給線Ｖiiに結合され、電流出力端がカレントミラ
ー回路１８の上記第２端であり、ゲートが該第２端及び
第４ＦＥＴ１４のゲートに結合された第５ＦＥＴ１５
と、電流入力端が第１電源供給線Ｖiiに結合され、電流
出力端がカレントミラー回路１８の上記第３端であり、
ゲートが第４ＦＥＴ１４のゲートに結合された第６ＦＥ
Ｔ４４と、を有する。
【００１１】第１発明の第３態様では、上記第２態様に
おいて、第５ＦＥＴ１５のゲートと電流出力端との間に
第７ＦＥＴ１６が結合され、第７ＦＥＴ１６のゲートが
第１電源供給線Ｖiiに結合されている。この第３態様に
よれば、第２態様よりも動作が安定する。第１発明の第
４態様では、第１定電流源１３は、電流出力端が第１電
源供給線Ｖiiより電位が低い第２電源供給線に結合さ
れ、ゲートにイネーブル信号ＥＮ１が供給される第８Ｆ
ＥＴ１３であり、第２定電流源４３は、電流出力端が第
２電源供給線Ｖssに結合され、ゲートにイネーブル信号
ＥＮ１が供給される第９ＦＥＴ４３である。
おいて、第５ＦＥＴ１５のゲートと電流出力端との間に
第７ＦＥＴ１６が結合され、第７ＦＥＴ１６のゲートが
第１電源供給線Ｖiiに結合されている。この第３態様に
よれば、第２態様よりも動作が安定する。第１発明の第
４態様では、第１定電流源１３は、電流出力端が第１電
源供給線Ｖiiより電位が低い第２電源供給線に結合さ
れ、ゲートにイネーブル信号ＥＮ１が供給される第８Ｆ
ＥＴ１３であり、第２定電流源４３は、電流出力端が第
２電源供給線Ｖssに結合され、ゲートにイネーブル信号
ＥＮ１が供給される第９ＦＥＴ４３である。
【００１２】この第４態様によれば、イネーブル信号Ｅ
Ｎ１をインアクティブにすることにより差動増幅回路１
０及び入力段１０電流が流れないので、平均消費電流を
低減できる。第１発明の第５態様では、例えば図４に示
す如く、第１及び第２の定電流源１３、４３の一端はい
ずれも電流出力端であり、カレントミラー回路１８の第
１〜３端はいずれも電流入力端である。
Ｎ１をインアクティブにすることにより差動増幅回路１
０及び入力段１０電流が流れないので、平均消費電流を
低減できる。第１発明の第５態様では、例えば図４に示
す如く、第１及び第２の定電流源１３、４３の一端はい
ずれも電流出力端であり、カレントミラー回路１８の第
１〜３端はいずれも電流入力端である。
【００１３】第１発明の第６態様では、例えば図１に示
す如く、カレントミラー回路１８の３組の電流入出力端
間の各々に結合されイネーブル信号ＥＮ１がアクティブ
／インアクティブのときオフ／オンにされる第１〜３ス
イッチ素子２０、２１、５０を有する。この第６態様に
よれば、イネーブル信号ＥＮ１をアクティブに遷移させ
た後、差動増幅回路１０及び入力段４０を直ちに完全な
動作状態にさせることができる。
す如く、カレントミラー回路１８の３組の電流入出力端
間の各々に結合されイネーブル信号ＥＮ１がアクティブ
／インアクティブのときオフ／オンにされる第１〜３ス
イッチ素子２０、２１、５０を有する。この第６態様に
よれば、イネーブル信号ＥＮ１をアクティブに遷移させ
た後、差動増幅回路１０及び入力段４０を直ちに完全な
動作状態にさせることができる。
【００１４】第２発明の増幅回路では、例えば図１にお
いて、第１及び第２のＦＥＴ１１、１２の各一端が共に
第１定電流源１３の電流入力端又は電流出力端の一方で
ある一端に結合され、第１及び第２のＦＥＴ１１、１２
の他端がそれぞれ、２組の電流入出力端を有するカレン
トミラー回路１４〜１６の電流出力端又は電流入力端の
一方である第１端及び第２端に結合され、第２ＦＥＴ１
２のゲートに参照電位Ｖrefが印加される差動増幅回路
１０と、第３ＦＥＴ４１の一端が第２定電流源４３の電
流入力端又は電流出力端の一方である一端に結合され、
第３ＦＥＴ４１の他端が負荷ＦＥＴ４４の一端及び第１
ＦＥＴ１１のゲートに結合され、負荷ＦＥＴ４４の他端
が電源配線Ｖiiに結合された入力段４０と、を有し、第
３ＦＥＴ４１のゲートへの入力信号を増幅した出力信号
が第１又は第２のＦＥＴ１１、１２の該他端から取り出
される。ここに、負荷ＦＥＴは、そのゲートがそのドレ
イン又はドレイン側の電源供給線（図１の場合は電源供
給線Ｖss、図４の場合は電源供給線Ｖii）に接続されて
構成された、電流が順方向のダイオードである。
いて、第１及び第２のＦＥＴ１１、１２の各一端が共に
第１定電流源１３の電流入力端又は電流出力端の一方で
ある一端に結合され、第１及び第２のＦＥＴ１１、１２
の他端がそれぞれ、２組の電流入出力端を有するカレン
トミラー回路１４〜１６の電流出力端又は電流入力端の
一方である第１端及び第２端に結合され、第２ＦＥＴ１
２のゲートに参照電位Ｖrefが印加される差動増幅回路
１０と、第３ＦＥＴ４１の一端が第２定電流源４３の電
流入力端又は電流出力端の一方である一端に結合され、
第３ＦＥＴ４１の他端が負荷ＦＥＴ４４の一端及び第１
ＦＥＴ１１のゲートに結合され、負荷ＦＥＴ４４の他端
が電源配線Ｖiiに結合された入力段４０と、を有し、第
３ＦＥＴ４１のゲートへの入力信号を増幅した出力信号
が第１又は第２のＦＥＴ１１、１２の該他端から取り出
される。ここに、負荷ＦＥＴは、そのゲートがそのドレ
イン又はドレイン側の電源供給線（図１の場合は電源供
給線Ｖss、図４の場合は電源供給線Ｖii）に接続されて
構成された、電流が順方向のダイオードである。
【００１５】この第２発明では、上記第１発明のフィー
ドバックが負荷ＦＥＴにかけられないが、入力段の増幅
作用で、増幅回路の信号伝播遅延時間が、入力段がない
場合よりも短縮される。すなわち、第２発明によれば、
差動増幅回路に簡単な構成の入力段を付加することによ
り、信号伝播遅延時間を短縮させることができる。この
第２発明にも、上記第１発明と同様の各種態様が含まれ
る。
ドバックが負荷ＦＥＴにかけられないが、入力段の増幅
作用で、増幅回路の信号伝播遅延時間が、入力段がない
場合よりも短縮される。すなわち、第２発明によれば、
差動増幅回路に簡単な構成の入力段を付加することによ
り、信号伝播遅延時間を短縮させることができる。この
第２発明にも、上記第１発明と同様の各種態様が含まれ
る。
【００１６】第３発明の半導体集積回路では、例えば図
２に示す如く、上記いずれかの構成の増幅回路が入力バ
ッファ回路２として用いられている。この第３発明によ
れば、差動増幅回路に簡単な構成の入力段を付加すれば
信号伝播遅延時間を短縮できるので、チップ面積の増大
を抑制でき、効果的である。第３発明の第１態様では、
例えば図２に示す如く、この半導体集積回路はシンクロ
ナスＤＲＡＭ１であり、入力バッファ回路２の信号入力
端に、内部で処理される信号よりも電圧振幅が小さいク
ロックＣＫ１が供給される。
２に示す如く、上記いずれかの構成の増幅回路が入力バ
ッファ回路２として用いられている。この第３発明によ
れば、差動増幅回路に簡単な構成の入力段を付加すれば
信号伝播遅延時間を短縮できるので、チップ面積の増大
を抑制でき、効果的である。第３発明の第１態様では、
例えば図２に示す如く、この半導体集積回路はシンクロ
ナスＤＲＡＭ１であり、入力バッファ回路２の信号入力
端に、内部で処理される信号よりも電圧振幅が小さいク
ロックＣＫ１が供給される。
【００１７】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。異なる図において、同一又は類似の構成要素に
は、同一又は類似の符号を付している。 ［第１実施例］図３は、シンクロナスＤＲＡＭの概略構
成を示す。
する。異なる図において、同一又は類似の構成要素に
は、同一又は類似の符号を付している。 ［第１実施例］図３は、シンクロナスＤＲＡＭの概略構
成を示す。
【００１８】シンクロナスＤＲＡＭ１は、外部からクロ
ックＣＫ１及びイネーブル信号ＥＮ１が供給されるクロ
ック入力バッファ回路２と、イネーブル信号ＥＮ１を増
幅してイネーブル信号ＥＮ２を生成するバッファ回路３
と、クロックＣＫ４に同期して動作するその他の回路４
とを有する。クロック入力バッファ回路２は、イネーブ
ル信号ＥＮ１が高レベルになると動作状態となって、ク
ロックＣＫ１を増幅し、イネーブル信号ＥＮ２が高レベ
ルとなったとき、クロックＣＫ１を増幅したクロックＣ
Ｋ４を回路４に供給する。
ックＣＫ１及びイネーブル信号ＥＮ１が供給されるクロ
ック入力バッファ回路２と、イネーブル信号ＥＮ１を増
幅してイネーブル信号ＥＮ２を生成するバッファ回路３
と、クロックＣＫ４に同期して動作するその他の回路４
とを有する。クロック入力バッファ回路２は、イネーブ
ル信号ＥＮ１が高レベルになると動作状態となって、ク
ロックＣＫ１を増幅し、イネーブル信号ＥＮ２が高レベ
ルとなったとき、クロックＣＫ１を増幅したクロックＣ
Ｋ４を回路４に供給する。
【００１９】クロックＣＫ１は、上述のように周波数が
５０〜２００ＭＨＺの範囲の極めて高い値であるため、
上述のＴ−ＬＶＴＴＬレベルであり、微小論理振幅とな
っている。また、ノイズによる誤動作を防止するため、
クロックバッファ入力回路２は、入力信号の高レベル及
び低レベルの各々について、例えば０．２Ｖのマージン
を有し、入力が１．５＋０．２Ｖのとき高レベル、１．
５−０．２Ｖのとき低レベルと判定できるように、トラ
ンジスタ特性が定められている。
５０〜２００ＭＨＺの範囲の極めて高い値であるため、
上述のＴ−ＬＶＴＴＬレベルであり、微小論理振幅とな
っている。また、ノイズによる誤動作を防止するため、
クロックバッファ入力回路２は、入力信号の高レベル及
び低レベルの各々について、例えば０．２Ｖのマージン
を有し、入力が１．５＋０．２Ｖのとき高レベル、１．
５−０．２Ｖのとき低レベルと判定できるように、トラ
ンジスタ特性が定められている。
【００２０】一方、クロック入力バッファ回路２、バッ
ファ回路３及び回路４は、電源配線Ｖiiとグランド線Ｖ
ssの間の電圧、例えば３．３Ｖで動作し、回路４内では
高レベルが約３Ｖ、低レベルが約０Ｖの信号が用いられ
る。クロック入力バッファ回路２の構成例を図１に示
す。この回路は、図５の回路の前段に入力段４０が接続
され、さらに、入力段４０が反転増幅することから差動
増幅回路１０とインバータ３０との間にインバータ３３
が接続されている。
ファ回路３及び回路４は、電源配線Ｖiiとグランド線Ｖ
ssの間の電圧、例えば３．３Ｖで動作し、回路４内では
高レベルが約３Ｖ、低レベルが約０Ｖの信号が用いられ
る。クロック入力バッファ回路２の構成例を図１に示
す。この回路は、図５の回路の前段に入力段４０が接続
され、さらに、入力段４０が反転増幅することから差動
増幅回路１０とインバータ３０との間にインバータ３３
が接続されている。
【００２１】差動増幅回路１０は、ｎＭＩＳトランジス
タ１１と１２の両ソースがｎＭＩＳトランジスタ１３を
介してグランド線Ｖssに接続され、ｎＭＩＳトランジス
タ１１及び１２のドレインがそれぞれｐＭＩＳトランジ
スタ１４及び１５を介して電源配線Ｖiiに接続されてい
る。ｎＭＩＳトランジスタ１１と１２とは互いに同一特
性であり、ｐＭＩＳトランジスタ１４と１５とは互いに
同一特性である。ｐＭＩＳトランジスタ１４のゲート
は、ｐＭＩＳトランジスタ１５のドレインに接続されて
いる。ｐＭＩＳトランジスタ１５のゲートとドレインと
の間には、ｎＭＩＳトランジスタ１６が接続されてい
る。ｎＭＩＳトランジスタ１６は、ゲートが電源配線Ｖ
iiに接続されており、負荷ＦＥＴとして機能する。ｐＭ
ＩＳトランジスタ１４及び１５にはそれぞれ、ｐＭＩＳ
トランジスタ２０及び２１が並列接続されている。
タ１１と１２の両ソースがｎＭＩＳトランジスタ１３を
介してグランド線Ｖssに接続され、ｎＭＩＳトランジス
タ１１及び１２のドレインがそれぞれｐＭＩＳトランジ
スタ１４及び１５を介して電源配線Ｖiiに接続されてい
る。ｎＭＩＳトランジスタ１１と１２とは互いに同一特
性であり、ｐＭＩＳトランジスタ１４と１５とは互いに
同一特性である。ｐＭＩＳトランジスタ１４のゲート
は、ｐＭＩＳトランジスタ１５のドレインに接続されて
いる。ｐＭＩＳトランジスタ１５のゲートとドレインと
の間には、ｎＭＩＳトランジスタ１６が接続されてい
る。ｎＭＩＳトランジスタ１６は、ゲートが電源配線Ｖ
iiに接続されており、負荷ＦＥＴとして機能する。ｐＭ
ＩＳトランジスタ１４及び１５にはそれぞれ、ｐＭＩＳ
トランジスタ２０及び２１が並列接続されている。
【００２２】一方、入力段４０は、ｎＭＩＳトランジス
タ４１のソースがｎＭＩＳトランジスタ４３を介してグ
ランド線Ｖssに接続され、ｎＭＩＳトランジスタ４１の
ドレインがｐＭＩＳトランジスタ４４を介して電源配線
Ｖiiに接続され、ｐＭＩＳトランジスタ４４にｐＭＩＳ
トランジスタ５０が並列接続されている。ｐＭＩＳトラ
ンジスタ４４のゲートは、ｐＭＩＳトランジスタ１４の
ゲートに接続されている。ｎＭＩＳトランジスタ４１、
４３、ｐＭＩＳトランジスタ４４及び５０はそれぞれ、
ｎＭＩＳトランジスタ１１、１３、ｐＭＩＳトランジス
タ１４及び２０に対応しており、例えば、対応する構成
要素が同一特性となっている。
タ４１のソースがｎＭＩＳトランジスタ４３を介してグ
ランド線Ｖssに接続され、ｎＭＩＳトランジスタ４１の
ドレインがｐＭＩＳトランジスタ４４を介して電源配線
Ｖiiに接続され、ｐＭＩＳトランジスタ４４にｐＭＩＳ
トランジスタ５０が並列接続されている。ｐＭＩＳトラ
ンジスタ４４のゲートは、ｐＭＩＳトランジスタ１４の
ゲートに接続されている。ｎＭＩＳトランジスタ４１、
４３、ｐＭＩＳトランジスタ４４及び５０はそれぞれ、
ｎＭＩＳトランジスタ１１、１３、ｐＭＩＳトランジス
タ１４及び２０に対応しており、例えば、対応する構成
要素が同一特性となっている。
【００２３】ｐＭＩＳトランジスタ１４、１５、ｎＭＩ
Ｓトランジスタ１６及びｐＭＩＳトランジスタ４４はカ
レントミラー回路を構成しており、ｐＭＩＳトランジス
タ１４、１５及び４４にそれぞれ流れる電流Ｉ１４、Ｉ
１５及びＩ４４は、いずれもｐＭＩＳトランジスタ１５
のドレイン電位で、互いに等しくなるように制御され
る。
Ｓトランジスタ１６及びｐＭＩＳトランジスタ４４はカ
レントミラー回路を構成しており、ｐＭＩＳトランジス
タ１４、１５及び４４にそれぞれ流れる電流Ｉ１４、Ｉ
１５及びＩ４４は、いずれもｐＭＩＳトランジスタ１５
のドレイン電位で、互いに等しくなるように制御され
る。
【００２４】ｎＭＩＳトランジスタ１３、４３、ｐＭＩ
Ｓトランジスタ２０、２１及び５０のゲートは共通に接
続され、これにイネーブル信号ＥＮ１が供給される。入
力段４０の入力端及び出力端はそれぞれ、ｎＭＩＳトラ
ンジスタ４１のゲート及びドレインであり、この入力端
にクロックＣＫ１が供給される。差動増幅回路１０の入
力端及び出力端はそれぞれｎＭＩＳトランジスタ１１の
ゲート及びドレインであり、この入力端は入力段４０の
出力端に接続され、入力段４０からクロックＣＫ２が供
給される。ｎＭＩＳトランジスタ１１と対になっている
ｎＭＩＳトランジスタ１２のゲートには、一定の参照電
位Ｖrefが印加される。
Ｓトランジスタ２０、２１及び５０のゲートは共通に接
続され、これにイネーブル信号ＥＮ１が供給される。入
力段４０の入力端及び出力端はそれぞれ、ｎＭＩＳトラ
ンジスタ４１のゲート及びドレインであり、この入力端
にクロックＣＫ１が供給される。差動増幅回路１０の入
力端及び出力端はそれぞれｎＭＩＳトランジスタ１１の
ゲート及びドレインであり、この入力端は入力段４０の
出力端に接続され、入力段４０からクロックＣＫ２が供
給される。ｎＭＩＳトランジスタ１１と対になっている
ｎＭＩＳトランジスタ１２のゲートには、一定の参照電
位Ｖrefが印加される。
【００２５】差動増幅回路１０の出力端は、インバータ
３３及び３０を介してナンドゲート３１の一方の入力端
に接続されている。ナンドゲート３１の他方の入力端に
は、イネーブル信号ＥＮ２が供給される。ナンドゲート
３１の出力端はインバータ３２の入力端に接続され、イ
ンバータ３２からクロックＣＫ４が出力される。次に、
上記の如く構成された本実施例の動作を説明する。
３３及び３０を介してナンドゲート３１の一方の入力端
に接続されている。ナンドゲート３１の他方の入力端に
は、イネーブル信号ＥＮ２が供給される。ナンドゲート
３１の出力端はインバータ３２の入力端に接続され、イ
ンバータ３２からクロックＣＫ４が出力される。次に、
上記の如く構成された本実施例の動作を説明する。
【００２６】イネーブル信号ＥＮ１が低レベルのとき、
ｎＭＩＳトランジスタ１３及び４３がオフ、ｐＭＩＳト
ランジスタ２０、２１及び５０がオンになって、差動増
幅回路１０及び４０が非動作状態となり、かつ、ｎＭＩ
Ｓトランジスタ１１、１２及び４１のドレイン電位がＶ
iiとなる。イネーブル信号ＥＮ１が高レベルに遷移する
と、ｎＭＩＳトランジスタ１３及び４３がオン、ｐＭＩ
Ｓトランジスタ２０、２１及び５０がオフになって、差
動増幅回路１０及び入力段４０が動作状態になる。この
遷移の際、ｎＭＩＳトランジスタ１１、１２及び４１の
ドレイン電位が既にＶiiになっていることから、差動増
幅回路１０及び４０が直ちに動作状態に入る。
ｎＭＩＳトランジスタ１３及び４３がオフ、ｐＭＩＳト
ランジスタ２０、２１及び５０がオンになって、差動増
幅回路１０及び４０が非動作状態となり、かつ、ｎＭＩ
Ｓトランジスタ１１、１２及び４１のドレイン電位がＶ
iiとなる。イネーブル信号ＥＮ１が高レベルに遷移する
と、ｎＭＩＳトランジスタ１３及び４３がオン、ｐＭＩ
Ｓトランジスタ２０、２１及び５０がオフになって、差
動増幅回路１０及び入力段４０が動作状態になる。この
遷移の際、ｎＭＩＳトランジスタ１１、１２及び４１の
ドレイン電位が既にＶiiになっていることから、差動増
幅回路１０及び４０が直ちに動作状態に入る。
【００２７】以下、イネーブル信号ＥＮ１が高レベルの
場合について説明する。イネーブル信号ＥＮ１の高レベ
ル電位は一定であり、ｎＭＩＳトランジスタ１３及び４
３は定電流源として機能し、ｎＭＩＳトランジスタ１３
及び４３にそれぞれ流れる電流Ｉ１３及びＩ４３は、例
えば、Ｉ４３＝Ｉ１３／２＝（一定）となっている。ｎ
ＭＩＳトランジスタ１１のゲートから抜かれる電流をΔ
Ｉ１、ＣＭＩＳ３３のゲートに注入される電流をΔＩ５
とする。定常状態ではΔＩ１＝ΔＩ２＝０である。
場合について説明する。イネーブル信号ＥＮ１の高レベ
ル電位は一定であり、ｎＭＩＳトランジスタ１３及び４
３は定電流源として機能し、ｎＭＩＳトランジスタ１３
及び４３にそれぞれ流れる電流Ｉ１３及びＩ４３は、例
えば、Ｉ４３＝Ｉ１３／２＝（一定）となっている。ｎ
ＭＩＳトランジスタ１１のゲートから抜かれる電流をΔ
Ｉ１、ＣＭＩＳ３３のゲートに注入される電流をΔＩ５
とする。定常状態ではΔＩ１＝ΔＩ２＝０である。
【００２８】最初、図２のｔ＜０の状態、すなわち、ク
ロックＣＫ１が低レベル、クロックＣＫ２が高レベル、
クロックＣＫ３が低レベルとなっているとする。 （１）クロックＣＫ１が低レベルから高レベルに遷移す
る場合 クロックＣＫ１が高レベルに遷移すると、ｎＭＩＳトラ
ンジスタ４１のドレイン電位、すなわちクロックＣＫ２
の電位が参照電位Ｖrefより低下し、ΔＩ１＞０とな
る。これにより、Ｉ１４＜Ｉ１５となって、ｎＭＩＳト
ランジスタ１１のドレイン電位、すなわちクロックＣＫ
３の電位が上昇し（ΔＩ２＞０）、ｎＭＩＳトランジス
タ１２のドレイン電位が低下する。Ｉ４４＝Ｉ１４であ
るので、このＩ１４＜Ｉ１５によりＩ４４も減少し、一
方、Ｉ４３が一定であるのでΔＩ１が増加する。このよ
うな正のフィードバックにより、クロックＣＫ２の電位
低下及びクロックＣＫ３の電位上昇が加速される。クロ
ックＣＫ２の電位が低くなり過ぎると、ｎＭＩＳトラン
ジスタ１２のドレイン電位低下により、ｐＭＩＳトラン
ジスタ４４のゲート電位が低下してＩ４４が増加に転
じ、ΔＩ１＜０となる。
ロックＣＫ１が低レベル、クロックＣＫ２が高レベル、
クロックＣＫ３が低レベルとなっているとする。 （１）クロックＣＫ１が低レベルから高レベルに遷移す
る場合 クロックＣＫ１が高レベルに遷移すると、ｎＭＩＳトラ
ンジスタ４１のドレイン電位、すなわちクロックＣＫ２
の電位が参照電位Ｖrefより低下し、ΔＩ１＞０とな
る。これにより、Ｉ１４＜Ｉ１５となって、ｎＭＩＳト
ランジスタ１１のドレイン電位、すなわちクロックＣＫ
３の電位が上昇し（ΔＩ２＞０）、ｎＭＩＳトランジス
タ１２のドレイン電位が低下する。Ｉ４４＝Ｉ１４であ
るので、このＩ１４＜Ｉ１５によりＩ４４も減少し、一
方、Ｉ４３が一定であるのでΔＩ１が増加する。このよ
うな正のフィードバックにより、クロックＣＫ２の電位
低下及びクロックＣＫ３の電位上昇が加速される。クロ
ックＣＫ２の電位が低くなり過ぎると、ｎＭＩＳトラン
ジスタ１２のドレイン電位低下により、ｐＭＩＳトラン
ジスタ４４のゲート電位が低下してＩ４４が増加に転
じ、ΔＩ１＜０となる。
【００２９】このようにして、クロックＣＫ１に対しク
ロックＣＫ２及びクロックＣＫ３が図２に示す如く変化
する。図２は、図６の場合と同様に、図１の回路につい
てシミュレーションを行った結果を示す。図２と図６と
を比較するために、シミュレーションの条件は、図５と
対応する図１の構成要素の回路特性を、図５のものと同
一にし、かつ、インバータ３３の回路特性をインバータ
３０回路特性のそれと同一にした。Ｖii、Ｖss、Ｖref
の電位はそれぞれ３．３Ｖ、０Ｖ、１．５Ｖである。
ロックＣＫ２及びクロックＣＫ３が図２に示す如く変化
する。図２は、図６の場合と同様に、図１の回路につい
てシミュレーションを行った結果を示す。図２と図６と
を比較するために、シミュレーションの条件は、図５と
対応する図１の構成要素の回路特性を、図５のものと同
一にし、かつ、インバータ３３の回路特性をインバータ
３０回路特性のそれと同一にした。Ｖii、Ｖss、Ｖref
の電位はそれぞれ３．３Ｖ、０Ｖ、１．５Ｖである。
【００３０】クロックＣＫ１が低レベルから立ち上がり
開始後、クロックＣＫ３が低レベルから立ち上がり開始
するまでの時間は、図６の場合よりも長くなるが、クロ
ックＣＫ１が１．５ＶになってからクロックＣＫ３が
１．５Ｖになるまでの信号伝播遅延時間は、０．３nsで
あり、図６の場合の０．５２nsの５８％となり、かつ、
クロックＣＫ３の傾斜が図６の場合よりも急になる。
開始後、クロックＣＫ３が低レベルから立ち上がり開始
するまでの時間は、図６の場合よりも長くなるが、クロ
ックＣＫ１が１．５ＶになってからクロックＣＫ３が
１．５Ｖになるまでの信号伝播遅延時間は、０．３nsで
あり、図６の場合の０．５２nsの５８％となり、かつ、
クロックＣＫ３の傾斜が図６の場合よりも急になる。
【００３１】本第１実施例によれば、従来構成に対しＦ
ＥＴを４個追加しただけで、信号伝播遅延時間が従来の
５８％に短縮される。 （２）クロックＣＫ１が高レベルから低レベルに遷移す
る場合 クロックＣＫ１が低レベルに遷移すると、ｎＭＩＳトラ
ンジスタ４１のドレイン電位、すなわちクロックＣＫ２
の電位が上昇し、ΔＩ１＜０となる。これにより、Ｉ１
４＞Ｉ１５となって、ｎＭＩＳトランジスタ１１のドレ
イン電位、すなわちクロックＣＫ３の電位が低下し（Δ
Ｉ２＜０）、ｎＭＩＳトランジスタ１２のドレイン電位
が上昇する。Ｉ４４＝Ｉ１４であるので、このＩ１４＞
Ｉ１５によりＩ４４が増加し、一方、Ｉ４３が一定であ
るので、−ΔＩ１が増加する。このような正のフィード
バックにより、クロックＣＫ２の電位上昇及びクロック
ＣＫ３の電位低下が加速される。クロックＣＫ２の電位
が高くなり過ぎると、ｎＭＩＳトランジスタ１２のドレ
イン電位上昇により、ｐＭＩＳトランジスタ４４のゲー
ト電位が上昇してＩ４４が減少に転じ、ΔＩ１＞０とな
る。
ＥＴを４個追加しただけで、信号伝播遅延時間が従来の
５８％に短縮される。 （２）クロックＣＫ１が高レベルから低レベルに遷移す
る場合 クロックＣＫ１が低レベルに遷移すると、ｎＭＩＳトラ
ンジスタ４１のドレイン電位、すなわちクロックＣＫ２
の電位が上昇し、ΔＩ１＜０となる。これにより、Ｉ１
４＞Ｉ１５となって、ｎＭＩＳトランジスタ１１のドレ
イン電位、すなわちクロックＣＫ３の電位が低下し（Δ
Ｉ２＜０）、ｎＭＩＳトランジスタ１２のドレイン電位
が上昇する。Ｉ４４＝Ｉ１４であるので、このＩ１４＞
Ｉ１５によりＩ４４が増加し、一方、Ｉ４３が一定であ
るので、−ΔＩ１が増加する。このような正のフィード
バックにより、クロックＣＫ２の電位上昇及びクロック
ＣＫ３の電位低下が加速される。クロックＣＫ２の電位
が高くなり過ぎると、ｎＭＩＳトランジスタ１２のドレ
イン電位上昇により、ｐＭＩＳトランジスタ４４のゲー
ト電位が上昇してＩ４４が減少に転じ、ΔＩ１＞０とな
る。
【００３２】したがって、クロックＣＫ１が高レベルか
ら低レベルに遷移する場合も、上記（１）の場合と同様
に、信号伝播遅延時間が短縮される。なお、インバータ
３３及び３０を除去した構成であってもよいことは勿論
である。また、ｐＭＩＳトランジスタ４４のゲートを、
ｐＭＩＳトランジスタ１４のゲートに接続せず、ｐＭＩ
Ｓトランジスタ４４のドレイン又はグランド線に接続し
ても、入力段４０の増幅作用により信号伝播遅延時間が
従来よりも短縮されることを確認した。この場合、ｐＭ
ＩＳトランジスタ４４は負荷ＦＥＴとして機能する。ｐ
ＭＩＳトランジスタ４４のゲートをグランド線に接続し
た場合には、ｐＭＩＳトランジスタ４４の抵抗が小さく
なるので、ｐＭＩＳトランジスタ４４のサイズを小さく
できるという利点がある。
ら低レベルに遷移する場合も、上記（１）の場合と同様
に、信号伝播遅延時間が短縮される。なお、インバータ
３３及び３０を除去した構成であってもよいことは勿論
である。また、ｐＭＩＳトランジスタ４４のゲートを、
ｐＭＩＳトランジスタ１４のゲートに接続せず、ｐＭＩ
Ｓトランジスタ４４のドレイン又はグランド線に接続し
ても、入力段４０の増幅作用により信号伝播遅延時間が
従来よりも短縮されることを確認した。この場合、ｐＭ
ＩＳトランジスタ４４は負荷ＦＥＴとして機能する。ｐ
ＭＩＳトランジスタ４４のゲートをグランド線に接続し
た場合には、ｐＭＩＳトランジスタ４４の抵抗が小さく
なるので、ｐＭＩＳトランジスタ４４のサイズを小さく
できるという利点がある。
【００３３】［第２実施例］図４は、第２実施例のクロ
ック入力バッファ回路２Ａを示す。この回路は、図１の
差動増幅回路１０及び入力段４０のｎＭＩＳトランジス
タとｐＭＩＳトランジスタとを互いに入れ換え、かつ、
電源配線Ｖiiとグランド線Ｖssとを互いに入れ替えた構
成となっている。この回路の動作は、図１の場合と同様
であり、その説明を省略する。
ック入力バッファ回路２Ａを示す。この回路は、図１の
差動増幅回路１０及び入力段４０のｎＭＩＳトランジス
タとｐＭＩＳトランジスタとを互いに入れ換え、かつ、
電源配線Ｖiiとグランド線Ｖssとを互いに入れ替えた構
成となっている。この回路の動作は、図１の場合と同様
であり、その説明を省略する。
【００３４】上記第１実施例の場合と同様に、ｎＭＩＳ
トランジスタ４４Ａのゲートを、ｎＭＩＳトランジスタ
１４Ａのゲートに接続せず、ｎＭＩＳトランジスタ４４
Ａのドレイン又は電源配線Ｖiiに接続しても、入力段４
０Ａの増幅作用により信号伝播遅延時間が従来よりも短
縮される。この場合、ｎＭＩＳトランジスタ４４Ａは負
荷ＦＥＴとして機能する。ｎＭＩＳトランジスタ４４Ａ
のゲートを電源配線Ｖiiに接続した場合には、ｎＭＩＳ
トランジスタ４４Ａの抵抗が小さくなるので、ｎＭＩＳ
トランジスタ４４Ａのサイズを小さくできるという利点
がある。
トランジスタ４４Ａのゲートを、ｎＭＩＳトランジスタ
１４Ａのゲートに接続せず、ｎＭＩＳトランジスタ４４
Ａのドレイン又は電源配線Ｖiiに接続しても、入力段４
０Ａの増幅作用により信号伝播遅延時間が従来よりも短
縮される。この場合、ｎＭＩＳトランジスタ４４Ａは負
荷ＦＥＴとして機能する。ｎＭＩＳトランジスタ４４Ａ
のゲートを電源配線Ｖiiに接続した場合には、ｎＭＩＳ
トランジスタ４４Ａの抵抗が小さくなるので、ｎＭＩＳ
トランジスタ４４Ａのサイズを小さくできるという利点
がある。
【００３５】なお、本発明には外にも種々の変形例が含
まれる。例えば、図１のカレントミラー回路１０のｎＭ
ＩＳトランジスタ１６及び図４のカレントミラー回路１
０ＡのｐＭＩＳトランジスタ１６Ａを無くしてその部分
を配線で短絡した構成であってもよい。カレントミラー
回路は他の各種公知の構成を用いてもよい。
まれる。例えば、図１のカレントミラー回路１０のｎＭ
ＩＳトランジスタ１６及び図４のカレントミラー回路１
０ＡのｐＭＩＳトランジスタ１６Ａを無くしてその部分
を配線で短絡した構成であってもよい。カレントミラー
回路は他の各種公知の構成を用いてもよい。
【００３６】また、トランジスタはＦＥＴであればよ
く、ＭＥＳトランジスタであってもよい。
く、ＭＥＳトランジスタであってもよい。
【００３７】
【発明の効果】以上説明した如く、本発明に係る増幅回
路によれば、差動増幅回路に簡単な構成の入力段を付加
することにより、信号伝播遅延時間を短縮させることが
でき、この増幅回路を用いた半導体集積回路によれば、
チップ面積の増大を抑制できという効果を奏する。
路によれば、差動増幅回路に簡単な構成の入力段を付加
することにより、信号伝播遅延時間を短縮させることが
でき、この増幅回路を用いた半導体集積回路によれば、
チップ面積の増大を抑制できという効果を奏する。
【図１】本発明の第１実施例のクロック入力バッファ回
路図である。
路図である。
【図２】図１の回路の動作を示す信号波形図である。
【図３】図１のクロック入力バッファ回路を用いたシン
クロナスＤＲＡＭの概略ブロック図である。
クロナスＤＲＡＭの概略ブロック図である。
【図４】本発明の第２実施例のクロック入力バッファ回
路図である。
路図である。
【図５】従来のクロック入力バッファ回路図である。
【図６】図５の回路の動作を示す信号波形図である。
１０、１０Ａ 差動増幅回路 １７、１８、１８Ａ カレントミラー回路 ４０、４０Ａ 入力段 １１〜１３、１６、４１、４３、１４Ａ、１５Ａ、２０
Ａ、２１Ａ、４４Ａ、５０Ａ ｎＭＩＳトランジスタ １４、１５、２０、２１、４４、５０、１１Ａ〜１３
Ａ、１６Ａ、４１Ａ、４３Ａ ｐＭＩＳトランジスタ
Ａ、２１Ａ、４４Ａ、５０Ａ ｎＭＩＳトランジスタ １４、１５、２０、２１、４４、５０、１１Ａ〜１３
Ａ、１６Ａ、４１Ａ、４３Ａ ｐＭＩＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8234 27/088
Claims (10)
- 【請求項１】 第１及び第２のＦＥＴ（１１、１２）の
各一端が共に第１定電流源（１３）の電流入力端又は電
流出力端の一方である一端に結合され、該第１及び第２
のＦＥＴの他端がそれぞれ、３組の電流入出力端を有す
るカレントミラー回路（１８）の電流出力端又は電流入
力端の一方である第１端及び第２端に結合され、該第２
ＦＥＴのゲートに参照電位（Ｖref）が印加される差動
増幅回路（１０）と、 第３ＦＥＴ（４１）の一端が第２定電流源（４３）の電
流入力端又は電流出力端の一方である一端に結合され、
該第３ＦＥＴの他端が該カレントミラー回路の電流出力
端又は電流入力端の一方である第３端及び該第１ＦＥＴ
のゲートに結合された入力段（４０）と、 を有し、該第３ＦＥＴのゲートへの入力信号を増幅した
出力信号が該第１又は第２のＦＥＴの該他端から取り出
されることを特徴とする増幅回路。 - 【請求項２】 前記第１及び第２の定電流源（１３、４
３）の一端はいずれも電流入力端であり、前記カレント
ミラー回路（１８）の第１〜３端はいずれも電流出力端
であることを特徴とする請求項１記載の増幅回路。 - 【請求項３】 前記カレントミラー回路（１８）は、 電流入力端が第１電源供給線（Ｖii）に結合され、電流
出力端が該カレントミラー回路の前記第１端である第４
ＦＥＴ（１４）と、 電流入力端が該第１電源供給線に結合され、電流出力端
が該カレントミラー回路の前記第２端であり、ゲートが
該第２端及び該第４ＦＥＴのゲートに結合された第５Ｆ
ＥＴ（１５）と、 電流入力端が該第１電源供給線に結合され、電流出力端
が該カレントミラー回路の前記第３端であり、ゲートが
該第４ＦＥＴのゲートに結合された第６ＦＥＴ（４４）
と、 を有することを特徴とする請求項２記載の増幅回路。 - 【請求項４】 前記第５ＦＥＴ（１５）のゲートと電流
出力端との間に第７ＦＥＴ（１６）が結合され、該第７
ＦＥＴのゲートが前記第１電源供給線（Ｖii）に結合さ
れている、 ことを特徴とする請求項３記載の増幅回路。 - 【請求項５】 前記第１定電流源（１３）は、電流出力
端が前記第１電源供給線（Ｖii）より電位が低い第２電
源供給線（Ｖss）に結合され、ゲートに前記イネーブル
信号（ＥＮ１）が供給される第８ＦＥＴ（１３）であ
り、 前記第２定電流源（４３）は、電流出力端が該第２電源
供給線に結合され、ゲートに該イネーブル信号が供給さ
れる第９ＦＥＴ（４３）である、 ことを特徴とする請求項２乃至４のいずれか１つに記載
の増幅回路。 - 【請求項６】 前記第１及び第２の定電流源（１３、４
３）の一端はいずれも電流出力端であり、前記カレント
ミラー回路（１８）の第１〜３端はいずれも電流入力端
であることを特徴とする請求項１記載の増幅回路。 - 【請求項７】 請求項１乃至６のいずれか１つにさら
に、前記カレントミラー回路（１８）の３組の電流入出
力端間の各々に結合されイネーブル信号（ＥＮ１）がア
クティブ／インアクティブのときオフ／オンにされる第
１〜３スイッチ素子（２０、２１、５０）、 を有することを特徴とする増幅回路。 - 【請求項８】 第１及び第２のＦＥＴの各一端が共に第
１定電流源の電流入力端又は電流出力端の一方である一
端に結合され、該第１及び第２のＦＥＴの他端がそれぞ
れ、２組の電流入出力端を有するカレントミラー回路の
電流出力端又は電流入力端の一方である第１端及び第２
端に結合され、該第２ＦＥＴのゲートに参照電位が印加
される差動増幅回路と、 第３ＦＥＴの一端が第２定電流源の電流入力端又は電流
出力端の一方である一端に結合され、該第３ＦＥＴの他
端が負荷ＦＥＴの一端及び該第１ＦＥＴのゲートに結合
され、該負荷ＦＥＴの他端が電源配線に結合された入力
段と、 を有し、該第３ＦＥＴのゲートへの入力信号を増幅した
出力信号が該第１又は第２のＦＥＴの該他端から取り出
されることを特徴とする増幅回路。 - 【請求項９】 請求項１乃至８のいずれか１つに記載の
増幅回路が入力バッファ回路（２）として用いられてい
ることを特徴とする半導体集積回路。 - 【請求項１０】 前記入力バッファ回路（２）の信号入
力端に、内部で処理される信号よりも電圧振幅が小さい
クロック（ＣＫ１）が供給される、 ことを特徴とする請求項９記載のシンクロナスＤＲＡ
Ｍ。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6110638A JPH07321571A (ja) | 1994-05-25 | 1994-05-25 | 増幅回路及びこれを用いた半導体集積回路 |
| KR1019950003010A KR0158762B1 (ko) | 1994-02-17 | 1995-02-17 | 반도체 장치 |
| US08/892,066 US5767712A (en) | 1994-02-17 | 1997-07-14 | Semiconductor device |
| US09/014,976 US6009039A (en) | 1994-02-17 | 1998-01-28 | Semiconductor device |
| KR1019980014673A KR0158797B1 (en) | 1994-02-17 | 1998-04-24 | Semiconductor integrated circuit |
| KR1019980014672A KR0158798B1 (en) | 1994-02-17 | 1998-04-24 | Synchronous memory device |
| KR1019980014674A KR0183416B1 (ko) | 1994-02-17 | 1998-04-24 | 동기식 반도체 기억 장치 및 반도체 집적 회로 |
| US09/517,338 US6166992A (en) | 1994-02-17 | 2000-03-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6110638A JPH07321571A (ja) | 1994-05-25 | 1994-05-25 | 増幅回路及びこれを用いた半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321571A true JPH07321571A (ja) | 1995-12-08 |
Family
ID=14540803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6110638A Withdrawn JPH07321571A (ja) | 1994-02-17 | 1994-05-25 | 増幅回路及びこれを用いた半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321571A (ja) |
-
1994
- 1994-05-25 JP JP6110638A patent/JPH07321571A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7911237B2 (en) | High speed comparator | |
| US5148061A (en) | ECL to CMOS translation and latch logic circuit | |
| JPH03283713A (ja) | 出力回路 | |
| US10804888B1 (en) | Delay circuit and electronic system equipped with delay circuit | |
| JPH08195631A (ja) | センス増幅器 | |
| US6097230A (en) | Clock-independent latch setup-and-hold time in a combined D-type latch and flip-flop | |
| JP2000091900A (ja) | ブ―トストラップ型ｍｏｓドライバ― | |
| JPH04229714A (ja) | バッファを有する集積回路 | |
| JPH07154233A (ja) | レベルシフターとそれを適用した半導体メモリ装置並びにデータ出力バッファー | |
| US5485110A (en) | ECL differential multiplexing circuit | |
| JPH0249519B2 (ja) | ||
| US4274017A (en) | Cascode polarity hold latch having integrated set/reset capability | |
| JPH03158018A (ja) | 入力回路 | |
| JPH0215953B2 (ja) | ||
| JPH0736507B2 (ja) | 半導体論理回路 | |
| JPH0562479A (ja) | 入力バツフア再生ラツチ | |
| JPS6070822A (ja) | 半導体集積回路 | |
| JP2001308694A (ja) | ローノイズバッファ回路 | |
| US6194933B1 (en) | Input circuit for decreased phase lag | |
| JPH08172348A (ja) | 出力バッファ回路 | |
| JPH0677804A (ja) | 出力回路 | |
| JP3487631B2 (ja) | ドライバ回路を具える電子回路 | |
| JPH07321571A (ja) | 増幅回路及びこれを用いた半導体集積回路 | |
| JP2000114954A (ja) | 入力回路及び半導体集積回路装置 | |
| JPH07231252A (ja) | レベルシフト回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010731 |