KR20060075398A - 선택적으로 조절되는 전류 구동 능력을 가지는 출력드라이버 회로 - Google Patents

선택적으로 조절되는 전류 구동 능력을 가지는 출력드라이버 회로 Download PDF

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KR20060075398A
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Abstract

본 발명은 선택적으로 조절되는 전류 구동 능력을 가지는 출력 드라이버 회로에 관한 것으로, 본 발명에 따른 출력 드라이버 회로는 내부 신호들에 응답하여 구동 제어 신호들을 출력하는 프리 드라이버; 구동 제어 신호들에 응답하여 출력 노드에 출력 신호를 출력하는 출력 드라이버; 및 설정 시간 동안 출력 신호의 위상을 지연시키거나 또는 앞당기고, 제1 및 제2 선택 제어 신호들에 응답하여 설정 시간을 증가시키거나 또는 감소시키는 출력 제어 회로를 포함한다. 본 발명에서는 프리 드라이버의 크기를 변경시키지 않고, 출력 드라이버의 크기(전류 구동 능력)를 조절함으로써, 출력 신호의 출력 시점을 조절할 수 있다.
프리 드라이버, 출력 드라이버, 출력 제어 회로

Description

선택적으로 조절되는 전류 구동 능력을 가지는 출력 드라이버 회로{Output driver circuit with capability of driving current adjusted selectively}
도 1은 종래의 출력 드라이버 회로를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 출력 드라이버 회로를 나타내는 도면이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 출력 드라이버 회로 110 : 프리 드라이버
120 : 출력 드라이버 130 : 출력 제어 회로
본 발명은 반도체 장치에 관한 것으로서, 특히, 반도체 장치의 출력 드라이버 회로에 관한 것이다.
일반적으로, 반도체 장치의 출력 드라이버 회로는 상기 반도체 장치의 내부 회로로부터 수신되는 내부 신호에 응답하여, 상기 내부 신호에 대응하는 출력 신호를 외부에 출력한다. 이러한 출력 드라이버 회로는 상기 반도체 장치와 연결되는 외부 장치의 타입에 따라 해당 외부 장치에서 요구되는 전압 레벨 및 속도로 출력 신호를 출력해야 한다. 따라서, 상기 출력 드라이버 회로의 크기가 연결되는 외부 장치에 따라 조절될 필요가 있다. 도 1은 종래의 출력 드라이버 회로를 나타내는 도면이다. 도 1을 참고하면, 출력 드라이버 회로(10)는 프리 드라이버(11)와 출력 드라이버(12)를 포함한다. 상기 프리 드라이버(11)는 NAND 게이트들(ND1-ND3)과 NOR 게이트들(NR1-NR3)을 포함한다. 상기 NAND 게이트들(ND1-ND3)은 내부 제어 신호들(PSIZE1-PSIZE3)과 내부 신호(PIN)에 각각 응답하여, 출력 제어 신호들(PC1-PC3)을 출력한다. 상기 NOR 게이트들(NR1-NR3)은 내부 제어 신호들(NSIZE1-NSIZE3)과 내부 신호(NIN)에 응답하여, 출력 제어 신호들(NC1-NC3)을 출력한다. 또, 상기 출력 드라이버(12)는 PMOS 트랜지스터들(P1-P3)과 NMOS 트랜지스터들(N1-N3)을 포함한다. 상기 PMOS 트랜지스터들(P1-P3)은 서로 다른 크기(즉, 전류 구동 능력)를 가지며, 상기 NMOS 트랜지스터들(N1-N3) 역시 서로 다른 크기(즉, 전류 구동 능력)를 가진다. 상기 출력 제어 신호들(PC1-PC3)에 응답하여 상기 PMOS 트랜지스터들(P1-P3) 중 하나 또는 일부가 턴 온되고, 상기 출력 제어 신호들(NC1-NC3)에 응답하여 상기 NMOS 트랜지스터들(N1-N3) 중 하나 또는 일부가 턴 온된다. 그 결과, 상기 출력 드라이버(12)의 출력 노드(D)로부터 출력되는 출력 신호(DOUT)의 전압 레벨과 그 출력 시점이 조절된다. 그러나 상기 출력 드라이버 회로(10)에서는 상기 PMOS 트랜지스터들(P1-P3)의 크기에 비례하게 상기 NAND 게이트들(ND1-ND3)의 크기도 조절되어야 하고, 상기 NMOS 트랜지스터들(N1-N3)의 크기에 비례하게 상기 NOR 게이트들(NR1-NR3)의 크기도 조절되어야 한다. 이를 좀 더 상세히 설명하면, 예를 들어, 상기 PMOS 트랜지스터들(P1-P3)의 크기가 'P2=2P1, P3=4P1'인 관계를 갖는 것으로 가정하면, 상기 PMOS 트랜지스터(P1)만 턴 온될 때, 상기 NAND 게이트(ND1)가 상기 출력 노드(D)쪽으로 바라보는 출력 저항 값은 상기 PMOS 트랜지스터(P3)만 턴 온될 때, 상기 NAND 게이트(ND3)가 상기 출력 노드(D)쪽으로 바라보는 출력 저항 값 보다 더 작다. 결국, 상기 NAND 게이트(ND3)의 크기가 상기 NAND 게이트(ND1)의 크기 보다 더 크게 조절되어야 한다. 따라서 상기 출력 드라이버 회로(10)는 출력 드라이버(12)에서 턴 온되는 트랜지스터의 크기에 따라 상기 프리 드라이버(11)의 대응하는 NAND 게이트 또는 NOR 게이트의 크기를 조절해야 하는 번거로움이 있었다. 또, 상기 출력 드라이버 회로(10)에서는 상기 출력 신호(DOUT)의 전압 레벨과 그 출력시간을 보다 미세하게 조절하기 위해, 상기 출력 드라이버(12)가 추가의 PMOS 트랜지스터들 및 추가의 NMOS 트랜지스터들을 더 포함할 경우, 상기 프리 드라이버(11)에 포함되는 NAND 게이트와 NOR 게이트의 수가 증가되는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 프리 드라이버의 크기를 변경시키지 않고, 출력 드라이버의 전류량을 선택적으로 조절함으로써, 출력 신호의 전압 레벨과 그 출력 시점을 조절할 수 있는 출력 드라이버 회로를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 출력 드라이버 회로는, 내부 신호들에 응답하여 구동 제어 신호들을 출력하는 프리 드라이버; 구동 제어 신호들에 응답하여 출력 노드에 출력 신호를 출력하는 출력 드라이버; 및 설정 시간 동안 출력 신호의 위상을 지연시키거나 또는 앞당기고, 제1 및 제2 선택 제어 신호들에 응답하여 설정 시간을 증가시키거나 또는 감소시키는 출력 제어 회로를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일실시예에 따른 출력 드라이버 회로를 나타내는 도면이다. 도 2를 참고하면, 출력 드라이버 회로(100)는 프리 드라이버(110), 출력 드라이버(120), 및 출력 제어 회로(130)를 포함한다. 상기 프리 드라이버(110)는 인버터들(111, 112)로 구현될 수 있다. 상기 인버터(111)는 내부 회로(미도시)로부터 수신되는 내부 신호(PDI)를 반전시키고, 그 반전된 신호를 구동 제어 신호(PDIB)로서 출력한다. 상기 인버터(112)는 상기 내부 회로로부터 수신되는 내부 신호(NDI)를 반전시키고, 그 반전된 신호를 구동 제어 신호(NDIB)로서 출력한다. 상기 출력 드라이버(120)는 상기 구동 제어 신호들(PDIB, NDIB)에 응답하여, 출력 노드(OUT)에 출력 신호(DO)를 출력한다. 상기 출력 드라이버(120)는 제1 풀-업 회로들(PM1-PM3)과 제1 풀-다운 회로들(NM1-NM3)을 포함한다. 여기에서, 상기 제1 풀-업 회로들(PM1-PM3)은 각각 PMOS 트랜지스터로 구현될 수 있고, 상기 제1 풀-다운 회로들 (NM1-NM3)은 각각 NMOS 트랜지스터로 구현될 수 있다. 도 2에서는 상기 제1 풀-업 회로들(PM1-PM3)이 PMOS 트랜지스터들로서 참조되고, 상기 제1 풀-다운 회로들(NM1-NM3)이 NMOS 트랜지스터들로서 참조된다. 상기 PMOS 트랜지스터들(PM1-PM3)의 게이트들에는 상기 구동 제어 신호(PDIB)가 입력되고, 그 드레인들은 상기 출력 노드(OUT)에 연결된다. 상기 PMOS 트랜지스터들(PM1-PM3)은 각각 상기 구동 제어 신호(PDIB)에 응답하여 턴 온(또는 인에이블) 또는 오프(또는 디세이블) 된다. 상기 PMOS 트랜지스터들(PM1-PM3)은 턴 온될 때, 상기 출력 노드(OUT)에 제1 풀-업 전류들(IP11-IP13)을 흘린다. 여기에서, 상기 PMOS 트랜지스터들(PM1-PM3)의 전류 구동 능력은 서로 다르게 설정될 수 있다.
예를 들어, 상기 PMOS 트랜지스터(PM1)의 전류 구동 능력이 최소일 때, 상기 PMOS 트랜지스터들(PM1-PM3)의 전류 구동 능력의 크기가 PM1<PM2<PM3(예를 들어, PM2=2PM1, PM3=4PM1)의 관계를 가질 수 있다. 이 경우, 상기 제1 풀-업 전류들(IP11-IP13)의 크기는 IP11<IP12<IP13(예를 들어, IP12=2IP11, IP13=4IP11)의 관계를 갖는다. 택일적으로, 상기 PMOS 트랜지스터들(PM1-PM3)의 전류 구동 능력이 모두 동일하게 설정될 수도 있다. 이 경우, 상기 제1 풀-업 전류들(IP11-IP13)의 크기는 모두 동일하다. 또, 상기 출력 드라이버(120)에 포함되는 PMOS 트랜지스터(즉, 제1 풀-업 회로)의 수는 증가되거나 또는 감소될 수 있다.
또, 상기 NMOS 트랜지스터들(NM1-NM3)의 게이트들에는 상기 구동 제어 신호(NDIB)가 입력되고, 그 드레인들은 상기 출력 노드(OUT)에 연결된다. 상기 NMOS 트랜지스터들(NM1-NM3)은 각각 상기 구동 제어 신호(NDIB)에 응답하여 턴 온(또는 인 에이블) 또는 오프(또는 디세이블) 된다. 상기 NMOS 트랜지스터들(NM1-NM3)은 턴 온될 때, 그라운드에 제1 풀-다운 전류들(IN11-IN13)을 흘린다. 여기에서, 상기 NMOS 트랜지스터들(NM1-NM3)의 전류 구동 능력은 서로 다르게 설정될 수 있다. 예를 들어, 상기 NMOS 트랜지스터(NM1)의 전류 구동 능력이 최소일 때, 상기 NMOS 트랜지스터들(NM1-NM3)의 전류 구동 능력의 크기가 NM1<NM2<NM3(예를 들어, NM2=2NM1, NM3=4NM1)의 관계를 가질 수 있다. 이 경우, 상기 제1 풀-다운 전류들(IN11-IN13)의 크기는 IN11<IN12<IN13(예를 들어, IN12=2IN11, IN13=4IN11)의 관계를 갖는다. 택일적으로, 상기 NMOS 트랜지스터들(NM1-NM3)의 전류 구동 능력의 크기가 모두 동일하게 설정될 수도 있다. 이 경우, 상기 제1 풀-다운 전류들(IN11-IN13)의 크기는 모두 동일하다. 또, 상기 출력 드라이버(120)에 포함되는 NMOS 트랜지스터(즉, 제1 풀-다운 회로)의 수는 증가되거나 또는 감소될 수 있다.
상기 출력 제어 회로(130)는 제2 풀-업 회로들(P21-P23)과 제2 풀-다운 회로들(N21-N23)을 포함한다. 상기 제2 풀-업 회로들(P21-P23)과 상기 제2 풀-다운 회로들(N21-N23)은 설정 시간 동안 상기 출력 신호(DO)의 위상을 지연시키거나 또는 앞당긴다. 이 때, 상기 설정 시간은 제1 및 제2 선택 제어 신호들(PCTL1-PCTL3, NCTL1-NCTL3)에 의해 증가되거나 또는 감소될 수 있다. 또, 상기 제2 풀-업 회로들(P21-P23)은 각각 PMOS 트랜지스터로 구현될 수 있고, 상기 제2 풀-다운 회로들(N21-N23)은 각각 NMOS 트랜지스터로 구현될 수 있다. 도 2에서는 상기 제2 풀-업 회로들(P21-P23)이 PMOS 트랜지스터들로서 참조되고, 상기 제2 풀-다운 회로들(N21-N23)이 NMOS 트랜지스터들로서 참조된다. 상기 PMOS 트랜지스터들(P21-P23)의 소스들에는 내부 전압(VDD)이 입력되고, 그 드레인들은 상기 PMOS 트랜지스터들(PM1-PM3)의 소스들에 각각 연결되고, 그 게이트들에는 상기 제1 선택 제어 신호들(PCTL1-PCTL3)이 각각 입력된다. 상기 PMOS 트랜지스터들(P21-P23)은 상기 제1 선택 제어 신호들(PCTL1-PCTL3)에 각각 응답하여, 턴 온(또는 인에이블) 또는 오프(또는 디세이블) 된다. 상기 PMOS 트랜지스터들(P21-P23)은 턴 온될 때, 상기 PMOS 트랜지스터들(PM1-PM3)에 제2 풀-업 전류들(IP21-IP23)을 각각 흘린다. 바람직하게, 상기 PMOS 트랜지스터들(P21-P23)의 전류 구동 능력은 서로 다르게 설정된다.
예를 들어, 상기 PMOS 트랜지스터(P21)의 전류 구동 능력이 최소일 때, 상기 PMOS 트랜지스터들(P21-P23)의 전류 구동 능력의 크기가 P21<P22<P23(예를 들어, P22=2P21, P23=4P21)의 관계를 가질 수 있다. 이 경우, 상기 제2 풀-업 전류들(IP21-IP23)의 크기는 IP21<IP22<IP23(예를 들어, IP22=2IP21, IP23=4IP21)의 관계를 갖는다. 여기에서, 상기 출력 노드(OUT)에 유입되는 전류량이 증가할 수록 상기 출력 신호(DO)의 위상이 앞당겨지는 양이 증가하고, 상기 출력 노드(OUT)에 유입되는 전류량이 감소할 수록 상기 출력 신호(DO)의 위상이 지연되는 양이 증가한다. 따라서, 상기 출력 제어 회로(130)에서 전류 구동 능력이 큰 PMOS 트랜지스터가 턴 온될 수록, 또는 턴 온되는 PMOS 트랜지스터의 수가 증가할 수록 상기 출력 신호(DO)의 위상이 앞당겨지는 양이 증가한다. 반대로, 상기 출력 제어 회로(130)에서 전류 구동 능력이 작은 PMOS 트랜지스터가 턴 온될 수록, 또는 턴 온되는 PMOS 트랜지스터의 수가 감소할 수록 상기 출력 신호(DO)의 위상이 지연되는 양이 증가한다. 한편, 상기 출력 제어 회로(130)에 포함되는 PMOS 트랜지스터(즉, 제2 풀-업 회로)의 수는 증가되거나 또는 감소될 수 있다.
또, 상기 NMOS 트랜지스터들(N21-N23)의 게이트들에는 상기 제2 선택 제어 신호들(NCTL1-NCTL3)이 각각 입력되고, 그 드레인들은 상기 NMOS 트랜지스터들(NM1-NM3)의 소스들에 각각 연결되고, 그 소스들에는 그라운드 전압(VSS)이 입력된다. 상기 NMOS 트랜지스터들(N21-N23)은 상기 제2 선택 제어 신호들(NCTL1-NCTL3)에 각각 응답하여, 턴 온(또는 인에이블) 또는 오프(또는 디세이블) 된다. 상기 NMOS 트랜지스터들(N21-N23)은 턴 온될 때, 그라운드에 제2 풀-다운 전류들(IN21-IN23)을 각각 흘린다. 바람직하게, 상기 NMOS 트랜지스터들(N21-N23)의 전류 구동 능력은 서로 다르게 설정된다.
예를 들어, 상기 NMOS 트랜지스터(N21)의 전류 구동 능력이 최소일 때, 상기 NMOS 트랜지스터들(N21-N23)의 전류 구동 능력의 크기가 N21<N22<N23(예를 들어, N22=2N21, N23=4N21)의 관계를 가질 수 있다. 이 경우, 상기 제2 풀-다운 전류들(IN21-IN23)의 크기는 IN21<IN22<IN23(예를 들어, IN22=2IN21, IN23=4IN21)의 관계를 갖는다. 여기에서, 상기 그라운드로 흐르는 전류량이 증가할 수록 상기 출력 신호(DO)의 위상이 앞당겨지는 양이 증가하고, 상기 그라운드로 흐르는 전류량이 감소할 수록 상기 출력 신호(DO)의 위상이 지연되는 양이 증가한다. 따라서, 상기 출력 제어 회로(130)에서 전류 구동 능력이 큰 NMOS 트랜지스터가 턴 온될 수록, 또는 턴 온되는 NMOS 트랜지스터의 수가 증가할 수록 상기 출력 신호(DO)의 위상이 앞당겨지는 양이 증가한다. 반대로, 상기 출력 제어 회로(130)에서 전류 구동 능력이 작은 NMOS 트랜지스터가 턴 온될 수록, 또는 턴 온되는 NMOS 트랜지스터의 수가 감소할 수록 상기 출력 신호(DO)의 위상이 지연되는 양이 증가한다. 한편, 상기 출력 제어 회로(130)에 포함되는 NMOS 트랜지스터(즉, 제2 풀-다운 회로)의 수는 증가되거나 또는 감소될 수 있다.
한편, 반도체 제조 공정에서 상기 PMOS 트랜지스터들(P21-P23)의 드레인들과 상기 PMOS 트랜지스터들(PM1-PM3)의 소스들이 하나로 융합(merge)되어 제조될 수 있다. 또, 상기 NMOS 트랜지스터들(N21-N23)의 드레인들이 상기 NMOS 트랜지스터들(NM1-NM3)의 소스들과 하나로 융합되어 제조될 수 있다. 그 결과 상기 출력 드라이버 회로(100)의 점유 면적이 감소될 수 있다.
다음으로, 상기 출력 드라이버 회로(100)의 동작을 상세히 설명한다. 먼저, 상기 PMOS 트랜지스터들(PM1-PM3)의 전류 구동 능력의 크기가 'PM2=2PM1, PM3=4PM1'인 관계를 갖고, 상기 PMOS 트랜지스터들(P21-P23)의 전류 구동 능력의 크기가 'P22=2P21, P23=4P21'인 관계를 갖는 것으로 가정하자. 또, 상기 NMOS 트랜지스터들(NM1-NM3)의 전류 구동 능력의 크기가 'NM2=2NM1, NM3=4NM1'인 관계를 갖고, 상기 NMOS 트랜지스터들(N21-N23)의 전류 구동 능력의 크기가 'N22=2N21, N23=4N21'인 관계를 각각 갖는 것을 가정하자. 상기 내부 신호들(PDI, NDI)의 로직 레벨에 따른 상기 구동 제어 신호들(PDIB, NDIB)과 상기 출력 신호(DO)의 로직 레벨들은 아래의 표와 같이 나타낼 수 있다.
PDI NDI PDIB NDIB DO
LOW LOW HIGH HIGH LOW
HIGH HIGH LOW LOW HIGH
LOW HIGH HIGH LOW HIGH IMPEDANCE
HIGH LOW LOW HIGH NOT ALLOWED
또, 예를 들어, 상기 제1 선택 제어 신호(PCTL1)가 로우 레벨이고, 상기 제1 선택 제어 신호들(PCTL2, PCTL3)가 하이 레벨일 때, 상기 PMOS 트랜지스터(P21)가 턴 온되고, 상기 PMOS 트랜지스터들(P22, P23)은 턴 오프된다. 그 결과, 상기 내부 전압(VDD)과 상기 출력 노드(OUT) 사이에 상기 PMOS 트랜지스터들(P21, PM1)만이 연결되고, 상기 PMOS 트랜지스터들(P22, PM2, P23, PM3)에는 상기 내부 전압(VDD)이 공급되지 않는다. 따라서 상기 출력 노드(OUT)에 유입되는 전류의 크기는 제1 풀-업 전류(IP11)와 제2 풀-업 전류(IP21)에 의해 결정된다. 또, 예를 들어, 상기 제2 선택 제어 신호(NCTL1)가 하이 레벨이고, 상기 제2 선택 제어 신호들(NCTL2, NCTL3)이 로우 레벨일 때, 상기 NMOS 트랜지스터(N21)가 턴 온되고, 상기 NMOS 트랜지스터들(N22, N23)은 턴 오프된다. 그 결과, 상기 출력 노드(OUT)와 그라운드 전압(VSS) 사이에 상기 NMOS 트랜지스터들(NM1, N21)만이 연결되고, 상기 NMOS 트랜지스터들(NM2, N22, NM3, N23)은 그라운드로부터 분리된다. 따라서 상기 그라운드로 흐르는 전류의 크기는 제1 풀-다운 전류(IN11)와 제2 풀-다운 전류(IN21)에 의해 결정된다. 결국, 상기 PMOS 트랜지스터들(P21, PM1)과 상기 NMOS 트랜지스터들(NM1, N21)의 동작에 의해 상기 출력 노드(OUT)에서 상기 출력 신호(DO)가 출력된다. 이 때, 상기 프리 드라이버(110)의 상기 인버터(111)가 상기 출력 노드(OUT)쪽으로 바라보는 출력 저항 값은 상기 PMOS 트랜지스터들(PM1-PM3)의 저항 값들에 의해 결정된다. 또, 상기 프리 드라이버(110)의 상기 인버터(112)가 상기 출력 노드(OUT)쪽으로 바라보는 출력 저항 값은 상기 NMOS 트랜지스터들(NM1-NM3)의 저항 값들에 의해 결정된다.
이 후, 상기 제1 선택 제어 신호(PCTL3)가 로우 레벨로 되고, 상기 제1 선택 제어 신호들(PCTL1, PCTL2)이 하이 레벨로 되고, 상기 제2 선택 제어 신호(NCTL3)가 하이 레벨로 되고, 상기 제2 선택 제어 신호들(NCTL1, NCTL2)이 로우 레벨로 되는 경우가 존재할 수 있다. 이 때, 상기 내부 전압(VDD)과 상기 출력 노드(OUT) 사이에 상기 PMOS 트랜지스터들(P23, PM3)만이 연결되고, 상기 PMOS 트랜지스터들(P21, PM1, P22, PM2)에는 상기 내부 전압(VDD)이 공급되지 않는다. 따라서 상기 출력 노드(OUT)에 유입되는 전류의 크기는 제1 풀-업 전류(IP13)와 제2 풀-업 전류(IP23)에 의해 결정된다. 또, 예를 들어, 상기 제2 선택 제어 신호(NCTL3)가 하이 레벨이고, 상기 제2 선택 제어 신호들(NCTL1, NCTL2)이 로우 레벨일 때, 상기 NMOS 트랜지스터(N23)가 턴 온되고, 상기 NMOS 트랜지스터들(N21, N22)은 턴 오프된다. 그 결과, 상기 출력 노드(OUT)와 상기 그라운드 전압(VSS) 사이에 상기 NMOS 트랜지스터들(NM3, N23)만이 연결되고, 상기 NMOS 트랜지스터들(NM1, N21, NM2, N22)은 상기 그라운드로부터 분리된다. 따라서 상기 그라운드로 흐르는 전류의 크기는 제1 풀-다운 전류(IN13)와 제2 풀-다운 전류(IN23)에 의해 결정된다. 결국, 상기 PMOS 트랜지스터들(P23, PM3)과 상기 NMOS 트랜지스터들(NM3, N23)의 동작에 의해 상기 출력 노드(OUT)에서 상기 출력 신호(DO)가 출력된다. 결과적으로, 상기 출력 신호(DO)의 위상은 상기 PMOS 트랜지스터들(P21, PM1)과 상기 NMOS 트랜지스터들(NM1, N21)이 동작할 때, 상기 출력 노드(OUT)에서 발생되는 상기 출력 신호(DO)의 위상 보다 더 앞당겨진다. 이 때, 이 때, 상기 프리 드라이버(110)의 상기 인버터(111)가 상기 출력 노드(OUT)쪽으로 바라보는 출력 저항 값은 상기 PMOS 트랜지스터들 (PM1-PM3)의 저항 값들에 의해 결정된다. 또, 상기 프리 드라이버(110)의 상기 인버터(112)가 상기 출력 노드(OUT)쪽으로 바라보는 출력 저항 값은 상기 NMOS 트랜지스터들(NM1-NM3)의 저항 값들에 의해 결정된다. 결국, 상기 인버터들(111, 112)이 상기 출력 노드(OUT)쪽으로 바라보는 출력 저항 값은 상기 PMOS 트랜지스터들(P21-P23)과 상기 NMOS 트랜지스터들(N21-N23)의 턴 온 동작과 무관하다. 따라서, 상기 인버터들(111, 112)의 크기가 조절될 필요가 없다. 상술한 것과 같이, 상기 출력 드라이버 회로(100)에서는 상기 출력 제어 회로(130)가 상기 출력 드라이버(120)의 전류량을 조절하여 상기 출력 신호(DO)의 출력 시점을 조절하므로, 외부에 연결되는 장치들의 인터페이스 규격에 따라 상기 출력 드라이버 회로(100)의 크기(즉, 전류 구동 능력)가 용이하게 조절될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 프리 드라이버의 크기를 변경시키지 않고, 출력 드라이버의 크기(전류 구동 능력)를 조절함으로써, 출력 신호의 출력 시점을 조절할 수 있다.

Claims (8)

  1. 내부 신호들에 응답하여 구동 제어 신호들을 출력하는 프리 드라이버;
    상기 구동 제어 신호들에 응답하여 출력 노드에 출력 신호를 출력하는 출력 드라이버; 및
    설정 시간 동안 상기 출력 신호의 위상을 지연시키거나 또는 앞당기고, 제1 및 제2 선택 제어 신호들에 응답하여 상기 설정 시간을 증가시키거나 또는 감소시키는 출력 제어 회로를 포함하는 출력 드라이버 회로.
  2. 제1항에 있어서,
    상기 프리 드라이버는,
    상기 내부 신호들 중 하나를 반전시켜 상기 구동 제어 신호들 중 하나로서 출력하는 제1 인버터; 및
    상기 내부 신호들 중 다른 하나를 반전시켜 상기 구동 제어 신호들 중 다른 하나로서 출력하는 제2 인버터를 포함하고,
    상기 출력 드라이버는,
    상기 제1 인버터로부터 수신되는 상기 구동 제어 신호들 중 하나에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 상기 출력 노드에 제1 풀-업 전류들을 각각 흘리는 제1 풀-업 회로들; 및
    상기 제2 인버터로부터 수신되는 상기 구동 제어 신호들 중 다른 하나에 응 답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 그라운드에 제1 풀-다운 전류들을 각각 흘리는 제1 풀-다운 회로들을 포함하는 출력 드라이버 회로.
  3. 제2항에 있어서,
    상기 제1 풀-업 회로들의 전류 구동 능력들은 서로 다르고, 상기 제1 풀-다운 회로들의 전류 구동 능력들은 서로 다른 출력 드라이버 회로.
  4. 제2항에 있어서,
    상기 제1 풀-업 회로들 중 하나가 흘리는 상기 제1 풀-업 전류의 크기가 제1 설정 값일 때, 나머지 제1 풀-업 회로들이 흘리는 상기 제1 풀-업 전류들 각각의 크기는 상기 제1 설정 값에 비례하여 증가되거나 또는 감소되고,
    상기 제1 풀-다운 회로들 중 하나가 흘리는 상기 제1 풀-다운 전류의 크기가 제2 설정 값일 때, 나머지 제1 풀-다운 회로들이 흘리는 상기 제1 풀-다운 전류들 각각의 크기는 상기 제2 설정 값에 비례하여 증가되거나 또는 감소되는 출력 드라이버 회로.
  5. 제2항에 있어서, 상기 출력 제어 회로는,
    내부 전압과 상기 제1 풀-업 회로들 사이에 각각 연결되고, 상기 제1 선택 제어 신호들에 각각 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때, 상기 제1 풀-업 회로들에 제2 풀-업 전류들을 각각 흘리는 제2 풀-업 회로들; 및
    상기 제1 풀-다운 회로들과 그라운드 전압 사이에 각각 연결되고, 상기 제2 선택 제어 신호들에 각각 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때, 상기 그라운드에 제2 풀-다운 전류들을 각각 흘리는 제2 풀-다운 회로들을 포함하는 출력 드라이버 회로.
  6. 제5항에 있어서,
    상기 제2 풀-업 회로들의 전류 구동 능력들은 서로 다르고, 상기 제2 풀-다운 회로들의 전류 구동 능력들은 서로 다른 출력 드라이버 회로.
  7. 제5항에 있어서,
    상기 제2 풀-업 회로들 중 하나가 흘리는 상기 제2 풀-업 전류의 크기가 제1 설정 값일 때, 나머지 제2 풀-업 회로들이 흘리는 상기 제2 풀-업 전류들 각각의 크기는 상기 제1 설정 값에 비례하여 증가되거나 또는 감소되고,
    상기 제2 풀-다운 회로들 중 하나가 흘리는 상기 제2 풀-다운 전류의 크기가 제2 설정 값일 때, 나머지 제2 풀-다운 회로들이 흘리는 상기 제2 풀-다운 전류들 각각의 크기는 상기 제2 설정 값에 비례하여 증가되거나 또는 감소되는 출력 드라이버 회로.
  8. 제5항에 있어서,
    인에이블되는 상기 제2 풀-업 회로들과 상기 제2 풀-다운 회로들의 수가 증 가할 때, 상기 출력 신호의 위상이 앞당겨지는 양이 증가하고, 디세이블되는 상기 제2 풀-업 회로들과 상기 제2 풀-다운 회로들의 수가 증가할 때, 상기 출력 신호의 위상이 지연되는 양이 증가하는 출력 드라이버 회로.
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