JP2008306281A - 半導体装置 - Google Patents
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Abstract
【課題】従来、ある論理回路に生じるリーク電流を削減する構成として、グランドまたは電源に対して高スレッショルド電圧のトランジスタを介して接続する回路構成がある。しかしこの構成では、トランジスタのON時の合成抵抗が増加して通常動作時の出力遷移遅延が増大し、回路動作が遅くなる問題が生じる。
【解決手段】本発明による半導体装置は、第1の電源端子と出力端子の間に接続された第1導電型の第1のトランジスタと、第2の電源端子と前記出力端子の間に接続され、前記第1のトランジスタよりもリーク電流が大きい第2導電型の第2のトランジスタとを有する出力段回路と、前記出力段回路が非活性時に入力される論理回路非活性信号に応じて、前記第1のトランジスタを非導通状態、前記第2のトランジスタを導通状態とする論理値を出力する入力段回路を有するものである。
【選択図】図4
【解決手段】本発明による半導体装置は、第1の電源端子と出力端子の間に接続された第1導電型の第1のトランジスタと、第2の電源端子と前記出力端子の間に接続され、前記第1のトランジスタよりもリーク電流が大きい第2導電型の第2のトランジスタとを有する出力段回路と、前記出力段回路が非活性時に入力される論理回路非活性信号に応じて、前記第1のトランジスタを非導通状態、前記第2のトランジスタを導通状態とする論理値を出力する入力段回路を有するものである。
【選択図】図4
Description
本発明は、論理回路およびそれを含む半導体集積回路にかかり、特に低電力動作に適した半導体装置に関する。
近年、半導体集積回路の製造プロセスの微細化が進んでいる。このため、CMOS LSIのような半導体集積回路を構成するMOSトランジスタの耐圧が低下し、MOSトランジスタの動作電圧を低くせざる得なくなってきている。ここで、動作電圧の低下に伴い、MOSトランジスタの動作速度の低下が起こる。よって、この速度低下を防ぐためMOSトランジスタのしきい値電圧を下げなければならない。
しかし、しきい値電圧を下げた場合(例えば0.4V程度以下)では、トランジスタが完全にOFFにならず、ドレイン−ソース間にサブスレショルド・リーク電流が流れてしまう。このリーク電流は、多数のMOSトランジスタで構成されるLSI等の半導体集積回路において非常に問題であり、この半導体集積回路内の回路が論理的に非活性の状態にあっても、トランジスタのリーク電流による貫通電流が生じてしまう。よって、この貫通電流による消費電力の増加、電源に対する負荷の増大、エネルギー使用効率の低下や発熱の増加という問題が非常に大きくなっている。特にこの傾向は、高速な動作を要求される低スレッショルド電圧のトランジスタに顕著であり、リーク電流を削減することは低電力動作を要求される回路のみならず、高速動作を行う回路を実現するためにも大きな制約になっている。また、半導体集積回路の高温動作時には、サブスレショルド・リーク電流は指数関数的に増大するため、前述したような問題はさらに深刻になる。
このため、上述したような半導体集積回路内の回路内のリーク電流を削減するため、種種の技術が提案されている。その一つが特許文献1に開示されている。この特許文献1には、高スレッショルド電圧のトランジスタによって、低スレッショルド電圧のトランジスタのリーク電流をパスカットする技術が開示されている。
また、特許文献2には、NチャンネルトランジスタとPチャンネルトランジスタ間の貫通電流を低減する技術が開示されている。
特開2003−224465号公報
特開平5−22110号公報
ここで、特許文献1のような従来技術では、NチャンネルトランジスタまたはPチャンネルトランジスタは、グランドまたは電源に対して高スレッショルド電圧のトランジスタを介して接続する必要がある。このことは、トランジスタのON時の合成抵抗が増加して通常動作時の出力遷移遅延が増大し、回路動作が遅くなる問題が生じる。
また、特許文献2のような従来技術の回路構成では、動作時の貫通電流を減らしているが、非動作時の出力トランジスタ(トランジスタ8および9)のリーク電流については考慮されていない。
よって、CMOS LSIのような半導体集積回路において、回路動作の低下を伴わずリーク電流を削減することが望まれている。
本発明による半導体装置は、第1の電源端子と出力端子の間に接続された第1導電型の第1のトランジスタと、第2の電源端子と前記出力端子の間に接続され、前記第1のトランジスタよりもリーク電流が大きい第2導電型の第2のトランジスタとを有する出力段回路と、前記出力段回路が非活性時に入力される論理回路非活性信号に応じて、前記第1のトランジスタを非導通状態、前記第2のトランジスタを導通状態とする論理値を出力する入力段回路を有するものである。
本発明による半導体装置によれば、出力段回路が非活性状態時に入力される論理回路非活性化信号に応じて入力段回路の出力論理値を固定することで、出力段回路のリーク電流が大きい第2導電型の第2のトランジスタをONとし、第1導電型の第1のトランジスタをOFFにすることで半導体装置のリーク電流を削減することができる。
本発明により、半導体集積回路において、負荷回路によるトランジスタのON抵抗の増加の影響を最小限に抑えつつリーク電流を削減することができる。よって、半導体集積回路の回路動作の低下を伴わず低電力化が実現できる。
<発明の実施の形態1>
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態1は、本発明をCMOS LSIの半導体回路に適用したものである。
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態1は、本発明をCMOS LSIの半導体回路に適用したものである。
図1に本実施の形態1にかかる半導体装置の構成ブロック図の一例を示す。この例は、マイクロコンピュータのCPU(Central Processing Unit)内の命令パイプライン処理部における1ステージ分の処理部のみを記載している。
図1に示すように、本実施の形態1にかかる半導体装置は、回路ユニット1と、回路ユニット2と、回路ユニット1に出力固定信号を送信する出力固定信号生成回路3を有する。また、回路ユニット1と回路ユニット2は配線4により接続されている。ここで、回路ユニット1と回路ユニット2は、特に制限されないが、所定の機能を有する論理回路等で構成される。また、配線4は、例えば配線長が200μm以上の長配線であるような出力負荷の大きい状態であるとする。回路ユニット2の出力側配線も同様に長配線や大きなファンアウトである出力負荷の大きな状態であってよい。
出力固定信号生成回路3は、Valid信号を反転させた出力固定信号を生成する。ここで、Valid信号は、CPUの命令パイプライン処理部の各演算器(演算器内のステージ処理部)を活性化(イネーブル)もしくは非活性化(ディセーブル)にするHレベルもしくはLレベルの信号である。
図2および図3を用いて、出力固定信号生成回路3が出力する出力固定信号について説明する。ただし、前提としてデコーダの出力であるValid信号がHレベルのとき、各演算器が活性化し、Lレベルのとき、各演算器が非活性化するものとする。ここで、Valid信号がLレベルのとき演算器が非活性化状態となることから、Valid信号を広義の意味での論理回路非活性化信号とする。
なお、本実施の形態では、Valid信号がLレベルの時、各演算器が非活性化状態としているが、Hレベルの時、各演算器が非活性化状態としてもかまわない。Hレベルの時、各演算器が非活性化状態する場合、Valid信号の論理状態に合わせ各演算器の活性化、非活性化の状態を制御できるようパイプラインレジスタ等の回路構成を対応させる。なお、命令パイプライン処理部の構成は、図2の構成に限定されるもではない。
図2の命令パイプライン処理部100は、命令メモリ101と、命令デコーダ102と、レジスタファイル103と、MULU(MULtiply Unit)104と、ALU(Arithmetic Logic Unit)108と、出力固定信号生成回路121、122、123、124を有する。また、MULU104は、3つのステージ処理部を有しており、それぞれをMULU105、106、107とする。また、パイプラインの各ステージ処理部には、パイプラインレジスタ111から116が設けられている。ここで、出力固定信号生成回路121から124は、MULU(各ステージ処理部)またはALU等の演算器に出力固定信号を出力する。ここで、出力固定信号生成回路121から124のそれぞれは、図1で言うところの出力固定信号生成回路3に相当し、各演算器は、図1で言うところの回路ユニット1および回路ユニット2に相当する。
次に、図2の命令パイプライン処理部の基本動作の一例を説明する。まず、命令デコーダ102は、命令メモリ101から命令を読み出す。そして、この読み出した命令がALU108を使用する命令である場合(図3(a)のmovやadd)は、ALUへのValid信号をアサート(本例ではHレベルを出力)する。また、読み出した命令がMULU104を使用する命令である場合(図3(a)のmul)は、MULU104へのHレベルのValid信号をアサートする。さらにこのとき、各ユニットのステージにおいてデータ処理を行うレジスタファイル103は、前述したどちらかのValid信号がHレベルであればデータの読み出しを行う。ここで、命令デコーダ102は、1命令につき通常1クロック(命令の実行に複数のクロックを要する場合はそのクロック数)だけHレベルのValid信号をアサートする。上述したが、このHレベルのValid信号が入力されたクロック間はその演算器が活性化状態になる。よって、これを換言すると、LレベルのValid信号が入力されている間は、演算器が非活性化状態であると言える。
さらに、このValid信号は、ステージ処理部ごとに1クロックずつずれて伝達される。具体的な例としてmul命令によりMULUが動作する場合を考える。まず、mul命令が命令メモリ101から命令デコーダ102に読み出され、命令デコーダ102は、MULU104へValid信号をアサート(Hレベルを出力)する。図2に示すステージ処理部1において、Valid信号がHレベルのため、レジスタファイル103のデータの読み出しを行う。またここで同時に、MULU104のパイプラインレジスタ113をイネーブルにする。その1クロック後には、ステージ処理部2において、HレベルのValid信号が入力されるためMULU105が動作し、実行結果がパイプラインレジスタ114に送られる。またここで同時にパイプラインレジスタ114がステージ処理部2のHレベルのValid信号によりイネーブルになる。さらに1クロック後には、ステージ処理部3において、MULU106が動作し、実行結果がパイプラインレジスタ115に送られる。またここで同時にパイプラインレジスタ115がステージ処理部3のHレベルのValid信号によりイネーブルになる。さらに1クロック後には、ステージ4において、MULU107が動作し、実行結果がレジスタファイル103に送られる。出力固定信号生成回路121、122、123は、それぞれステージ2、3、4において、Valid信号を反転させた出力固定信号を各演算器に出力する。
次に、パイプライン動作のタイミングチャートを図3を用いて説明する。(a)は命令に対するMULUおよびALUの各ステージ処理部の動作である。(b)は、MULU(ステージごと)およびALUに入力される各ステージ処理部のValid信号である。(c)は、MULU(ステージごと)およびALUに入力される各ステージ処理部の出力固定信号である。まず、ALUについて説明する。(a)のmovやadd命令において、パイプラインレジスタ116によりレジスタファイル103のフェッチ(RF)が行われ、次のクロックでALU108が実行される。よって、(b)に示すように、ALU108が実行されている間は、ALU108に入力されるValid信号はHレベルが入力される。よって、この場合(c)に示すように、出力固定信号生成回路124からALU108に入力される出力固定信号は、ALU108が活性時にはLレベルが入力され、非活性時にはHレベルが入力される。
MULUにおいても同様である。(a)のmul命令において、パイプラインレジスタ113によりレジスタファイル103のフェッチ(RF)が行われ、次クロックでMULU105が実行される。次クロックでは、MULU106が実行され、その次のクロックでは、MULU107が実行される。よって、(b)に示すように、MULU105、106、107が活性時には、それぞれ入力されるValid信号はHレベルが入力される。よって、(c)に示すように、出力固定信号生成回路121、122、123からMULU105、106、107に入力される出力固定信号は、それぞれのステージ処理部の活性時には、Lレベルが入力され、非活性時にはHレベルが入力される。以上で出力固定信号生成回路3が出力する出力固定信号の説明とする。
次に、図4を用いて、図1に示した本実の施形態の半導体装置の詳細な具体的構成の一例を示す。なお、図に示された符号のうち、図1と同じ符号を付した構成は、図1と同じか又は類似の構成を示している。
図4に示すように、回路ユニット1は、入力段回路21と、出力段回路12を有する。
入力段回路21は、特に制限されないが所定の機能を有する論理回路10と、論理回路10に接続された出力固定回路11を有する。出力段回路12は、特に制限されないが所定の機能を有する論理回路である。出力固定信号生成回路3は、インバータINV1で構成されており、入力されたValid信号を反転し、出力固定回路11へ出力固定信号として出力する。
入力段回路21は、特に制限されないが所定の機能を有する論理回路10と、論理回路10に接続された出力固定回路11を有する。出力段回路12は、特に制限されないが所定の機能を有する論理回路である。出力固定信号生成回路3は、インバータINV1で構成されており、入力されたValid信号を反転し、出力固定回路11へ出力固定信号として出力する。
また、回路ユニット2は、特に制限されないが所定の機能を有する論理回路13と、特に制限されないが所定の機能を有する論理回路14を有する。
論理回路10は、本例では次のような構成を有する。論理入力bをゲート入力とするpチャンネルMOSトランジスタM3とnチャンネルMOSトランジスタM4が、お互いのドレイン端をノードBで接続している。また、pチャンネルMOSトランジスタM3のソース端は、ノードAに接続されている。また、論理入力aをゲート入力とするpチャンネルMOSトランジスタM6のソース端がノードAに、ドレイン端がノードBに接続されている。また、同じく論理入力aをゲート入力とするnチャンネルMOSトランジスタM5のソース端が低電位側電源VSSに、ドレイン端がnチャンネルMOSトランジスタM4のソース端に接続されている。
出力固定回路11は、本例では出力固定信号生成回路3が出力する出力固定信号をゲート入力とするpチャンネルMOSトランジスタM1とnチャンネルMOSトランジスタM2を有する。pチャンネルMOSトランジスタM1は、ソース端を高電位側電源VDDに接続し、ドレイン端をノードAに接続している。nチャンネルMOSトランジスタM2は、ソース端を低電位側電源VSSに接続し、ドレイン端をノードBに接続している。
出力段回路12は、本例では次のような構成を有する。ノードBの論理レベルをゲート入力とするpチャンネルMOSトランジスタM7とnチャンネルMOSトランジスタM8がそれぞれのドレイン端をノードCで接続している。また、pチャンネルMOSトランジスタM7のソース端が高電位側電源VDDに接続され、nチャンネルMOSトランジスタM8のソース端が低電位側電源VSSに接続されている。ここで、pチャンネルMOSトランジスタM7は、nチャンネルMOSトランジスタM8よりOFF時のリーク電流が大きい(例えば2倍程度以上大きい)ものとする。なお、高リーク電流を生じるトランジスタの例として、ゲート長(L)が相対的に短い、ゲート幅(W)が相対的に大きい、しきい電圧が相対的に低い等が想定される。またプロセスによっては本実施例のようなpチャンネルもしくはnチャンネルのみに高リーク電流を生じるトランジスタがあらわれることが想定される。
ここで、本実施の形態では、回路構成の一例として出力段回路12が、pチャンネルMOSトランジスタM7とnチャンネルMOSトランジスタM8でインバータ(出力バッファ)を構成している。一般的に回路出力段のバッファには、サイズの大きいトランジスタが用いられる。よって、出力段回路12を構成するトランジスタはリーク電流が大きくなる可能性が高い。本実施の形態では、入力段回路21を構成するトランジスタは、トランジスタサイズが、出力段回路12を構成するトランジスタより小さく、入力段回路21を流れるリーク電流が出力段回路12のpチャンネルMOSトランジスタM7のリーク電流よりも小さいとする。また、このような入力段回路と出力段回路の関係は、下記に示す回路ユニット2の論理回路13と論理回路14にも成り立つとする。
論理回路13は、次のような構成を有する。ノードCの論理レベルをゲート入力とするpチャンネルMOSトランジスタM9とnチャンネルMOSトランジスタM10がそれぞれのドレイン端をノードDで接続している。また、pチャンネルMOSトランジスタM9のソース端が高電位側電源に接続され、nチャンネルMOSトランジスタM10のソース端が低電位側電源VSSに接続されている。
論理回路14は、次のような構成を有する。ノードDの論理レベルをゲート入力とするpチャンネルMOSトランジスタM11とnチャンネルMOSトランジスタM12がそれぞれのドレイン端をノードEで接続している。また、pチャンネルMOSトランジスタM11のソース端が高電位側電源に接続され、nチャンネルMOSトランジスタM12のソース端が低電位側電源VSSに接続されている。ここで、出力段回路12と同様、pチャンネルMOSトランジスタM11は、nチャンネルMOSトランジスタM12よりOFF時のリーク電流が大きい(例えば2倍程度以上大きい)ものとする。
次に本実施の形態にかかる半導体装置の動作について説明する。まず、注目する演算器(回路ユニット1および回路ユニット2)が活性状態を考える。このとき、前述したようにValid信号がHレベルであり、Valid信号を反転させる出力固定信号生成回路3の出力する出力固定信号はLレベルとなる。このとき、出力固定回路11を構成するpチャンネルMOSトランジスタM1は、ONとなり、高電位側電源VDDと論理回路10(ノードA)を接続する。また、出力固定回路11を構成するnチャンネルMOSトランジスタM2は、OFFとなるためノードBに低電位側電源VSSの電位が供給されることがない。よって、論理回路10は入力a、bに対する通常の動作を行い、出力段回路12へ結果を出力する。以下、回路ユニット2の論理回路13も論理回路12の出力結果を入力とする通常の動作を行い、同様に論理回路14も論理回路13の出力結果入力とする通常の動作が行われる。
次に、注目するステージが非活性状態である場合を考える。このとき前述したようにValid信号がLレベルであり、Valid信号を反転させる出力固定信号生成回路3の出力する出力固定信号はHレベルとなる。このとき、出力固定回路11を構成するpチャンネルMOSトランジスタM1は、OFFとなり、高電位側電源VDDと論理回路10(ノードA)とが遮断される。また、出力固定回路11を構成するnチャンネルMOSトランジスタM2は、ONとなるためノードBに低電位側電源VSSの電位が供給される。よって、ノードBには、Lレベルの論理レベルが出力される。
ここで、ノードBがLレベルとなるため、出力段回路12のpチャンネルMOSトランジスタM7は強制的にONとなりnチャンネルMOSトランジスタM8は強制的にOFFとなる。よって、ノードCに現れる論理レベルは、出力段回路12の出力結果であるHレベルとなる。ここで、高リーク電流を生じるpチャンネルMOSトランジスタM7が強制的にONとなり、相対的にリーク電流の小さいnチャンネルMOSトランジスタM8がOFFとなっている。このことから、出力回路12の貫通電流は、nチャンネルMOSトランジスタM8のみに流れる。もし出力段回路12に入力される論理値が、前述したように入力段回路21で制御されない場合、nチャンネルMOSトランジスタM8がON、pチャンネルMOSトランジスタM7がOFFとなったとき、pチャンネルトランジスタM7は、リーク電流が大きいため、出力段回路12の貫通電流は、前述した場合より大きくなってしまう。ここで、高リーク電流を生じるpチャンネルMOSトランジスタM7をONとし、相対的にリーク電流の小さいnチャンネルMOSトランジスタM8をOFFとする出力段回路12に入力される論理値は、前段の入力段回路21が生成していることに注意する。
また、回路ユニット2において、ノードCがHレベルのため、論理回路13のpチャンネルMOSトランジスタM9はOFFとなりnチャンネルMOSトランジスタM10はONとなる。よって、論理回路13の出力結果であるLレベルがノードDに出力される。
ノードDがLレベルのため、論理回路14のpチャンネルMOSトランジスタM11は強制的にONとなりnチャンネルMOSトランジスタM12は強制的にOFFとなる。ノードEに現れる論理レベルは、出力段回路14の出力結果であるHレベルとなる。ここで、高リーク電流を生じるpチャンネルMOSトランジスタM11が強制的にONとなり、相対的にリーク電流の小さいnチャンネルMOSトランジスタM12が強制的にOFFとなっている。このことから、論理回路14の貫通電流は、nチャンネルMOSトランジスタM12のみに流れる。
ここで、高リーク電流を生じるpチャンネルMOSトランジスタM11をONとし、相対的にリーク電流の小さいnチャンネルMOSトランジスタM12をOFFとする論理回路14に入力される論理値は、前段の論理回路13が生成している。またこの時、論理回路13が出力する論理値は、前述したようにValid信号に応じて出力されるノードCの論理値により決定される。よって、換言すると論理回路13が出力する論理値もValid信号に応じて出力されるとみなすことができる。以上から、回路ユニット2が有する論理回路13を広義の意味での入力段回路、論理回路14を広義の意味での出力段回路とみなすことができる。
本実施の形態では、回路ユニット1、回路ユニット2のみ記載しているが、さらに後段に回路ユニットが続く場合、その回路ユニットを上記と同様の回路構成とすることで、それらの回路ユニットを含む非活性化時の演算器の電力消費量を抑えることができる。
以上により、命令デコーダから送られる各演算器を活性化もしくは非活性化させるValid信号のような制御信号を用い、各演算器の非活性化時に高リーク電流を生じるトランジスタであるpチャンネルMOSトランジスタM7、pチャンネルMOSトランジスタM11を、強制的にON状態で保持することができる。よって、各演算器の非活性化時に相対的にリーク電流の小さいnチャンネルMOSトランジスタM8、nチャンネルMOSトランジスタM12にのみ貫通電流が流れるため、各回路ユニットを含む演算器のリーク電流を削減することができる。またさらに、同様な構成の他の演算器を含めた半導体装置全体のリーク電流を削減することができる。このことは、高リーク電流を生じるトランジスタのON、OFFの制御を新たな信号を加えることなく、従来利用されているValid信号のような演算器の活性化信号(もしくは非活性化信号)を利用して実現している。
また同時に、このときの入力段回路21の出力を固定するための出力固定回路11は、高リーク電流を生じるトランジスタが存在する出力段回路12や論理回路14(広義の意味での出力段回路)のような各回路ユニットの最終段ではなく、その前段のリーク電流の少ない論理回路10に接続して実現している。このことは、演算器の非活性時に出力固定回路11が、論理回路10への電源供給を遮断するのと同時に、出力段回路12および論理回路14の出力段に対して相対的に負荷が小さいため、従来技術で問題となるトランジスタのON抵抗の増加による遅延への影響を小さくすることが可能である。
また、参考として図5に回路ユニット2の構成が異なる別の例を示す。ここでは、論理回路15においてnチャンネルMOSトランジスタM22が、pチャンネルMOSトランジスタM21よりOFF時のリーク電流が大きい場合を示す。この例では、上述した図4の例での動作と同様にして、演算器の非活性化時に、nチャンネルMOSトランジスタM22がON状態を保持する。よって、相対的にリーク電流の小さいpチャンネルMOSトランジスタM21にのみ貫通電流が流れる。よって、たとえ回路ユニット2の構成が変わったとしても、命令デコーダから出力されるValid信号のような制御信号を利用することで、新たに制御用信号を加えることなく各ステージにある出力負荷の大きい回路ユニットの出力段の高リーク電流が生じるトランジスタをONにすることができ、非活性時の演算器を含む半導体装置のリーク電流を削減することができる。
<発明の実施の形態2>
次に、本発明の実施の形態2にかかる半導体装置について、図6を用いて図1に示した本実施形態の半導体装置の具体的構成を示す。図6に本実施の形態2にかかる半導体装置の構成の一例を示す。なお、図に示された符号のうち、図1、図4と同じ符号を付した構成は、図1、図4と同じか又は類似の構成を示している。
ここで、実施の形態1との違いは、入力段回路21の出力固定回路31と論理回路10の接続と、出力段回路16、回路ユニット2の構成が異なる場合である。出力段回路16のnチャンネルMOSトランジスタM36にリーク電流の大きいトランジスタが存在する。また、回路ユニット2の論理回路18のnチャンネルMOSトランジスタM44にリーク電流の大きいトランジスタが存在する。論理回路10の構成は実施の形態1の説明と同様なため説明は省略する。ただし、ノードAは高電位側電源VDDに接続され、また、nチャンネルMOSトランジスタM5のソース端はノードGに接続されるものとする。また、本実施の形態では、Valid信号を直接出力固定信号として利用できるため、出力固定信号生成回路3を削除している。
次に、本発明の実施の形態2にかかる半導体装置について、図6を用いて図1に示した本実施形態の半導体装置の具体的構成を示す。図6に本実施の形態2にかかる半導体装置の構成の一例を示す。なお、図に示された符号のうち、図1、図4と同じ符号を付した構成は、図1、図4と同じか又は類似の構成を示している。
ここで、実施の形態1との違いは、入力段回路21の出力固定回路31と論理回路10の接続と、出力段回路16、回路ユニット2の構成が異なる場合である。出力段回路16のnチャンネルMOSトランジスタM36にリーク電流の大きいトランジスタが存在する。また、回路ユニット2の論理回路18のnチャンネルMOSトランジスタM44にリーク電流の大きいトランジスタが存在する。論理回路10の構成は実施の形態1の説明と同様なため説明は省略する。ただし、ノードAは高電位側電源VDDに接続され、また、nチャンネルMOSトランジスタM5のソース端はノードGに接続されるものとする。また、本実施の形態では、Valid信号を直接出力固定信号として利用できるため、出力固定信号生成回路3を削除している。
図6に示すように、本実施の形態において、回路ユニット1は、入力段回路22と、出力段回路16を有する。入力段回路22は、特に制限されないが所定の機能を有する論理回路10と、論理回路10に接続された出力固定回路31を有する。出力段回路16は、特に制限されないが所定の機能を有する論理回路である。
また、回路ユニット2は、特に制限されないが所定の機能を有する論理回路17と、論理回路18を有する。
出力固定回路31は、Valid信号を出力固定信号としてゲート入力とするpチャンネルMOSトランジスタM31と、nチャンネルMOSトランジスタM32を有する。pチャンネルMOSトランジスタM31は、ソース端を高電位側電源VDDに接続し、ドレイン端をノードBに接続している。nチャンネルMOSトランジスタM32は、ソース端を低電位側電源VSSに接続し、ドレイン端をノードGに接続している。
出力段回路16は、次のような構成を有する。ノードBの論理レベルをゲート入力とするpチャンネルMOSトランジスタM33と、nチャンネルMOSトランジスタM34が、それぞれのドレイン端をノードHで接続している。また、pチャンネルMOSトランジスタM33のソース端が高電位側電源VDDに接続され、nチャンネルMOSトランジスタM34のソース端が低電位側電源VSSに接続されている。ここで、nチャンネルMOSトランジスタM34は、pチャンネルMOSトランジスタM33よりOFF時のリーク電流が大きい(例えば2倍程度以上大きい)ものとする。
論理回路17は、次のような構成を有する。ノードHの論理レベルをゲート入力とするpチャンネルMOSトランジスタM35とnチャンネルMOSトランジスタM36が、それぞれのドレイン端をノードIで接続している。また、pチャンネルMOSトランジスタM35のソース端が高電位側電源VDDに接続され、nチャンネルMOSトランジスタM36のソース端が低電位側電源VSSに接続されている。
論理回路18は、次のような構成を有する。ノードIの論理レベルをゲート入力とするpチャンネルMOSトランジスタM37とnチャンネルMOSトランジスタM38が、それぞれのドレイン端をノードJで接続している。また、pチャンネルMOSトランジスタM37のソース端が高電位側電源VDDに接続され、nチャンネルMOSトランジスタM38のソース端が低電位側電源VSSに接続されている。ここで、nチャンネルMOSトランジスタM38は、pチャンネルMOSトランジスタM37よりOFF時のリーク電流が大きい(例えば2倍程度以上大きい)ものとする。
次に本実施の形態にかかる半導体装置の動作について説明する。まず、注目する演算器(回路ユニット1および回路ユニット2)が活性状態を考える。この場合、前述したように演算器に入力されるValid信号がHレベルである。ここで、Valid信号を直接出力固定信号として利用するため、出力固定回路31を構成するnチャンネルMOSトランジスタM32はONとなり、低電位側電源VSSと論理回路10(ノードG)を接続する。また、出力固定回路31を構成するpチャンネルMOSトランジスタM31は、OFFとなるためノードBに高電位側電源VDDの電位が供給されることがない。よって、論理回路10は論理入力a、bに対する通常の動作を行い、出力段回路16へ結果を出力する。出力段回路16は、論理回路10の出力結果を入力とする通常の動作が行われる。以下、回路ユニット2の論理回路17も出力段回路16の出力結果を入力とする通常の動作が行われ、論理回路18も論理回路17の出力結果を入力とする通常の動作が行われる。
次に、注目するステージが非活性状態である場合を考える。このとき前述したようにValid信号がLレベルであり、Valid信号を直接利用する出力固定信号もLレベルとなる。このとき、出力固定回路31を構成するnチャンネルMOSトランジスタM32は、OFFとなり低電位側電源VSSと論理回路10(ノードG)とが遮断される。また、出力固定回路31を構成するpチャンネルMOSトランジスタM31は、ONとなるためノードBに高電位側電源VDDの電位が供給される。よって、ノードBには、Hレベルの論理レベルが出力される。
ここで、ノードBがLレベルとなるため、出力段回路16のpチャンネルMOSトランジスタM33は強制的にOFFとなりnチャンネルMOSトランジスタM34は強制的にONとなる。よって、ノードHに現れる論理レベルは、出力段回路16の出力結果であるHレベルとなる。ここで、高リーク電流を生じるnチャンネルMOSトランジスタM34が強制的にONとなり、相対的にリーク電流の小さいnチャンネルMOSトランジスタM33がOFFとなっている。このことから、出力段回路16の貫通電流は、pチャンネルMOSトランジスタM33のみに流れる。もし出力段回路16に入力される論理値が、前述したように入力段回路22で制御されない場合、pチャンネルMOSトランジスタM33がON、nチャンネルMOSトランジスタM34がOFFとなったとき、nチャンネルトランジスタM34は、リーク電流が大きいため、出力段回路16の貫通電流は、前述した場合より大きくなってしまう。
さらにまた、回路ユニット2において、ノードHがLレベルのため、回路ユニット2の論理回路17のpチャンネルMOSトランジスタM35はONとなりnチャンネルMOSトランジスタM36はOFFとなる。よって、論理回路17の出力結果であるHレベルがノードIに出力される。
ノードIがHレベルのため、論理回路18のpチャンネルMOSトランジスタM37は強制的にOFFとなりnチャンネルMOSトランジスタM38は強制的にONとなる。ノードJに現れる論理レベルは、出力段回路18の出力結果であるLレベルとなる。ここで、高リーク電流を生じるnチャンネルMOSトランジスタM38が強制的にONとなり、相対的にリーク電流の小さいpチャンネルMOSトランジスタM37が強制的にOFFとなっている。このことから、論理回路18の貫通電流は、pチャンネルMOSトランジスタM37のみに流れる。
ここで、高リーク電流を生じるnチャンネルMOSトランジスタM38をONとし、相対的にリーク電流の小さいpチャンネルMOSトランジスタM37をOFFとする論理回路18に入力される論理値は、前段の論理回路17が生成している。またこの時、論理回路17が出力する論理値は、前述したようにValid信号に応じて出力されるノードHの論理値により決定される。よって、換言すると論理回路17が出力する論理値もValid信号に応じて出力されるとみなすことができる。以上から、回路ユニット2が有する論理回路17を広義の意味での入力段回路、論理回路18を広義の意味での出力段回路とみなすことができる。
本実施の形態では、回路ユニット1、回路ユニット2のみ記載しているが、さらに後段に回路ユニットが続く場合、その回路ユニットを上記と同様の回路構成とすることで、それらの回路ユニットを含む非活性化時の演算器の電力消費量を抑えることができる。
以上により、命令デコーダから送られる各演算器を活性化もしくは非活性化させるValid信号のような制御信号を用い、各演算器の非活性化時に高リーク電流を生じるトランジスタであるnチャンネルMOSトランジスタM34、nチャンネルMOSトランジスタM38を、強制的にON状態で保持することができる。よって、各演算器の非活性化時に相対的にリーク電流の小さいpチャンネルMOSトランジスタM33、pチャンネルMOSトランジスタM37にのみ貫通電流が流れるため、各回路ユニットを含む演算器のリーク電流を削減することができる。同様な構成の他の演算器を含めた半導体装置全体のリーク電流を削減することができる。このことは、高リーク電流を生じるトランジスタのON、OFFの制御を新たな信号を加えることなく、従来利用されているValid信号のような演算器の活性化信号を利用して実現している。
また同時に、このときの入力段回路22の出力を固定するための出力固定回路31は、高リーク電流を生じるトランジスタが存在する出力段回路16や論理回路18(広義の意味での出力段回路)のような各回路ユニットの最終段ではなく、その前段のリーク電流の少ない論理回路10に接続して実現している。このことは、演算器の非活性時に出力固定回路31が、論理回路10への電源供給を遮断するのと同時に、出力段回路16および論理回路18の出力段に対して相対的に負荷が小さいため、トランジスタのON抵抗の増加による遅延への影響を小さくすることが可能である。
また、参考として図7に回路ユニット2の構成が異なる別の例を示す。ここでは、論理回路19においてpチャンネルMOSトランジスタM41が、nチャンネルMOSトランジスタM42よりOFF時のリーク電流が大きい場合を示す。この例では、上述した図6の例での動作と同様にして、演算器の非活性化時に、pチャンネルMOSトランジスタM41がON状態を保持する。よって、相対的にリーク電流の小さいnチャンネルMOSトランジスタM42にのみ貫通電流が流れる。よって、たとえ回路ユニット2の構成が変わったとしても、命令デコーダから出力されるValid信号のような制御信号を利用することで、新たに制御用信号を加えることなく各ステージにある出力負荷の大きい回路ユニットの出力段の高リーク電流が生じるトランジスタをONにすることができ、非活性時の演算器を含む半導体装置のリーク電流を削減することができる。
<発明の実施の形態3>
次に、本発明の実施の形態3にかかる半導体装置について、図8を用いて図1に示した本実施形態の半導体装置の具体的構成を示す。図8に本実施の形態3にかかる半導体装置の構成の一例を示す。なお、図に示された符号のうち、図1、図4と同じ符号を付した構成は、図1、図4と同じか又は類似の構成を示している。本実施の形態は回路ユニット1の出力段回路がインバータ(出力バッファ)ではなく、NANDやNOR等の2入力の論理回路であり、構成している一部のトランジスタが高リーク電流を発生する場合である。ここでは、回路ユニット1のみを説明する。
次に、本発明の実施の形態3にかかる半導体装置について、図8を用いて図1に示した本実施形態の半導体装置の具体的構成を示す。図8に本実施の形態3にかかる半導体装置の構成の一例を示す。なお、図に示された符号のうち、図1、図4と同じ符号を付した構成は、図1、図4と同じか又は類似の構成を示している。本実施の形態は回路ユニット1の出力段回路がインバータ(出力バッファ)ではなく、NANDやNOR等の2入力の論理回路であり、構成している一部のトランジスタが高リーク電流を発生する場合である。ここでは、回路ユニット1のみを説明する。
図8に示すように、回路ユニット1は、特に制限されないが所定の機能を有する論理回路等で構成されている入力段回路54と、出力段回路52と、論理回路53とを有する。入力段回路54は、特に制限されないが所定の機能を有する論理回路50と、その論理回路50に接続された出力固定回路51とを有する。
論理回路50は、次のような構成を有する。論理入力cをゲート入力とするpチャンネルMOSトランジスタM53とnチャンネルMOSトランジスタM54が、互いのドレイン端をノードMで接続している。また、pチャンネルMOSトランジスタM53のソース端は、ノードLに接続されている。また、nチャンネルMOSトランジスタM54のソース端が低電位側電源VSSに接続されている。
出力固定部51は、出力固定信号生成回路3が出力する出力固定信号をゲート入力とするpチャンネルMOSトランジスタM51とnチャンネルMOSトランジスタM52からなる。本実施形態において、pチャンネルMOSトランジスタM51は、ソース端を高電位側電源VDDに接続し、ドレイン端をノードLに接続している。nチャンネルMOSトランジスタM52は、ソース端を低電位側電源VSSに接続し、ドレイン端をノードMに接続している。
論理回路53は、次のような構成を有する。論理入力dをゲート入力とするpチャンネルMOSトランジスタM59とnチャンネルMOSトランジスタM60が、お互いのドレイン端をノードNで接続している。また、pチャンネルMOSトランジスタM59のソース端は、高電位側電源VDDに接続されている。また、nチャンネルMOSトランジスタM60のソース端が低電位側電源VSSに接続されている。
出力段回路52は、次のような構成を有する。ノードNの論理レベルをゲート入力とするpチャンネルMOSトランジスタM56とnチャンネルMOSトランジスタM57が、お互いのドレイン端をノードOで接続している。また、pチャンネルMOSトランジスタM56のソース端は、高電圧側電源VDDに接続されている。また、ノードMの論理レベルをゲート入力とするpチャンネルMOSトランジスタM55のソース端が高電圧側電源VDDに、ドレイン端がノードOに接続されている。また、同じくノードMの論理レベルをゲート入力とするnチャンネルMOSトランジスタM58のソース端が低電位側電源VSSに、ドレイン端がnチャンネルMOSトランジスタM57のソース端に接続されている。ここで、pチャンネルMOSトランジスタM55は、nチャンネルMOSトランジスタM58よりOFF時のリーク電流が大きいものとする。
次に本実施の形態にかかる半導体装置の動作について説明する。まず、注目する演算器が活性状態を考える。この場合、前述したようにValid信号がHレベルであり、Valid信号を反転させる出力固定信号生成回路3の出力する出力固定信号はLレベルとなる。このとき、出力固定回路51を構成するpチャンネルMOSトランジスタM51は、ONとなり、高電位側電源VDDと論理回路50(ノードL)を接続する。また、出力固定回路51を構成するnチャンネルMOSトランジスタM52は、OFFとなるためノードMに低電位側電源VSSの電位が供給されることがない。よって、論理回路50は論理入力cを入力とした通常の動作を行い、出力段回路52(ノードM)へ出力する。また、論理回路53も論理入力dを入力とし、出力段回路52へ出力する。また、出力段回路52も論理回路50と論理回路53の出力を入力とした通常の動作を行い、ノードOへ出力する。
次に、注目する演算器が非活性状態である場合を考える。このとき前述したようにValid信号がLレベルであり、Valid信号を反転させる出力固定信号生成回路3の出力する出力固定信号はHレベルとなる。このとき、出力固定回路51を構成するpチャンネルMOSトランジスタM51は、OFFとなり、高電位側電源VDDと論理回路50(ノードL)とが遮断される。また、出力固定回路51を構成するnチャンネルMOSトランジスタM52は、ONとなるためノードMに低電位側電源VSSの電位が供給される。よって、ノードMには、Lレベルの論理レベルが出力される。このときノードMをゲート入力とする出力段回路52のpチャンネルMOSトランジスタM55は強制的にONとなり、ノードOはHレベルとなる。また同時に、ノードMをゲート入力とするnチャンネルMOSトランジスタM58は強制的にOFFとなる。
よって、演算器の非活性化時に、命令デコーダから出力されるValid信号のような制御信号を用い、高リーク電流を生じるトランジスタであるpチャンネルMOSトランジスタM55は、ONで保持することができる。よって、相対的にリーク電流の小さいnチャンネルMOSトランジスタM58のみ貫通電流が流れ、ステージおよび半導体装置のリーク電流を削減することができる。このことは、高リーク電流を生じるトランジスタのON、OFFの制御を新たな信号を加えることなく、従来利用されているValid信号のような演算器の活性化信号を利用して実現している。ここで、ノードOとnチャンネルMOSトランジスタM58間にはnチャンネルMOSトランジスタM57が存在する。しかし、本実施の形態のように、pチャンネルMOSトランジスタM55とゲート入力が同じnチャンネルMOSトランジスタM58がノードOと低電位側電源VSS間にあるため、nチャンネルMOSトランジスタM57のON、OFFに関係なくノードOはHレベルに保持することができる。
ただし、nチャンネルMOSトランジスタM57のON、OFFの状態により、nチャンネルMOSトランジスタM58に生じるリーク電流は影響される。例えば、nチャンネルMOSトランジスタM57がOFFの場合は、nチャンネルMOSトランジスタM58のリーク電流はより少なくなる。よって、演算器の非活性時に、より厳密に出力段回路52に生じるリーク電流による貫通電流を制御するならば、論理回路53にも論理回路50と同様に出力固定回路を接続してもよい。
また同時に、このときの各論理回路の出力を固定するための出力固定回路51は、高リーク電流を生じるトランジスタが存在する出力段回路52のような回路ユニットの最終段ではなく、その前段のリーク電流の少ない論理回路50に接続して実現している。このことは、ステージの非活性時に出力固定回路51が、論理回路50への電源供給を遮断するのと同時に、出力段回路52の出力段に対して相対的に負荷が小さいため、トランジスタのON抵抗の増加による遅延への影響を小さくすることが可能である。
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、論理回路52をNOR回路としてもよい(ただし、入力段回路の論理出力を調整する必要がある)。また、前述した実施の形態では、出力固定回路により高リーク電流を発生するトランジスタを全てON状態に制御しているが、制御の対象は全ての高リーク電流を発生するトランジスタである必要はなく、制御の容易性などに応じて一部のトランジスタのみを制御の対象としても良い。
1、2 回路ユニット
3 出力固定信号生成回路
4 配線
10、13、14 論理回路
11 出力固定回路
21 入力段回路
12 出力段回路
M1からM12 MOSトランジスタ
INV1 インバータ
3 出力固定信号生成回路
4 配線
10、13、14 論理回路
11 出力固定回路
21 入力段回路
12 出力段回路
M1からM12 MOSトランジスタ
INV1 インバータ
Claims (8)
- 第1の電源端子と出力端子の間に接続された第1導電型の第1のトランジスタと、第2の電源端子と前記出力端子の間に接続され、前記第1のトランジスタよりもリーク電流が大きい第2導電型の第2のトランジスタとを有する出力段回路と、
前記出力段回路が非活性時に入力される論理回路非活性信号に応じて、前記第1のトランジスタを非導通状態、前記第2のトランジスタを導通状態とする論理値を出力する入力段回路と、
を有する半導体装置。 - 前記入力段回路を流れるリーク電流が、前記第2のトランジスタのリーク電流よりも小さいことを特徴とする請求項1に記載の半導体装置。
- 前記入力段回路の出力を固定する出力固定回路をさらに有することを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記出力固定回路は、前記出力段回路が非活性時に入力される論理回路非活性信号に応じて、前記入力段回路の出力を固定することを特徴とする請求項3に記載の半導体装置。
- 前記出力段回路の出力側が長配線であることを特徴とする請求項1乃至請求項4のいずれか1項に記載の半導体装置。
- 前記出力段回路の出力側がファンアウト数の大きいことを特徴とする請求項1乃至請求項5のいずれか1項に記載の半導体装置。
- 前記出力段回路と前記入力段回路は、マイクロコンピュータにおけるパイプラインステージ処理部を構成することを特徴とする請求項1乃至請求項6のいずれか1項に記載の半導体装置。
- 前記論理回路非活性化信号は、その論理値により前記マイクロコンピュータにおけるパイプラインステージ処理部を非活性にすることを特徴とする請求項7に記載の半導体装置。
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