1270972 ⑴ 玖、發明說明 【發明所屬之技術領域】 本發明是關於邏輯電路以及包含邏輯電路的半導體積 體電路，特別是關於適用於低電力動作的電路。 【先前技術】 隨著MO S電晶體的微細化進行，由於其崩潰電壓（ b r e a k d 〇 w n v ο 11 a g e )下降故必須降低其動作電壓。此情形 爲了維持MO S電晶體的高速性，必須抵銷動作電壓的下 降使MOS電晶體的臨限値（threshold )降低。此乃因動 作速度被MO S電晶體的實行閘電壓，亦即由動作電壓扣 除MO S電晶體的臨限値的値支配，此値越大越高速。但 是若令臨限値爲0.4 V左右以下的話，由於Μ 0 S電晶體的 次臨界（subthreshold )特性（拖尾失真（tailing )特性 )無法使M0S電晶體完全斷開（off)，發生不希望的直 流電流流過的現象。由於這種現象使得由多數MO S電晶 體構成的半導體積體電路的實質的直流電流顯著地增大。 特別是在高溫動作時因MO S電晶體的臨限値低，拖尾失 真係數大的關係，使起因於上述次臨界特性的現象更重大 。鑒於這種事情本案申請人先前提出即使使MO S電晶體 微細化也高速、低電力的半導體積體電路（日本特開平 7-86916)(對應美國專利2002/084804)。據此，用以在 MO S電晶體的源極與電源之間插入控制大電流與小電流 的電流供給的控制手段，依照用途切換這些電流以供給到 (2) 1270972 MO S電晶體，抑制在待機時流過的次臨界電流（也稱爲[ 次臨界漏浅電流（subthresh〇ld leakage current) ]) ° 【發明內容】 針對本案申請人先前提出的半導體積體電路（日本特 開平7-80916)本案發明者檢討後發現，在用以固定輸出 邏輯的電路構成中尙有改良的餘地。 在本案申請人先前提出的上述半導體積體電路插入具 有預定功能的邏輯電路，與用以在電源（VCC、VSS )之 間控制大電流與小電流的電流供給的控制手段，藉由大小 地切換此控制手段的控制以供給到邏輯電路，對於遮斷到 此邏輯電路的電流路徑的情形，藉由位準保持電路（level hold circuit)以保持邏輯電路的輸出。上述位準保持電路 是P通道型MOS電晶體與η通道型MOS電晶體串聯連接 而成的兩個反相器（inverter )結合成環狀而成。上述位 準保持電路是保持到上述邏輯電路的電流路徑被遮斷時的 輸出邏輯。上述保持電路因如上述兩個反相器結合成環狀 而成，故需要四個MOS電晶體。由於隨著MOS電晶體的 微細化進行，應抑制次臨界電流的電路在半導體積體電路 中多數存在，據此上述保持電路的數目也需要多數個，故 即使僅爲上述保持電路MOS電晶體的數目也變成龐大。 本發明的目的是提供用以謀求抑制次臨界電流，固定 邏輯閘部的輸出邏輯用的電路的簡潔化之技術。 本發明的前述以及其他目的與新穎的特徵可由本說明 -8- (3) 1270972 書的記述以及添付圖面而明暸。 在本案中所揭示的發明之中，若簡單地說明代表的發 明槪要的話如以下所示。 亦即包含：配設於第二電源供給端子與低電位側電源 之間，依照被輸入的控制訊號可遮斷對上述邏輯閘部的電 源供給的η通道型的第一電晶體；以及配設於高電位側電 源與邏輯閘部的輸出節點之間，連動於藉由上述第一電晶 體的上述電源供給的遮斷動作，可固定邏輯閘部的輸出節 點於高位準的ρ通道型的第二電晶體，其中上述第一電晶 體的臨限値被設定爲比構成上述邏輯閘部的電晶體的臨限 値還高而成。隨著MO S電晶體的微細化進行’因其崩潰 電壓下降故必須降低其動作電壓。此情形爲了維持電晶體 的高速開關動作性，必須抵銷動作電壓的下降使電晶體的 臨限値降低。 如果依照上述手段，第一電晶體遮斷對邏輯閘部的電 源供給，第二電晶體連動於此電源供給的遮斷動作，固定 邏輯閘部的輸出節點於高位準。據此，用以抑制次臨界電 流，固定邏輯閘部的輸出邏輯的電路以上述第一電晶體與 上述第二電晶體構成，此點達成該電路的簡潔化。此時藉 由設定上述第一電晶體的臨限値爲比構成上述邏輯閘部的 電晶體的臨限値還高，以保證在上述第一電晶體的次臨界 電流的降低。 包含：配設於上述第二電源供給端子與上述低電位側 電源之間，依照所輸入的控制訊號可遮斷對邏輯閘部的電 -9- (4) 1270972 源供給的η通道型的第一電晶體；以及配設於上述低電位 側電源與上述邏輯閘部的輸出節點之間，連動於藉由上述 第一電晶體的上述電源供給的遮斷動作，可固定上述邏輯 閘部的輸出節點於低位準的η通道型的第二電晶體’其中 上述第一電晶體的臨限値被設定爲比構成上述邏輯閘部的 電晶體的臨限値還高而成。 如果依照上述手段，第一電晶體遮斷對邏輯閘部的電 源供給，連動於此電源供給的遮斷動作，第二電晶體固定 邏輯閘部的輸出節點於低位準。據此，用以抑制次臨界電 流，固定邏輯閘部的輸出邏輯的電路以上述第一電晶體與 上述第二電晶體構成，此點達成該電路的簡潔化。此時藉 由設定上述第一電晶體的臨限値爲比構成上述邏輯閘部的 電晶體的臨限値還高，以保證在上述第一電晶體的次臨界 電流的降低。 【實施方式】 〔發明之實施形態〕 在第1圖顯示有與本發明有關的邏輯電路的構成例。 第1圖所示的邏輯電路雖然未特別限制，惟包含具有 預定功能的邏輯閘部1 00、結合於該邏輯閘部1 00的η通 道型MOS電晶體103以及ρ通道型MOS電晶體104而成 〇 上述邏輯閘部1 〇〇雖然未特別限制，惟如以下而構成 -10- (5) 1270972 具有供給有高電位側電源VDDI的第一電源供給端子 1 〇 1，與供給有低電位側電源（接地GND )的第二電源供 給端子102。高電位側電源VDDI可藉由未圖示的降壓電 路使自外部供給的高電位側電源VCC降壓而獲得。 邏輯閘部1 0 0如以下而構成。 串聯連接有p通道型MOS電晶體105與η通道型 MOS電晶體106，形成有用以反轉輸入訊號1 14的邏輯的 反相器。Ρ通道型MOS電晶體105的源電極（source electrode )結合於高電位側電源VDDI，η通道型MOS電 晶體1 06的源電極結合於第二電源供給端子1 〇2。此反相 器的輸出訊號傳達到ρ通道型MO S電晶體10 8以及η通 道型M0S電晶體1〇7的閘電極。ρ通道型MOS電晶體 108、109以及η通道型M0S電晶體110是串聯連接。ρ 通道型MOS電晶體1〇8的源電極結合於第一電源供給端 子1 〇 1，η通道型MO S電晶體1 1 0的源電極結合於第二電 源供給端子102。在ρ通道型M0S電晶體109以及η通 道型M0S電晶體1 10的閘電極（gate eiectrode )使控制 訊號II3被傳達。由ρ通道型MOS電晶體109與η通道 型MOS電晶體〗〗〇的串聯連接位置此邏輯閘部00的輸 出節點115被引出。 上述η通道型M0S電晶體103配設於上述第二電源 供給端子1 02與上述低電位側電源（GND )之間，依照所 輸入的控制訊號1 1 6使對上述邏輯閘部1 00的電源供給的 遮斷爲可能。即當控制訊號1 16爲高位準（high level ) (6) 1270972 時藉由η通道型MOS電晶體103被接通（on)，上述第 二電源供給端子1 〇2被結合於接地GND，使低電位側電 源的供給爲可能。而且，當控制訊號1 1 6爲低位準（low level )時藉由η通道型MOS電晶體103被斷開（off)， 使對上述邏輯閘部1 〇〇的電源供給被遮斷。由於此電源遮 斷邏輯閘部1 〇〇變成非動作狀態（待機狀態）。而且，在 對上述邏輯閘部1 〇〇的電源供給被遮斷的情形中，使上述 邏輯閘部100的輸出節點1 15不成爲邏輯不定而連動於藉 由上述η通道型MOS電晶體103的電源供給的遮斷動作 ，藉由Ρ通道型MOS電晶體104被接通使輸出節點1 15 的邏輯被固定於高位準。 此處，在上述Ρ通道型MO S電晶體104不存在的情 形下因節點1 1 5爲邏輯不定或極緩慢地變成高位準，故例 如如第4圖所示在邏輯閘部1 〇〇的後段配置有邏輯閘部 1 2 1的情形中，會對此邏輯閘部1 2 1的邏輯動作帶來障礙 ，或者在形成輸入初段的ρ通道型MO S電晶體1 1 8與η 通道型MO S電晶體1 1 9的串聯電路使貫通電流流過。如 第1圖所示的ρ通道型MOS電晶體104在對上述邏輯閘 部1 00的電源供給被遮斷的情形中，上述邏輯閘部1 00的 輸出節點1 1 5被固定於高位準，使該輸出節點不成爲邏輯 不定而作用。 構成上述邏輯閘部100的MOS電晶體105、106、 107、108、109、110其臨限値被低低地設定。相對於此 ，η通道型MOS電晶體103或ρ通道型MOS電晶體1〇4 (7) 1270972 與上述 MOS 電晶體 1〇5、106、107、108、109、110 比較 臨限値被高高地設定。此處，由於MO S電晶體的微細化 使其崩潰電壓下降，故必須降低MO S電晶體的動作電壓 。對於維持高速性必須用以抵銷動作電源電壓使MOS電 晶體 1 〇 5、1 〇 6、1 0 7 ' 1 0 8、1 0 9、1 1 0的臨限値降低。相 對於此，用以降低構成邏輯閘部1 〇〇的MOS電晶體的次 臨界電流的電路的動作比邏輯閘部1 〇〇慢也可以。因此， MOS電晶體 103、104設定比構成上述邏輯閘部100的 MOS電晶體的臨限値還大，以謀求在MOS電晶體103、 104的次臨界電流的降低。MOS電晶體的臨限値雖然未特 別限制，惟在離子打入中可藉由改變雜質濃度來控制。 如此，在上述高電位側電源 VDDI與上述邏輯閘部 100的輸出節點1 15之間配設p通道型MOS電晶體104， 藉由連動於藉由η通道型MO S電晶體1 0 3的電源供給的 遮斷動作使此ρ通道型Μ Ο S電晶體1 0 4接通，因可固定 上述邏輯閘部1 0 0的輸出節點1 1 5的邏輯於高位準，故需 配設用以保持上述邏輯閘部1 0 0的輸出節點1 1 5的邏輯的 保持電路。上述保持電路如上述因兩個反相器結合成環狀 而成，故需四個MOS電晶體，惟在本例因ρ通道型m〇S 電晶體一個即可，故可謀求MO S電晶體數目的降低。而 且，η通道型MOS電晶體103或ρ通道型MOS電晶體 104 因與上述 MOS 電晶體 105' 106、1〇7、1〇8、109、 1 1 〇比較臨限値被高高地設定，故在η通道型MOS電晶 體1〇3或ρ通道型MO S電晶體104的次臨界電流被視爲 (8) 1270972 極小。 其次說明上述邏輯電路的其他構成例。 在第2圖顯示有上述邏輯電路的其他構成例。 在第2圖所示的邏輯電路與第1圖所示的大不同者爲 p通道型MOS電晶體104的臨限値與構成上述邏輯閘部 100的MOS電晶體同樣地被低低地設定的點。若p通道 型MOS電晶體104的斷開時的次臨界電流在容許範圍的 話，即使低低地設定p通道型MO S電晶體1 04的臨限値 也特別無障礙。 而且，對於想固定輸出節點1 1 5的邏輯於高位準的情 形，如第3圖所示在邏輯閘部；i 00的後段配置串聯連接有 p通道型MOS電晶體111與n通道型M0S電晶體112而 成的反相器，若反轉上述邏輯閘部i 〇〇的輸出訊號後傳達 到後段電路的話佳。 如第5圖所示用以固定邏輯閘部〗00的輸出節點n 5 於低位準也可以。在第5圖所示的構成，串聯連接有p通 道型MOS電晶體1 1 1與n通道型M〇s電晶體丨12而成的 反相器是作爲邏輯聞部1 0 0的最終段電路而配設。配設有 藉由控制訊號1 1 6控制動作的p通道型MO S電晶體1 2 9 ’藉由此P通道型MOS電晶體129使對上述p通道型 Μ Ο S電晶體1 1 1與η通道型M〇 S電晶體1 1 2的串聯連接 電路的電源供給被遮斷。而且，爲了使η通道型Μ Ο S電 晶體1 0 3、1 3 0互補地動作，配設有串聯連接有ρ通道型 MOS電晶體127與η通道型M〇s電晶體128而成的反相 1270972 Ο) 器，控制訊號1 1 6被此反相器反轉後傳達到η通道型 MOS電晶體103的閘電極。此外，藉由與上述例子的情 形同樣的理由，上述MOS電晶體103、127、128、129、 1 3 0的臨限値設定爲比構成上述邏輯閘部1 00的電晶體的 臨限値還高。 在相關構成中，當控制訊號1 1 6爲低位準時若ρ通道 型MOS電晶體129以及η通道型MOS電晶體103被接通 的話，藉由對電路供給動作用電源以令邏輯閘部1 〇〇爲動 作狀態。相對於此，當控制訊號1 1 6爲高位準時若ρ通道 型MOS電晶體129以及η通道型MOS電晶體103被斷開 的話，藉由對電路的電源供給被遮斷，使邏輯閘部1 〇〇被 令成待機狀態。 在第6圖所示的構成中，配設有藉由控制訊號1 1 6控 制動作的Ρ通道型MOS電晶體131以及η通道型MOS電 晶體132。此ρ通道型MOS電晶體I3 1以及η通道型 MO S電晶體1 3 2的臨限値藉由與上述例子的情形同樣的 理由，設定爲比構成上述邏輯閘部1 00的電晶體的臨限値 還高。 上述Ρ通道型MOS電晶體131配設於高電位側電源 VDDI與第一電源供給端子1〇1之間，依照控制訊號116 進行對上述邏輯閘部1 0 0的電源供給的遮斷。而且，η通 道型MOS電晶體132配設於邏輯閘部100的輸出節點 1 1 5與接地GND之間，連動於對上述邏輯閘部100的電 源供給的遮斷’固定上述輸出節點1 1 5於低位準。 -15- (10) 1270972 而且，對於邏輯閘部1 00的構成元件數多的情形’可 考慮區分邏輯閘部1 00的內部電源’對應於此配設複數個 第二電源供給端子，由各個端子進行電源供給。在例如第 7圖所示的情形，邏輯閘部1 00中的低電位側電源被分成 電路塊1 4 1與結合於該電路塊1 4 1的電路塊1 4 2，依照此 構成配設有第二電源供給端子102-1、102-2。而且，對應 此端子102-1、102-2配設有η通道型MOS電晶體103-1 、103-2。藉由以控制訊號1 16使η通道型MOS電晶體 103-1、103-2被動作控制，可遮斷對電路141、142的電 源供給。此外，藉由與上述例子同樣的理由，η通道型 MOS電晶體103-1、103-2的臨限値被設定爲比構成邏輯 閘部1 0 0的電晶體的臨限値還高。 其次說明與本發明有關的邏輯電路的適用例。 在第8圖顯示有與本發明有關的邏輯電路所適用的解 碼器。 此解碼器800未特別限制，惟在被視爲半導體積體電 路的一例的半導體記憶裝置中具有解碼行位址（row address )或列位址（column address ) 的功能。解碼器 8 〇〇包含用以取入2位元構成的位址訊號用的緩衝器（ buffer) 155、156 ' 157、158，與用以解碼被取入的位址 訊號的解碼配線群1 5 9，與用以得到依照此解碼配線群 1 5 9的邏輯訊號的解碼輸出的複數個解碼邏輯1 5丨、〗5 2、 1 5 3、1 5 4。此處，此解碼邏輯1 5 1、1 5 2、1 5 3、1 5 4被視 爲本發明中的邏輯閘部的一例。 -16- (11) 1270972 上述解碼邏輯 1 5 1、1 5 2、1 5 3、1 5 4分別被令成同一 構成。例如解碼邏輯1 5 1結合有ρ通道型Μ Ο S電晶體 161、162、164、165、167 與 η 通道型 MOS 電晶體 163、 166、168 而成。令 MOS 電晶體 161、162、164、165 的 閘極寬（W)與閘極長（L)的比W/L爲3/0.16。令MOS 電晶體163、166的W/L爲2/0.16。令MOS電晶體167的 W/L 爲 2 4/0.16，令 MOS 電晶體 168 的 W/L 爲 12/0.16。 具有供給有高電位側電源VDDI的第一電源供給端子171 與供給有低電位側電源（GND )的第二電源供給端子172 、1 73 〇 對應上述第二電源供給端子172、173配設有η通道 型MOS電晶體173、174。η通道型MOS電晶體173、 174依照晶片選擇訊號CS進行對解碼邏輯151、152、 1 5 3、1 5 4的電源供給的遮斷。而且，在上述解碼邏輯1 5 1 、152 、 153 、 154 的輸出節點 161 、 162 、 163 、 164 ，配設 有連動於對上述解碼邏輯1 5 1、1 5 2、1 5 3、1 5 4的電源供 給的遮斷動作，可固定上述輸出節點161、162、ι63、 164於高位準的ρ通道型MOS電晶體181、182、ι83、 184。令此ρ通道型MOS電晶體181、182、183、U4的 W/L 爲 12/0. 16。 爲了使高電位側電源VDDI即使低也能高速動作，構 成解碼邏輯1 5 1、1 5 2、1 5 3、1 5 4的MO S電晶體其臨限値 被低低地設定。相對於此，藉由與上述例子的情形同樣的 理由，P通道型MOS電晶體181、182、183、184或11通 (12) 1270972 道型MOS電晶體173、174的臨限値被設定爲比構成解碼 邏輯151、152、153、154的MOS電晶體還大。 在第9圖顯示有與本發明有關的邏輯電路適用於時鐘 驅動器電路（c 1 〇 c k d r i v e r c i r c u i t )的情形。 第9圖所示的時鐘驅動器電路1 90並未特別限制，惟 在半導體積體電路中在各功能模組具有分配時鐘訊號的功 能，結合有複數個兩輸入邏輯閘1 9 1而成。在輸入初段的 兩輸入閘192的一方的輸入端子輸入時鐘訊號CLK，在他 方的輸入端子輸入晶片選擇訊號CS。而且，在位於其後 段的兩輸入邏輯閘輸入前段的兩輸入邏輯閘的輸出訊號以 及晶片選擇訊號。
關於上述複數個兩輸入邏輯閘1 9 1之一的構成顯示於 第1 〇圖。如第1 〇圖所示，此兩輸入邏輯閘1 9 1具有串聯 連接有P通道型MOS電晶體192與η通道型MOS電晶體 1 93而成的反相器。此反相器1 97的第一電源供給端子 198結合於高電位側電源VDDI，第二電源供給端子199 經由η通道型MOS電晶體194結合於接地GND。η通道 型MOS電晶體194根據晶片選擇訊號CS可遮斷對上述反 相器I97的電源供給。而且，在反相器197的輸出節點 1 96與高電位側電源VDDI之間配設有連動於對上述反相 器197的電源供給的遮斷動作，固定上述輸出節點196於 高位準用的ρ通道型MO S電晶體1 9 5。此處，上述反相 器1 97被視爲本發明中的邏輯閘部的一例。而且，藉由與 上述例子的情形同樣的理由，構成此反相器1 9 7的Μ Ο S (13) 1270972 電晶體192、193其臨限値被低低地設定，MOS電晶體 194、195其臨限値被設定比MOS電晶體192、193還高 。此外，令MOS電晶體192、193的W/L爲24/0.16，令 MOS電晶體194的W/L爲48/0.16，令MOS電晶體195 的 W/L 爲 1/0. 16。 其次，說明針對與本發明有關的邏輯電路適用於被視 爲半導體積體電路的一例的半導體記憶裝置中的輸出驅動 器的情形。 在第1 1圖顯示有包含半導體記憶裝置中的輸出驅動 器以及輸出緩衝器的輸出電路。 輸出驅動器42並未特別限制，惟包含輸出驅動器電 路201、202、203，與結合於上述輸出驅動器電路201、 2 02的輸出端子的阻尼器（damper)用的電阻21 1、212， 與切換自輸出緩衝器43輸出的訊號波形的上升下降特性 用的切換控制電路204。輸出驅動器201、202、203以及 切換控制電路204藉由來自晶片控制器46傳達的驅動器 活化訊號DOC活化。而且，輸出驅動器201、202、203 在被驅動器活化訊號DOC活化的狀態下根據所輸入的資 料DATA驅動輸出緩衝器43。 上述輸出緩衝器43並未特別限制，惟包含串聯連接 有P通道型MOS電晶體231與η通道型MOS電晶體232 而成的第一輸出驅動器，與串聯連接有Ρ通道型MOS電 晶體23 3與η通道型MOS電晶體234而成的第二輸出驅 動器。上述Ρ通道型MOS電晶體23 1、23 3的源電極結合 (14) 1270972 於高電位側電源VCC，上述η通道型MOS電晶體232、 2 3 4的源電極結合於接地GND。 在上述輸出驅動器42與上述輸出緩衝器43之間配置 有靜電破壞保護元件2 6。此靜電破壞保護元件2 6並未特 別限制，惟包含電阻 221、222、223、224而成。而且， 配置於訊號輸出用的銲墊（pad ) 1 7附近的靜電破壞保護 元件27包含結合於輸出緩衝器43的輸出訊號線與高電位 側電源VCC的二極體271，與結合於輸出緩衝器43的輸 出訊號線與接地GND的二極體272而成。 上述輸出驅動器電路201、202、203基本上分別如第 12圖所示，包含閘極電路241、242、243、244與p通道 型MOS電晶體245、247與η通道型MOS電晶體246、 248而成。在閘極電路241輸入資料DATA與驅動器活化 訊號D Ο C的邏輯被取得，依照該邏輯輸出使P通道型 MOS電晶體245被驅動。在闊極電路242輸入資料DATA 與驅動器活化訊號DOC的邏輯被取得，依照該邏輯輸出 使η通道型MOS電晶體246被驅動。在閘極電路243輸 入資料DATA與驅動器活化訊號DOC的邏輯被取得，依 照該邏輯輸出使P通道型MOS電晶體247被驅動。在閘 極電路244輸入資料DATA與驅動器活化訊號DOC的邏 輯被取得，依照該邏輯輸出使η通道型MOS電晶體24 8 被驅動。上述Ρ通道型MOS電晶體24 5、247的源電極結 合於高電位側電源VCC，上述η通道型MOS電晶體246 、248的源電極結合於接地GND。而且，此輸出驅動器電 (15) 1270972 路具有以MOS電晶體的開汲極（open drain)形式驅動輸 出緩衝器43用的第一輸出端子291與第二輸出端子292 。即上述p通道型M0S電晶體245與上述η通道型M0S 電晶體246的汲電極（drain electrode)經由電阻249結 合，由上述p通道型M0S電晶體245的汲電極與上述電 阻2M的連接節點，此輸出驅動器電路的第一輸出端子 291被引出。而且，上述p通道型M0S電晶體247的汲 電極與上述η通道型M0S電晶體248的汲電極經由電阻 250結合，由上述η通道型M0S電晶體248的汲電極與 上述電阻250的連接節點此輸出驅動器電路的第二輸出端 子292被引出。 上述Ρ通道型M0S電晶體245藉由驅動輸出緩衝器 43中的ρ通道型M0S電晶體23 1或23 3的閘電極成高位 準，以具有重置（reset )該ρ通道型M0S電晶體的功能 ，由此種意義稱此ρ通道型MOS電晶體245爲[p M0S重 置側電路2 8 1 ]。 上述η通道型M0S電晶體246以及電阻249藉由驅 動輸出緩衝器43中的ρ通道型M0S電晶體23 1或23 3的 閘電極成低位準，以具有重置該η通道型MO S電晶體的 功能，由此種意義稱此η通道型MOS電晶體246以及電 阻2 4 9爲[ρ Μ Ο S組側電路2 8 2 ]。 上述η通道型MOS電晶體247以及電阻25 0藉由驅 動輸出緩衝器43中的η通道型M0S電晶體23 2或234的 閘電極成高位準，以具有重置該η通道型MOS電晶體的 (16) 1270972 功能，由此種意義稱此η通道型MOS電晶體247以及電 阻2 5 0爲[n MOS組（set )側電路2 8 3 ]。 上述P通道型MOS電晶體248藉由驅動輸出緩衝器 43中的η通道型MOS電晶體232或234的閘電極成低位 準，以具有重置該η通道型MO S電晶體的功能，由此種 意義稱此η通道型MOS電晶體248爲[η MOS重置側電路 284] ° 上述電阻249、25 0具有使輸出緩衝器43的驅動延遲 的作用。因此，藉由根據驅動器活化訊號DOC分別使用 中介這種電阻的電路與不中介這種電阻的電路可切換輸出 驅動器42的驅動能力。而且，根據驅動器活化訊號DOC 在輸出緩衝器43中藉由變更參與輸出動作的MOS電晶體 的數目可變更輸出緩衝器驅動大小。例如爲了使其對應 LV-CMOS介面（interface)或LV-TTL介面如第13圖所 示，根據驅動器活化訊號DOC用以分別使用輸出驅動器 電路20 1、202、203中的p MOS重置側電路281、p MOS 組側電路282、n MOS組側電路283以及n MOS重置側電 路2 84的話佳。即爲了使其對應LV-CMOS介面藉由使用 輸出驅動器電路201中的p MOS組側電路282以及n MOS組側電路2S3與輸出驅動器電路202、203中的所有 的組側電路以及重置側電路，以高速驅動輸出緩衝器43 。在LV-CMOS介面中由第39圖可明暸，因低位準側的 雜訊界限（noise margin) 13 1與高位準側的雜訊界限132 大，故藉由高速驅動輸出緩衝器43縮小來自輸出緩衝器 -22- (17) 1270972 4 3的輸出訊號波形上升下降特性的tr/tf値，可謀求訊號 傳達時間的縮短。 相對於此，爲了使其對應LV-TTL介面使用輸出驅動 器電路2 0 1中的ρ Μ Ο S組側電路2 8 2以及η Μ Ο S組側電 路2 8 3，與輸出驅動器電路202中的p MOS重置側電路 281以及n MOS重置側電路284，其他電路不參與輸出緩 衝器43的驅動。如此藉由降低輸出緩衝器43的驅動能力 ，降低來自輸出緩衝器4 3的輸出電流，以謀求包含於輸 出波形的雜訊的降低。此乃因在LV-TTL介面中高電位側 電源VCC的位準越低低位準側的雜訊界限越小，高電位 側電源VCC的位準越高高位準側的雜訊界限越小，需要 藉由以低速驅動輸出緩衝器43抑制包含於輸出訊號的雜 訊。 在第1 4圖至第1 6圖顯示有輸出驅動器42以及輸出 緩衝器43的更詳細的構成例。 此外，在第14圖至第16圖所示的MOS電晶體的附 近顯示有對應的MOS電晶體的W/L。 如第14圖所示，切換控制電路204包含第一 DOC驅 動器262、第二DOC驅動器261以及資料驅動器263而 成。來自第一 DOC驅動器262、第二DOC驅動器261以 及資料驅動器263的輸出訊號DOC_B_C、D〇C_T —C、 DOC—B、DOC_T、DATA —B、DATA_T 傳達到如第 15 圖所 示的輸出驅動器電路201、2 02-1、202-2、203-1、203-2 。此處，第15圖中的輸出驅動器電路2〇2_1、202_2對應 (18) 1270972 第11圖中的輸出驅動器電路202，第15圖中的輸出驅動 器電路203 - 1、203 -2對應第11圖中的輸出驅動器電路 203。此輸出驅動器電路 201 ' 202-1、202-2、203-1、 203 -2的輸出訊號經由靜電破壞保護元件26傳達到第16 圖所示的輸出緩衝器43。在此輸出緩衝器43的前段以及 後段分別配置有靜電破壞保護元件27-1以及27-2。此靜 電破壞保護元件27-1以及27-2對應第1 1圖中的靜電破 壞保護元件27。因在包含於輸出緩衝器43的MOS電晶 體需要驅動外部負荷，故如閘極尺寸比（W/L )爲 10 0/0.6或20 0/0.6等與其他MOS電晶體比較，採用閘極 尺寸比大者。 如第15圖所示，在切換控制電路204或輸出驅動器 電路 201、202-1、202-2、203-1、203-2中與本發明有關 的邏輯電路被多數採用。 例如在輸出驅動器電路203 - 1中配設有可遮斷對邏輯 閘部251的電源供給的η通道型MOS電晶體254，與連 動於藉由此η通道型MOS電晶體254的電源供給的遮斷 動作，可固定上述邏輯閘部2 5 1的輸出節點2 5 5於低位準 的η通道型MOS電晶體252，與互補地使η通道型MOS 電晶體25 3、254接通用的反相器25 3。此處，藉由與上 述例子的情形同樣的理由，構成邏輯閘部25 1的MOS電 晶體其臨限値被低低地設定，形成MOS電晶體2 5 2、254 或反相器2 5 3的MO S電晶體等其臨限値被高高地設定。 在第17圖顯示有第14圖至第16圖中的輸出驅動器 -24- (19) 1270972 42以及輸出緩衝器43的主要部位的真値表。在第17圖 中分別顯示[L]爲低位準，[H]爲高位準，[HZ]爲高阻抗狀 態，X爲邏輯不定。 以上根據發明的實施形態具體地說明了由本發明者所 · 創作的發明’惟本發明並非限定於前述發明的實施形態， ， 當然在不脫離其要旨的範圍可進行種種的變更。 例如在第8圖所示的解碼器或第9圖、第1 〇圖所示 的時鐘驅動器、第1 4圖至第1 6圖所示的輸出緩衝器等中 ® ’並非限定於該裝置，與第1圖至第3圖、第5圖以及第 6圖所示的邏輯電路一樣，遮斷電源供給的電晶體或固定 輸出節點的邏輯的電晶體的導電性或其連接位置可適宜地 變形而實施。 在以上的說明主要針對適用於以由本發明者所創作的 發明爲成爲其背景的利用領域的解碼器或時鐘驅動器電路 、輸出驅動器的情形來說明，惟本發明並非限定於此，可 適用於種種的電子電路。 Φ 本發明可有條件地適用於至少包含邏輯閘部。 〔發明的效果〕 如果簡單地說明藉由在本案中所揭示的發明之中代表 的發明所獲得的功效的話’如以下所示。 ‘ 即在備用（stand-by )時等中，因藉由第一電晶體使 對邏輯閘部的電源供給被遮斷，連動於上述電源供給的遮 斷動作，藉由第二電晶體使邏輯閘部的輸出節點被固定於 -25- (20) 1270972 高位準，故抑制次臨界電流，固定邏輯閘部的輸出邏輯用 的電路可以上述第一電晶體以及上述第二電晶體構成，據 此，可謀求該電路的簡潔化。 而且，因藉由第一電晶體使對邏輯閘部的電源供給被 遮斷，連動於此電源供給的遮斷動作，藉由第二電晶體使 邏輯閘部的輸出節點被固定於低位準，故抑制次臨界電流 ，固定邏輯閘部的輸出邏輯用的電路可以上述第一電晶體 以及上述第二電晶體構成，據此，可謀求該電路的簡潔化 【圖式簡單說明】 第i圖是與本發明有關的邏輯電路的構成例電路圖。 第2圖是上述邏輯電路的其他構成例電路圖。 第3圖是上述邏輯電路的其他構成例電路圖。 第4圖是被視爲上述邏輯電路的比較對象的電路的構 成例電路圖。 弟5圖是上述邋輯電路的其他構成例電路圖。 第6圖是上述邏輯電路的其他構成例電路圖。 第7圖是上述邏輯電路的其他構成例電路圖。 第8圖是與本發明有關的邏輯電路所適用的解碼器的 構成例電路圖。 第9圖是與本發明有關的邏輯電路所適用的時鐘驅動 器的構成例電路圖。 第1 〇圖是上述時鐘驅動器中的主要部位的構成例電 -26- (21) 1270972 路圖。 第11圖是包含與本發明有關的邏輯電路所適 出驅動器以及輸出緩衝器的輸出電路的構成例電路 第1 2圖是上述輸出驅動器中的主要部位的詳 成例電路圖。 第1 3圖是上述輸出驅動器的動作例說明圖。 第1 4圖是上述輸出驅動器中的主要部位的詳 成例電路圖。 第1 5圖是上述輸出驅動器中的主要部位的詳 成例電路圖。 第1 6圖是上述輸出緩衝器及其周邊部的詳細 例電路圖。 第1 7圖是輸出驅動器以及輸出緩衝器的主要 動作說明圖。 【圖號說明】 26、27 : 靜電破壞保護元件 42 ： 輸出驅動器 43 ： 輸出緩衝器 1〇〇 : 邏輯電路 10 1: 第一電源供給端子 1〇2 : 第二電源供給端子 103、 106、 107、 110、 132、 173、 174、 194、 254 : η通道型MOS電晶體 用的輸 圖。 細的構 ’ 細的構 細的構 的構成 部位的 27- 252、 (22) 1270972 104、 105、 108、 109、 129、 131、 181〜184、 195 ： p通道型MOS電晶體 114: 輸入訊號 115： 輸出節點 116： 控制訊號 19 0: 時鐘驅動器電路
19 1: 兩輸入邏輯聞 19 2: 兩輸入閘 196 ： 輸出節點 197 ： 反相器 201、202、203: 輸出驅動器電路 2 0 4: 切換控制電路 241〜244 : 聞極電路 261 ： 第二D Ο C驅動器 262 ： 第一 D Ο C驅動器
263 ： 資料驅動器 8 0 0: 解碼器 DOC ： 驅動器活化訊號 VDDI ： 高電位側電源 CS ： 晶片選擇訊號 GND ： 接地 -28-