CN116707505B - 一种开关器件及开关放大电路 - Google Patents

Abstract

本发明实施例提出一种开关器件及开关放大电路，涉及集成电子技术领域，所述开关器件包括：PMOS管以及NMOS管；所述PMOS管的漏极与所述NMOS管的漏极连接；所述PMOS管以及NMOS管同时截止时，提升所述NMOS管的源极至所述PMOS管的源极之间的阻抗。在所述开关截止时，减少了所述开关器件的输出端至开关器件的输入端的漏电，减少了对开关放大电路输出电压的干扰，从而提高了整个信号链系统传输信号的可靠性以及准确性。

Description

一种开关器件及开关放大电路

技术领域

本发明涉及集成电子技术领域，尤其涉及一种开关器件及开关放大电路。

背景技术

在模拟集成电路设计中，信号链系统为方便信号处理，常常需要对输入的模拟量信号先进行数据采集并在输出端保持一定时间，随后再进行放大输出。为实现上述要求，通常会选择使用开关、电容以及运算放大器组成开关放大电路，通过时钟信号来控制开关的导通与截止来控制对开关放大电路的输入端接收到的模拟信号的采集以及放大输出。其中，常常选用单个的PMOS管或两个串联的PMOS管来作为控制开关电路进行采集信号或放大输出的切换开关。但随着科学技术的发展，电子产品的使用场景越来越多，对于一些需要高精度的使用场景，由于PMOS管非理想元器件，即使是两个串联的PMOS管在截止时仍会在开关两端产生一定的漏电，影响开关放大电路输出的电压精度，如何减小通过截止状态下的开关器件的漏电成为目前需要解决的问题。

发明内容

本发明主要提供了一种开关器件及开关放大电路，旨在解决如何减小通过截止状态下的开关器件的漏电的技术问题。

一方面，本发明实施例提供了一种开关器件，所述开关器件包括：PMOS管以及NMOS管；

所述PMOS管的漏极与所述NMOS管的漏极连接；

所述PMOS管以及NMOS管同时截止时，提升所述NMOS管的源极至所述PMOS管的源极之间的阻抗。

可选地，所述PMOS管以及NMOS管同时导通时，接收到的电信号通过所述PMOS管的源极流向所述NMOS管的源极。

可选地，所述PMOS管的衬底还连接预设恒压源；

所述预设恒压源，用于减小所述PMOS管的衬底与源极之间的电势差。

可选地，所述开关器件还包括：反相器；

所述反相器的输出端与所述PMOS管的栅极连接，所述反相器的输入端与所述NMOS管的栅极连接；

所述反相器，用于在接收到控制信号时，将所述控制信号信号进行反相处理，形成反相控制信号，并将所述反相控制信号传输至所述PMOS管的栅极。

另一方面，本发明实施例还提出了一种开关放大电路，所述开关放大电路包括：第一开关以及第二开关，所述第一开关以及第二开关均采用如上文所述的开关器件；

所述第一开关的输入端分别连接第一电容的第一端、运算放大器的正向输入端以及第三电容的第二端，所述第一开关的输出端分别连接所述第一电容的第二端以及所述运算放大器的反向输出端；所述第三电容的第一端分别连接第三开关的第二端以及第五开关的第一端；所述第二开关的输入端分别连接第二电容的第一端、运算放大器的反向输入端以及第四电容的第二端，所述第二开关的输出端分别连接所述第二电容的第二端以及所述运算放大器的正向输出端；所述第四电容的第一端分别连接第四开关的第二端以及第五开关的第二端；

所述第一开关的控制端以及所述第二开关的控制端连接第一时钟信号源；

所述第三开关的控制端以及所述第四开关的控制端连接第二时钟信号源；

所述第五开关的控制端连接第三时钟信号源。

可选地，所述第一开关以及所述第二开关受到所述第一时钟信号源输出的第一时钟信号信号控制的控制逻辑：

在收到所述第一时钟信号为高电平时，所述第一开关以及所述第二开关处于导通状态；

在收到所述第一时钟信号为低电平时，所述第一开关以及所述第二开关处于截止状态。

可选地，所述第三开关以及所述第四开关受到所述第二时钟信号源输出的第二时钟信号的控制的控制逻辑：

在收到所述第二时钟信号为高电平时，所述第三开关以及所述第四开关处于导通状态；

在收到所述第二时钟信号为低电平时，所述第三开关以及所述第四开关处于截止状态。

可选地，所述第五开关受到所述第三时钟信号源输出的第三时钟信号控制的控制逻辑：

在收到所述第三时钟信号为高电平时，所述第五开关处于导通状态；

在收到所述第三时钟信号为低电平时，所述第五开关处于截止状态。

可选地，所述第一电容的容值与所述第二电容的容值相等，且所述第三电容的容值与所述第四电容的容值相等。

本发明实施例提出一种开关器件及开关放大电路，所述开关器件包括：P型开关管以及N型开关管；所述P型开关管的输出端与所述N型开关管的输出端连接；所述P型开关管以及N型开关管同时截止时，提升所述N型开关管的输入端至所述P型开关管的输入端之间的阻抗。在所述开关截止时，减少了所述开关器件的输出端至开关器件的输入端的漏电，减少了对开关放大电路输出电压的干扰，从而提高了整个信号链系统传输信号的可靠性以及准确性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为本发明开关器件第一实施例的结构连接示意图；

图2为本发明开关器件的结构原理说明图；

图3为本发明开关器件第二实施例的电路连接图；

图4为本发明开关放大电路一实施例的电路连接图；

图5为控制本发明开关放大电路的三种时钟信号的时序图。

附图标号说明：

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，本发明实施例中所有方向性指示（诸如上、下、左、右、前、后……）仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当人认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

一方面，本发明提出一种开关器件，参照图1，图1为本发明开关器件第一实施例的结构图。基于图1，提出本发明开关器件的第一实施例。

在本实施例中，所述开关器件S0包括：PMOS管Qp以及NMOS管Qn；

所述PMOS管Qp的漏极D与所述NMOS管Qn的漏极D连接；

所述PMOS管Qp以及NMOS管Qn同时截止时，提升所述NMOS管Qn的源极S至所述PMOS管Qp的源极S之间的阻抗。

需要说明的是，MOS管在实际运用中，均非理想元件，在MOS管处于截止状态时，会存在一定的漏电流通过MOS管，所述漏电流较小，在一般的弱电控制系统中可忽略不计，但是在通信系统的集成电路中，由于开关器件S0需要根据时钟信号进行高频率的开关，从而产生大量热量，且在高集成度的环境下导致MOS管散热效率慢，往往会使MOS管在进行高频率反复开关的过程中到达较高温度，从而使漏电程度迅速增大，影响MOS管的输入端以及输出端的电信号参数的精度，例如电流精度、电压精度等。

易于理解的是，在具体实施中，将NMOS管Qn的以及PMOS管Qp漏极D连接起来，在PMOS管Qp导通时，外接接收的电信号由PMOS管Qp的源极S流向NMOS管Qn的漏极D，再在NMOS管Qn导通时，所述电信号再由NMOS管Qn的漏极D流向NMOS管Qn的源极S；而在PMOS管Qp与NMOS管Qn同时截止时，在NMOS管Qn的漏极D与PMOS管Qp的漏极D之间会形成巨大的、近似于断路的阻抗，以切断NMOS管Qn的漏极D与PMOS管Qp的漏极D两端的电回路。所述近似于断路的阻抗是分别由PMOS管Qp截止形成的阻抗以及NMOS管Qn截止形成的阻抗叠加而形成的，故其阻抗比单个MOS管构成的开关器件S0的截止阻抗更大，减小漏电的效果更好。

需要说明的是，PMOS管Qp处于截止时产生的阻抗与PMOS管Qp的栅极G与源极S之间的电压差存在如下关系：PMOS管Qp的栅极G与源极S之间的电压差越偏正，其截止阻抗越大；PMOS管Qp的栅极G与源极S之间的电压差越偏负，其截止阻抗越小。与之相反，NMOS管Qn处于截止时产生的阻抗与NMOS管Qn的栅极G与源极S之间的电压差存在如下关系：NMOS管Qn的栅极G与源极S之间的电压差越偏正，其截止阻抗越小；NMOS管Qn的栅极G与源极S之间的电压差越偏负，其截止阻抗越大。

易于理解的是，在具体实施中，如上文所述的PMOS管Qp与NMOS管Qn的连接结构形成的截止阻抗比两个同类型MOS管的连接结构形成的截止阻抗更大，举例说明，如图2，图2为本发明开关器件的结构原理说明图，图2上方所示的第一举例开关器件S01为一个PMOS管与一个NMOS管共漏极连接组成的一个开关器件，图2下放所示的第二举例开关器件S02为两个PMOS管共漏极连接组成的一个开关器件。

在对输入信号进行放大的情况下，在第一举例开关器件S01的PMOS管以及NMOS管同时处于截止状态时，第一举例开关器件S01的输入端电压为2.1V，第一举例开关器件S01的输出电压为3.6V，第一举例开关器件S01的PMOS管以及NMOS管的栅极G电压分别为4.5V以及0V，则此时第一举例开关器件S01的PMOS管的栅极G与源极S之间的电压差为2.4V，而第一举例开关器件S01的NMOS管的栅极G与源极S之间的电压差为-3.6V；

同样在对输入信号进行放大的情况下，在第二举例开关器件S02的两个PMOS管同时处于截止状态时，第二举例开关器件S02的输入端电压同样为2.1V，第二举例开关器件S02的输出电压同样为3.6V，第二举例开关器件S02的两个PMOS管的栅极G电压均为4.5V，此时，第二举例开关器件S02的左侧的PMOS管的栅极G与源极S之间的电压差为2.4V，第二举例开关器件S02的右侧PMOS管的栅极G与源极S之间的电压差为0.9V。

明显的，由于第一举例开关器件S01的PMOS管的接通电压情况与第二举例开关器件S02的左侧的PMOS管的接通电压情况完全相同，仅将第一举例开关器件S01的NMOS管的栅极G与源极S之间的电压差的负相关程度与第二举例开关器件S02的右侧的PMOS管的栅极G与源极S之间的电压差的正相关程度进行比较：第一举例开关器件S01的NMOS管的栅极G与源极S之间的电压差为-3.6V，第二举例开关器件S02的右侧的PMOS管的栅极G与源极S之间的电压差为0.9V，第一举例开关器件S01的NMOS管的栅极G与源极S之间的电压差的负相关程度远大于第二举例开关器件S02的右侧的PMOS管的栅极G与源极S之间的电压差的正相关程度，故第一举例开关器件S01处于截止状态时产生的阻抗远大于第二举例开关器件S02处于截止状态时产生的阻抗，既可以理解为本发明开关器件S0可以起到更好地减小开关器件截止时存在地漏电现象。

本发明实施例提出一种开关器件，所述开关器件包括：PMOS管以及NMOS管；所述PMOS管的漏极与所述NMOS管的漏极连接；所述PMOS管以及NMOS管同时截止时，提升所述NMOS管的源极至所述PMOS管的源极之间的阻抗。在所述开关截止时，减少了所述开关器件的输出端至开关器件的输入端的漏电，减少了对开关放大电路输出电压的干扰，从而提高了整个信号链系统传输信号的可靠性以及准确性。

基于上述提出的本发明开关器件的第一实施例，提出本发明开关器件的第二实施例，参考图3，图3为本发明开关器件第二实施例的电路连接图。

在本实施例中，所述PMOS管Qp以及NMOS管Qn同时导通时，接收到的电信号通过所述PMOS管Qp的源极S流向所述NMOS管Qn的源极S。

易于理解的是，在具体实施中，开关器件S0具体运用在高频率进行开关的开关放大电路中，PMOS管Qp的源极S作为开关器件S0的输入端，NMOS管Qn的源极S作为开关器件S0的输出端，故在开关器件S0处于导通状态时，即PMOS管Qp以及NMOS管Qn同时处于导通状态时，电信号通过PMOS管Qp的源极S传输至NMOS管Qn的源极S。

值得注意的是，在开关器件S0处于截止状态时，产生漏电的方向可以则与之相反，由于开关放大电路将输出端的输出信号电压进行放大，使得NMOS管Qn的源极S处的电势高于PMOS管Qp的源极S处的电势，漏电流可以由NMOS管Qn的源极S传输至PMOS管Qp的源极S。

进一步地，在本实施例中，所述PMOS管Qp的衬底B还连接预设恒压源Uref；

所述预设恒压源Uref，用于减小所述PMOS管Qp的衬底B与源极S之间的电势差。

需要说明的是，在具体实施中，预设恒压源Uref可以为开关放大电路的集成系统中内部的恒定电压值的电压源，用于提供一个固定值的参考电压，该参考电压略小于开关器件S0中PMOS管Qp截止时的栅极G与源极S之间的寄生PN结的反向电压。举例说明，若开关器件S0中PMOS管Qp截止时的栅极G与源极S之间的电压差为4.5V，此时寄生PN结的反向电压为-2.4V，则参考电压可以为3V，在PMOS管Qp的衬底B接入3V的参考电压后，所述PN结的反向电压由-2.4V变为-0.9V，减小了PMOS管Qp的源极S向衬底B方向的漏电，也可理解为减小了PMOS管Qp的源极S向接地方向的漏电。

进一步地，在本实施例中，所述开关器件S0还包括：反相器INV；

所述反相器INV的输出端与所述PMOS管Qp的栅极G连接，所述反相器INV的输入端与所述NMOS管Qn的栅极G连接；

所述反相器INV，用于在接收到控制信号时，将所述控制信号信号进行反相处理，形成反相控制信号，并将所述反相控制信号传输至所述PMOS管Qp的栅极G。

易于理解的是，在具体实施中，开关器件S0需要导通则需要PMOS管Qp以及NMOS管Qn同时进行导通，在通断的时序上，PMOS管Qp需与NMOS管Qn保持一致，可以共同使用同一个控制信号进行控制，但PMOS管Qp与NMOS管Qn的导通条件相反，则需要使PMOS管Qp的栅极G或NMOS管Qn的栅极G中的任意一个与控制信号之间设置反相器INV，改变输出值PMOS管Qp的栅极G与NMOS管Qn的栅极G的控制信号的高低电平状态，以使PMOS管Qp与NMOS管Qn同时处于导通状态或截止状态。

基于上文所述的本发明开关器件的第一实施例以及第二实施例，本发明还提出一种开关放大电路，参考图4，图4为本发明开关放大电路一实施例的电路连接图。

在本实施例中，所述开关放大电路包括：第一开关S1以及第二开关S2，所述第一开关S1以及第二开关S2均采用如上文任一所述的开关器件S0；

所述第一开关S1的输入端分别连接第一电容C1的第一端、运算放大器A的正向输入端以及第三电容C3的第二端，所述第一开关S1的输出端分别连接所述第一电容C1的第二端以及所述运算放大器A的反向输出端；所述第三电容C3的第一端分别连接第三开关S3的第二端以及第五开关S5的第一端；所述第二开关S2的输入端分别连接第二电容C2的第一端、运算放大器A的反向输入端以及第四电容C4的第二端，所述第二开关S2的输出端分别连接所述第二电容C2的第二端以及所述运算放大器A的正向输出端；所述第四电容C4的第一端分别连接第四开关S4的第二端以及第五开关S5的第二端；

所述第一开关S1的控制端以及所述第二开关S2的控制端连接第一时钟信号源U1；

所述第三开关S3的控制端以及所述第四开关S4的控制端连接第二时钟信号源U2；

所述第五开关S5的控制端连接第三时钟信号源U3。

需要说明的是，第三开关S3的第一端可以接收到外接传输的第一传输信号，第四开关S4的第一端可以接收到外接传输的第二传输信号。运算放大器A的反相输出端以及正向输入端还可以与外接的差分信号接收设备连接，所述差分信号接收设备可以为数模信号采样设备。

此外，第一时钟信号源U1可以输出第一时钟信号，控制第一开关S1以及第二开关S2进入导通状态或截止状态；第二时钟信号源U2可以输出第二时钟信号，控制第三开关S3以及第四开关S4进入导通状态或截止状态；第五时钟信号源可以输出第三时钟信号，控制第五开关S5进入导通或截止状态。

易于理解的是，在具体实施中，在第一开关S1、第二开关S2、第三开关S3、第四开关S4处于导通状态且第五开关S5处于截止状态时，整个开关放大电路处于采集模式，第三电容C3通过充电的形式采集第一传输信号，第四电容C4通过充电的形式采集第二传输信号，而第一开关S1以及第二开关S2导通使第一电容C1、第二电容C2以及运算放大器A被短路，同时所述运算放大器A无法输出信号至所述差分信号接收设备，完成了采集保存第一输入信号以及第二输入信号的功能；在第一开关S1、第二开关S2、第三开关S3、第四开关S4处于截止状态且第五开关S5处于导通状态时，整个开关放大电路处于放大模式，第三电容C3通过第一传输信号所带的电荷进行充电，使第三电容C3的第一端处于高电势，同理，第四电容C4通过第二传输信号所带的电荷进行充电，第四电容C4的第一端也处于高电势，此时第一开关S1、第二开关S2、第三开关S3以及第四开关S4从导通状态转为截止状态，第五开关S5从截止状态转为导通状态，处于高电势的第三电容C3的第一端与处于高电势第四电容C4的第一端相连，使得第三电容C3释放已存储的第一传输信号所带的电荷并传输至第一电容C1，同时第四电容C4将释放已存储的第二传输信号所带的电荷并传输至第二电容C2，在理想状态下，第一电容C1接收到的第一传输信号的电荷量等于第三电容C3释放的第一传输信号的电荷量，相应的，第二电容C2接收到的第一传输信号的电荷量等于第四电容C4释放的第二传输信号的电荷量，由于电荷守恒原理，对于存储相同电荷量的两个容值不同的电容，其容值越大时对应的电容两端的电压越小，其容值越小时对应的电容两端的电压越大，在第一电容C1的容值小于第三电容C3的容值且第二电容C2的容值小于第四电容C4的容值时，第一电容C1放电输出的第一传输信号的电压高于第三电容C3接收的第一传输信号的电压，且第二电容C2放电输出的第二传输信号的电压高于第四电容C4接收的第二传输信号的电压，即在本实施例中，开关放大电路输出的第一输出信号的电压高于开关放大电路接收的第一输入信号的电压，开关放大电路输出的第二输出信号的电压高于开关放大电路输入的第二输入信号的电压，实现放大第一输入信号的电压以及第二输入信号的电压的功能。

需要说明的是，在所述开关放大电路处于放大模式时，运算放大器A的第一反馈系数β1与第一电容C1的容值Cf1与第三电容C3的容值Cs1的关系以及运算放大器A的第二反馈系数β2与第二电容C2的容值Cf2与第四电容C4的容值Cs2的关系如下：

β1=Cf1/（Cf1+Cs1）<1；

β2=Cf2/（Cf2+Cs2）<1；

理论上，在第一开关S1以及第二开关S2截止时阻抗无穷大，则可以使运算放大器A的正向输入端以及反相输入端均进入高阻态，使得第一输入信号以及第二输入信号的差值通过第一反馈系数β1以及第二反馈系数β2精确放大至预设电压差值的第一输出信号以及第二输出信号分别传输至差分信号接收设备中。

应当理解的是，由于第一开关S1以及第二开关S2采用了如上文所述的本发明实施例开关器件的结构，使得在第一开关S1以及第二开关S2收到第一时钟信号Φ1控制而从导通状态变换为截止状态时，获得更高的阻抗，使得运算放大器A的反相输出端通过第一开关S1向运算放大器A的正向输入端方向的漏电程度更小，以及运算放大器A的正向输入端通过第二开关S2向运算放大器A的反向输出端方向的漏电程度更小，从而使差分信号接收设备能获得电压精度更高的差分信号，使得整个通信链系统的抗噪性更好、可靠性更高。

进一步地，在本实施例中，所述第一开关S1以及所述第二开关S2受到所述第一时钟信号源U1输出的第一时钟信号Φ1信号控制的控制逻辑：

在收到所述第一时钟信号Φ1为高电平时，所述第一开关S1以及所述第二开关S2处于导通状态；

在收到所述第一时钟信号Φ1为低电平时，所述第一开关S1以及所述第二开关S2处于截止状态。

需要说明的是，第一时钟信号Φ1为高低电平呈现周期性变化的方波信号。

易于理解的是，在具体实施中，第一开关S1以及第二开关S2均在接收到的第一时钟信号Φ1处于高电平时，进入导通状态；第一开关S1以及第二开关S2均在接收到的第一时钟信号Φ1处于低电平时，进入截止状态。

进一步地，在本实施例中，所述第三开关S3以及所述第四开关S4受到所述第二时钟信号源U2输出的第二时钟信号Φ2的控制的控制逻辑：

在收到所述第二时钟信号Φ2为高电平时，所述第三开关S3以及所述第四开关S4处于导通状态；

在收到所述第二时钟信号Φ2为低电平时，所述第三开关S3以及所述第四开关S4处于截止状态。

需要说明的是，第二时钟信号Φ2为高低电平呈现周期性变化的方波信号。

易于理解的是，在具体实施中，第三开关S3以及第四开关S4均在接收到的第二时钟信号Φ2处于高电平时，进入导通状态；第三开关S3以及第四开关S4均在接收到的第二时钟信号Φ2处于低电平时，进入截止状态。

进一步地，在本实施例中，所述第五开关S5受到所述第三时钟信号源U3输出的第三时钟信号Φ3控制的控制逻辑：

在收到所述第三时钟信号Φ3为高电平时，所述第五开关S5处于导通状态；

在收到所述第三时钟信号Φ3为低电平时，所述第五开关S5处于截止状态。

需要说明的是，第三时钟信号Φ3为高低电平呈现周期性变化的方波信号。

易于理解的是，在具体实施中，第五开关S5在接收到的第三时钟信号Φ3处于高电平时，进入导通状态；第五开关S5在接收到的第三时钟信号Φ3处于低电平时，进入截止状态。

进一步地，在本实施例中，在所述第一时钟信号Φ1处于高电平且所述第二时钟信号Φ2处于高电平时，所述第三时钟信号Φ3处于低电平；

在所述第三时钟信号Φ3处于高电平且所述第二时钟信号Φ2处于低电平时，所述第一时钟信号Φ1处于低电平。

易于理解的是，在具体实施中，参考图5，图5为控制本发明开关放大电路的三种时钟信号的时序图。第一时钟信号Φ1、第二时钟信号Φ2以及第三时钟信号Φ3通过如图5所示的时序，控制开关放大电路进行周期性的不断切换采样模式以及放大模式。

进一步地，在本实施例中，所述第一电容C1的容值与所述第二电容C2的容值相等，且所述第三电容C3的容值与所述第四电容C4的容值相等。

易于理解的是，在具体实施中，第一电容C1的容值需要与第二电容C2的容值相同，第三电容C3的容值需要与第四电容C4的容值相同，使得运算放大器A的第一反馈系数β1与第二反馈系数β2相同，从而可以更容易进行计算并获取差分信号接收设备需要的差分信号的电压。

以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

值得注意的是，在本发明的实际应用中，不可避免的会应用到软件程序，但申请人在此声明，该技术方案在具体实施时所应用的软件程序皆为现有技术，在本申请中，不涉及到软件程序的更改及保护，只是对为实现发明目的而设计的硬件架构的保护。

Claims (9)

1.一种开关放大电路，其特征在于，所述开关放大电路包括：第一开关以及第二开关，所述第一开关以及所述第二开关均采用包括PMOS管以及NMOS管的开关器件；

所述第一开关的输入端分别连接第一电容的第一端、运算放大器的正向输入端以及第三电容的第二端，所述第一开关的输出端分别连接所述第一电容的第二端以及所述运算放大器的反向输出端；所述第三电容的第一端分别连接第三开关的第二端以及第五开关的第一端；所述第二开关的输入端分别连接第二电容的第一端、运算放大器的反向输入端以及第四电容的第二端，所述第二开关的输出端分别连接所述第二电容的第二端以及所述运算放大器的正向输出端；所述第四电容的第一端分别连接第四开关的第二端以及第五开关的第二端；

所述第一开关的控制端以及所述第二开关的控制端连接第一时钟信号源；

所述第三开关的控制端以及所述第四开关的控制端连接第二时钟信号源；

所述第五开关的控制端连接第三时钟信号源；

所述PMOS管的漏极与所述NMOS管的漏极连接；

所述PMOS管以及NMOS管同时截止时，提升所述NMOS管的源极至所述PMOS管的源极之间的阻抗；

其中，所述第三开关的第一端用于接收外接传输的第一传输信号，所述第四开关的第一端用于接收外接传输的第二传输信号。

2.如权利要求1所述的开关放大电路，其特征在于，所述PMOS管以及NMOS管同时导通时，接收到的电信号通过所述PMOS管的源极流向所述NMOS管的源极。

3.如权利要求1所述的开关放大电路，其特征在于，所述PMOS管的衬底还连接预设恒压源；

所述预设恒压源，用于减小所述PMOS管的衬底与源极之间的电势差。

4.如权利要求1-3任一项所述的开关放大电路，其特征在于，所述开关器件还包括：反相器；

所述反相器的输出端与所述PMOS管的栅极连接，所述反相器的输入端与所述NMOS管的栅极连接；

所述反相器，用于在接收到控制信号时，将所述控制信号进行反相处理，形成反相控制信号，并将所述反相控制信号传输至所述PMOS管的栅极。

5.如权利要求1所述的开关放大电路，其特征在于，所述第一开关以及所述第二开关受到所述第一时钟信号源输出的第一时钟信号控制的控制逻辑：

在收到所述第一时钟信号为高电平时，所述第一开关以及所述第二开关处于导通状态；

在收到所述第一时钟信号为低电平时，所述第一开关以及所述第二开关处于截止状态。

6.如权利要求1所述的开关放大电路，其特征在于，所述第三开关以及所述第四开关受到所述第二时钟信号源输出的第二时钟信号控制的控制逻辑：

在收到所述第二时钟信号为高电平时，所述第三开关以及所述第四开关处于导通状态；

在收到所述第二时钟信号为低电平时，所述第三开关以及所述第四开关处于截止状态。

7.如权利要求1所述的开关放大电路，其特征在于，所述第五开关受到所述第三时钟信号源输出的第三时钟信号控制的控制逻辑：

在收到所述第三时钟信号为高电平时，所述第五开关处于导通状态；

在收到所述第三时钟信号为低电平时，所述第五开关处于截止状态。

8.如权利要求5-7任一项所述的开关放大电路，其特征在于，在所述第一时钟信号处于高电平且所述第二时钟信号处于高电平时，所述第三时钟信号处于低电平；

在所述第三时钟信号处于高电平且所述第二时钟信号处于低电平时，所述第一时钟信号处于低电平。

9.如权利要求5-7任一项所述的开关放大电路，其特征在于，所述第一电容的容值与所述第二电容的容值相等，且所述第三电容的容值与所述第四电容的容值相等。