JPS61244124A - 高速cmos出力バツフア - Google Patents
高速cmos出力バツフアInfo
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- JPS61244124A JPS61244124A JP60287599A JP28759985A JPS61244124A JP S61244124 A JPS61244124 A JP S61244124A JP 60287599 A JP60287599 A JP 60287599A JP 28759985 A JP28759985 A JP 28759985A JP S61244124 A JPS61244124 A JP S61244124A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はCMOS出力バッファに関し、特に制御された
スリューレートを有する高速CMOS出力バッファに関
する。
スリューレートを有する高速CMOS出力バッファに関
する。
〈従来の技術〉
従来技術に基づく出力バッファの出力電圧は極めて高速
な変化を行う。集積回路に於ては、CMOS出力バッフ
ァの出力電圧(dvo/dt)の変化率が高いために、
電源に大きな電流サージを生じさせ、二つの信号線の結
合により一方の信号線から他方の信号線へのエネルギの
伝達によるクロストーク、リンギングその他の好ましく
ない現象が発生する場合がおる。このような傾向は、特
に、例えば100本以上の出力ピンを有する多数ピンパ
ッケージに於て顕著な問題となる。
な変化を行う。集積回路に於ては、CMOS出力バッフ
ァの出力電圧(dvo/dt)の変化率が高いために、
電源に大きな電流サージを生じさせ、二つの信号線の結
合により一方の信号線から他方の信号線へのエネルギの
伝達によるクロストーク、リンギングその他の好ましく
ない現象が発生する場合がおる。このような傾向は、特
に、例えば100本以上の出力ピンを有する多数ピンパ
ッケージに於て顕著な問題となる。
第1図は、インバータ1.2を有する従来形式のCMO
S出力バッファ回路を示す。入力電圧信号がインバータ
1に接続された入力リードViに供給される。インバー
タ1の出力信号はインバータ2のトランジスタQ1、G
2のゲートG1、G2に供給される。トランジスタQ1
はPチャンネルエンハンスメントモードトランジスタで
あって、トランジスタQ2はNチャンネルエンハンスメ
ントモードトランジスタである。トランジスタQ1(1
行余白) のソースS1は電源電圧VDDに接続されている。
S出力バッファ回路を示す。入力電圧信号がインバータ
1に接続された入力リードViに供給される。インバー
タ1の出力信号はインバータ2のトランジスタQ1、G
2のゲートG1、G2に供給される。トランジスタQ1
はPチャンネルエンハンスメントモードトランジスタで
あって、トランジスタQ2はNチャンネルエンハンスメ
ントモードトランジスタである。トランジスタQ1(1
行余白) のソースS1は電源電圧VDDに接続されている。
トランジスタQ1のドレーンD1はトランジスタQ2の
ドレーンD2に接続され、これら両者がインバータ2の
出力ノード■。に接続されている。
ドレーンD2に接続され、これら両者がインバータ2の
出力ノード■。に接続されている。
トランジスタQ2のソースS2は、接地電圧VSSに接
続されている。第1図に於てVoとグラウンドとの間に
図式的に示されているコンデンサCは負荷コンデンサを
表わす。
続されている。第1図に於てVoとグラウンドとの間に
図式的に示されているコンデンサCは負荷コンデンサを
表わす。
第2a図及び第2b図は、第1図の出力バッファに於け
る典型的な入力及び出力電圧曲線を表わす。第2C図に
示された電流■、は、負荷コンデンサCに供給される電
流を示す。V′oが上昇中には、過渡的な電流サージの
区間がある。このスイッチング時間の間に、Pチャンネ
ルトランジスタQ1のチャンネル抵抗に於て電力が放出
され、負荷コンデンサCにエネルギが供給される。同様
に、電圧V。が下降中には、同じく過渡的な電流サージ
の発生する区間がある。この区間にあっては、負荷トラ
ンジスタCに蓄えられたエネルギが、Nチャンネルトラ
ンジスタG2のチャンネル抵抗により放出される。負荷
コンデンサCの静電容量が増大すると、立上がり時間及
び立下がり時間が増大し、過渡的な電流のピーク値A、
Bが絶対的に増大する。
る典型的な入力及び出力電圧曲線を表わす。第2C図に
示された電流■、は、負荷コンデンサCに供給される電
流を示す。V′oが上昇中には、過渡的な電流サージの
区間がある。このスイッチング時間の間に、Pチャンネ
ルトランジスタQ1のチャンネル抵抗に於て電力が放出
され、負荷コンデンサCにエネルギが供給される。同様
に、電圧V。が下降中には、同じく過渡的な電流サージ
の発生する区間がある。この区間にあっては、負荷トラ
ンジスタCに蓄えられたエネルギが、Nチャンネルトラ
ンジスタG2のチャンネル抵抗により放出される。負荷
コンデンサCの静電容量が増大すると、立上がり時間及
び立下がり時間が増大し、過渡的な電流のピーク値A、
Bが絶対的に増大する。
上記したように、このような過渡的な電流サージは好ま
しくない。出力電圧の時間変化率dv。
しくない。出力電圧の時間変化率dv。
/dtを減少させるために、従来形式の負帰還技術が種
々試みられたが、このような方法による場合には、好ま
しくない時間遅れが発生する。云うまでもなく、インバ
ータ2のトランジスタQ1、G2の寸法を小さくすれば
過渡電流を小さくすることができるが、DC駆動電力を
受容できないレベルに低下させる。
々試みられたが、このような方法による場合には、好ま
しくない時間遅れが発生する。云うまでもなく、インバ
ータ2のトランジスタQ1、G2の寸法を小さくすれば
過渡電流を小さくすることができるが、DC駆動電力を
受容できないレベルに低下させる。
〈発明が解決しようとする問題点〉
このような従来技術の欠点に鑑み、本発明の主な目的は
、スイッチング時の過渡的電流サージを大幅に減少させ
、しかもバッファのDC出力駆動電力を減少させること
のない高速CMO8出力バッファを提供することにある
。
、スイッチング時の過渡的電流サージを大幅に減少させ
、しかもバッファのDC出力駆動電力を減少させること
のない高速CMO8出力バッファを提供することにある
。
〈問題点を解決するための手段〉
本発明によれば、共通な出力リードを有する第1及び第
2のCMOS出力インバータを有する高速CMOS出力
バッファが提供される。成る実施例に於ては、第1のC
MOS出力インバータが、第1のスイッチング閾電圧値
を有する第1の制御インバータにより制御される。第2
のCMOS出力インバータは、Pチャンネルエンハンス
メントモードトランジスタとNチャンネルエンハンスメ
ントモードトランジスタとを有し、これら両トランジス
タのゲートが個別に制御される。Pチャンネルエンハン
スメントモードトランジスタのゲートは、第1のスイッ
チング閾電圧値よりも高い第2のスイッチング閾電圧値
を有する第2の制御インバータにより制御される。Nチ
ャンネルエンハンスメントモードトランジスタのゲート
は、第1のスイッチング閾電圧値よりも低い第3のスイ
ッチング閾電圧値を有する第3の制御インバータにより
制御される。
2のCMOS出力インバータを有する高速CMOS出力
バッファが提供される。成る実施例に於ては、第1のC
MOS出力インバータが、第1のスイッチング閾電圧値
を有する第1の制御インバータにより制御される。第2
のCMOS出力インバータは、Pチャンネルエンハンス
メントモードトランジスタとNチャンネルエンハンスメ
ントモードトランジスタとを有し、これら両トランジス
タのゲートが個別に制御される。Pチャンネルエンハン
スメントモードトランジスタのゲートは、第1のスイッ
チング閾電圧値よりも高い第2のスイッチング閾電圧値
を有する第2の制御インバータにより制御される。Nチ
ャンネルエンハンスメントモードトランジスタのゲート
は、第1のスイッチング閾電圧値よりも低い第3のスイ
ッチング閾電圧値を有する第3の制御インバータにより
制御される。
上記した3つの制御インバータに同一の立上がり電圧信
号を加えた場合、第3の制御インバータが最初にローと
なり、Nチャンネルトランジスタをオフざける。次に第
1の制御インバータがローとなり、第1の出力インバー
タの出力信号をハイにし、負荷コンデンサにエネルギが
蓄積されるに伴い電流IOの第1、の過渡的サージ電流
を発生させる。最後に、第2の制御インバータがローと
なり、Pチャンネルトランジスタをオンさせ、負荷コン
デンサにエネルギが蓄積されるに伴い電流I0の第2の
サージ電流を発生させる。第1及び第2の出力インバー
タのスイッチングにより発生するサージ電流は、同等の
DC駆動電力を有する単一のCMOS出力バッファをス
イッチングさせることにより発生するサージ電流よりも
小さい。
号を加えた場合、第3の制御インバータが最初にローと
なり、Nチャンネルトランジスタをオフざける。次に第
1の制御インバータがローとなり、第1の出力インバー
タの出力信号をハイにし、負荷コンデンサにエネルギが
蓄積されるに伴い電流IOの第1、の過渡的サージ電流
を発生させる。最後に、第2の制御インバータがローと
なり、Pチャンネルトランジスタをオンさせ、負荷コン
デンサにエネルギが蓄積されるに伴い電流I0の第2の
サージ電流を発生させる。第1及び第2の出力インバー
タのスイッチングにより発生するサージ電流は、同等の
DC駆動電力を有する単一のCMOS出力バッファをス
イッチングさせることにより発生するサージ電流よりも
小さい。
同様に、上記した三つの制御インバータに同一の立下が
り信号を加えた場合、第2の制御インバータが最初にハ
イとなり、Pチャンネルトランジスタをオフさせる。次
に、第1の制御インバータがハイとなり、第1の出力イ
ンバータの出力信号をローにすると共に、負荷コンデン
サが部分的に(1行余白) 放電するに伴いInに第3のサージ電流を発生させる。
り信号を加えた場合、第2の制御インバータが最初にハ
イとなり、Pチャンネルトランジスタをオフさせる。次
に、第1の制御インバータがハイとなり、第1の出力イ
ンバータの出力信号をローにすると共に、負荷コンデン
サが部分的に(1行余白) 放電するに伴いInに第3のサージ電流を発生させる。
最後に、第3の制御インバータがハイとなり、Nチャン
ネルトランジスタをオンさせ、負荷トランジスタが更に
放電するに伴い第4の電流サージをI、に発生させる。
ネルトランジスタをオンさせ、負荷トランジスタが更に
放電するに伴い第4の電流サージをI、に発生させる。
この場合も、第1及び第2の出力インバータのスイッチ
ングにより発生するサージ電流は、同等の駆動電力を有
する単一のCMOS出力バッファのスイッチングにより
発生するサージ電流よりも小ざい。
ングにより発生するサージ電流は、同等の駆動電力を有
する単一のCMOS出力バッファのスイッチングにより
発生するサージ電流よりも小ざい。
〈実施例〉
第3a図、第3b図及び第3C図は、以下の仮定に基づ
き、第1図に示された公知技術に基づく出力バッフ1回
路の入力電圧波形■i、出力電圧波形Vo及び電流波形
■Dを示す。
き、第1図に示された公知技術に基づく出力バッフ1回
路の入力電圧波形■i、出力電圧波形Vo及び電流波形
■Dを示す。
(1)トランジスタQ1が、並列接続された11個のト
ランジスタを有し、各トランジスタのチャンネル幅が6
6μであって、従ってQlのチャンネル幅が11X66
μであって、更にQlのチャンネル長さが3μである。
ランジスタを有し、各トランジスタのチャンネル幅が6
6μであって、従ってQlのチャンネル幅が11X66
μであって、更にQlのチャンネル長さが3μである。
(2)トランジスタQ2が、並列接続された8個のトラ
ンジスタを有し、各トランジスタのチャンネル幅が58
μであるため、Q2のチャンネル幅が8×58μであっ
て、Q2のチャンネル長さが2.5μである。
ンジスタを有し、各トランジスタのチャンネル幅が58
μであるため、Q2のチャンネル幅が8×58μであっ
て、Q2のチャンネル長さが2.5μである。
(3) VDo=5V
(4)負荷コンデンサの容量が20pF。
このような仮定の下に、立上がり時間t、が約5ns
(第3b図を見よ)であって、■、に於ける対応する電
流サージのピーク値が約25mA(第3C図を児よ)で
あった。立下がり時間1fは約2.6nsであって、I
Oに於ける対応するサージ電流のピーク値が35mAで
あった。
(第3b図を見よ)であって、■、に於ける対応する電
流サージのピーク値が約25mA(第3C図を児よ)で
あった。立下がり時間1fは約2.6nsであって、I
Oに於ける対応するサージ電流のピーク値が35mAで
あった。
第4図は、第1図に示されたCMOSバッファ回路と同
一の出力駆動電力を有する本発明に基づ<CMOS出力
バッファの一実施例を示し、この実施例に於ては、Pチ
ャンネルトランジスタQ1及びNチャンネルトランジス
タQ2が仮定(1)及び(2)を満足する。
一の出力駆動電力を有する本発明に基づ<CMOS出力
バッファの一実施例を示し、この実施例に於ては、Pチ
ャンネルトランジスタQ1及びNチャンネルトランジス
タQ2が仮定(1)及び(2)を満足する。
第4図に示されたCMOS出力バッファ回路に於て、イ
ンバータA、Bが互いに並列に接続されている。インバ
ータAは、Pチャンネルエンハンスメントモードトラン
ジスタQ1A及びNチャンネルエンハンスメントモード
トランジスタQ2Aを有する。トランジスタQ1Aのチ
ャンネル長は5×66μであって、そのチャンネル長さ
は3μである。トランジスタQ2Aは、2X58μのチ
ャンネル幅及び2.5μのチャンネル長さを有する。イ
ンバータBは、Pチャンネルエンハンスメントモードト
ランジスタQIBとNチャンネルエンハンスメントモー
ドトランジスタ02Bを有する。トランジスタQ1Bは
6X66μのチャンネル幅と3μのチャンネル長さとを
有する。トランジスタ02Bは6×58μのチャンネル
幅を有し、2.5μのチャンネル長さを有する。トラン
ジスタQ1A、Q2A、Q1B、Q2Bのドレーンはす
べて出力ノードV。に接続されている。従って、上記し
たチャンネル寸法によれば、第4図に示されたように接
続されたインバータA、Bは、上記条件(1)及び(2
)を満足するインバータ1と同等のDC駆動電力を有す
ることとなる。トランジスタQIA、QIBのソースは
、本実施例の場合5Vである正の電源VDOに接続され
ており、トランジスタQ2A、Q2Bのソースはグラウ
ンドに接続されている。
ンバータA、Bが互いに並列に接続されている。インバ
ータAは、Pチャンネルエンハンスメントモードトラン
ジスタQ1A及びNチャンネルエンハンスメントモード
トランジスタQ2Aを有する。トランジスタQ1Aのチ
ャンネル長は5×66μであって、そのチャンネル長さ
は3μである。トランジスタQ2Aは、2X58μのチ
ャンネル幅及び2.5μのチャンネル長さを有する。イ
ンバータBは、Pチャンネルエンハンスメントモードト
ランジスタQIBとNチャンネルエンハンスメントモー
ドトランジスタ02Bを有する。トランジスタQ1Bは
6X66μのチャンネル幅と3μのチャンネル長さとを
有する。トランジスタ02Bは6×58μのチャンネル
幅を有し、2.5μのチャンネル長さを有する。トラン
ジスタQ1A、Q2A、Q1B、Q2Bのドレーンはす
べて出力ノードV。に接続されている。従って、上記し
たチャンネル寸法によれば、第4図に示されたように接
続されたインバータA、Bは、上記条件(1)及び(2
)を満足するインバータ1と同等のDC駆動電力を有す
ることとなる。トランジスタQIA、QIBのソースは
、本実施例の場合5Vである正の電源VDOに接続され
ており、トランジスタQ2A、Q2Bのソースはグラウ
ンドに接続されている。
入力電圧信号Viが、5Vの電源VDDに対して約2.
5vの第1の閾電圧値VSEを有するCMOSインバー
タEを介してトランジスタQ1A、Q2Aのゲートに供
給される。本実施例に於て用いられているCMOSイン
バータのスイッチング閾電圧値とは、該インバータ内の
Nチャンネルトランジスタ及びPチャンネルトランジス
タの両者が飽和するようなインバータの入力電圧を意味
する。
5vの第1の閾電圧値VSEを有するCMOSインバー
タEを介してトランジスタQ1A、Q2Aのゲートに供
給される。本実施例に於て用いられているCMOSイン
バータのスイッチング閾電圧値とは、該インバータ内の
Nチャンネルトランジスタ及びPチャンネルトランジス
タの両者が飽和するようなインバータの入力電圧を意味
する。
Bolt著”Electronic C1rcuits
Digital and Anal。
Digital and Anal。
g” John Wi Iey & 5ons(197
8)の第239頁の第8図〜第15図に示されているC
MOSインバータの電圧伝達特性に於ては、入力電圧が
0.5VODの時雨トランジスタが飽和する。インバー
タAは約2.5Vのスイッチング閾電圧値を有する。イ
ンバータA、Bの出力電圧信号は出力ノードV。
8)の第239頁の第8図〜第15図に示されているC
MOSインバータの電圧伝達特性に於ては、入力電圧が
0.5VODの時雨トランジスタが飽和する。インバー
タAは約2.5Vのスイッチング閾電圧値を有する。イ
ンバータA、Bの出力電圧信号は出力ノードV。
に現われる。
インバータBのNチャンネルエンハンスメントモードト
ランジスタQ2Bのゲートは、インバータDの出力信号
により制御される。同様に、インバータBのPチャンネ
ルエンハンスメントモードトランジスタQIBのゲート
は、インバータCの出力信号により制御される。
ランジスタQ2Bのゲートは、インバータDの出力信号
により制御される。同様に、インバータBのPチャンネ
ルエンハンスメントモードトランジスタQIBのゲート
は、インバータCの出力信号により制御される。
インバータDは、インバータA、Eのスイッチング閾電
圧値よりも低い1.1Vのスイッチング閾電圧値を有す
るように設計されとている。インバータDは、Pチャン
ネルエンハンスメントモードトランジスタQIDとNチ
ャンネルエンハンスメントモードトランジスタQ2Dを
有する。インバータDのスイッチング閾電圧値を低くす
るために、Nチャンネルエンハンスメントモードトラン
ジスタQ2Dのゲート幅が、Pチャンネルエンハンスメ
ントモードトランジスタQIDのゲート幅よりも大きく
されている。例えば、成る実施例に於ては、トランジス
タQ1Dのゲート幅が9μ(そしてそのゲート長さが2
.5μ)であって、トランジスタQ2Dのゲート幅が7
8μくそしてそのゲート長さが2μ)であり、これらの
トランジスタを用いたインバータDが1.1■のスイッ
チング閾電圧値を有することとなった。
圧値よりも低い1.1Vのスイッチング閾電圧値を有す
るように設計されとている。インバータDは、Pチャン
ネルエンハンスメントモードトランジスタQIDとNチ
ャンネルエンハンスメントモードトランジスタQ2Dを
有する。インバータDのスイッチング閾電圧値を低くす
るために、Nチャンネルエンハンスメントモードトラン
ジスタQ2Dのゲート幅が、Pチャンネルエンハンスメ
ントモードトランジスタQIDのゲート幅よりも大きく
されている。例えば、成る実施例に於ては、トランジス
タQ1Dのゲート幅が9μ(そしてそのゲート長さが2
.5μ)であって、トランジスタQ2Dのゲート幅が7
8μくそしてそのゲート長さが2μ)であり、これらの
トランジスタを用いたインバータDが1.1■のスイッ
チング閾電圧値を有することとなった。
トランジスタ01Bのゲートを制御するインバータCは
、トランジスタQ1C,Q2Cを有する。
、トランジスタQ1C,Q2Cを有する。
インバータCは、そのスイッチング閾電圧値が、インバ
ータE、Aのスイッチング閾電圧値よりも高くなるよう
に設計されている。これは、Pチャンネルエンハンスメ
ントモードトランジスタQ1Cのゲート幅を、Nチャン
ネルエンハンスメントモードトランジスタ02Cのゲー
ト幅よりも大きくすることにより達成される。例えば、
成る実施例に於ては、トランジスタQICのゲート幅が
78μ(そしてそのゲート長さが2.5μ)であって、
トランジスタQ2Cのゲート幅が6μ(そしてそのゲー
ト長さが2μ)であって、これら両トランジスタにより
形成されたインバータCが、電源電圧VDDが5vの場
合に3.7Vのスイッチング閾電圧値を有することとな
った。
ータE、Aのスイッチング閾電圧値よりも高くなるよう
に設計されている。これは、Pチャンネルエンハンスメ
ントモードトランジスタQ1Cのゲート幅を、Nチャン
ネルエンハンスメントモードトランジスタ02Cのゲー
ト幅よりも大きくすることにより達成される。例えば、
成る実施例に於ては、トランジスタQICのゲート幅が
78μ(そしてそのゲート長さが2.5μ)であって、
トランジスタQ2Cのゲート幅が6μ(そしてそのゲー
ト長さが2μ)であって、これら両トランジスタにより
形成されたインバータCが、電源電圧VDDが5vの場
合に3.7Vのスイッチング閾電圧値を有することとな
った。
次に第4図に示されたCMO3出力バッファの作動の要
領について説明する。
領について説明する。
先ず、入力電圧Viが、OVであって、トランジスタQ
2A、Q2Bがオンであって、トランジスタQ1A、0
1Bがオフであることから出力電圧V。がOVであって
、更に第4図に示された負荷コンデンサCの容量が20
pFであると仮定する。更に、入力電圧信号Viが第3
a図に示された曲線に沿って変化するものと仮定する。
2A、Q2Bがオンであって、トランジスタQ1A、0
1Bがオフであることから出力電圧V。がOVであって
、更に第4図に示された負荷コンデンサCの容量が20
pFであると仮定する。更に、入力電圧信号Viが第3
a図に示された曲線に沿って変化するものと仮定する。
インバータE、CSDに加えられる電圧Viが上昇する
に伴い、インバータDが1.1■という最も低いスイッ
チング閾電圧値を有することから、先ずインバータDの
出力信号がローとなる。これにより、インバータDのト
ランジスタ02Bのゲートの電圧が降下し、トランジス
タQ2Bをオフさせる。次に、電圧v1が2.5vに達
するまで増大し続けるとインバータEがローとなり、ト
ランジスタQ1A、Q2Aのゲートに加わる電圧を降下
させ、その結果トランジスタQ1Aをオンさせると共に
トランジスタQ2Aをオフさせる。トランジスタQIA
を通過する過渡的なサージ電流は負荷コンデンサCを充
電し、第5b図に示されたIDとして第1のサージ電流
を発生させる。このサージ電流のピーク値は、約13m
Aである。
に伴い、インバータDが1.1■という最も低いスイッ
チング閾電圧値を有することから、先ずインバータDの
出力信号がローとなる。これにより、インバータDのト
ランジスタ02Bのゲートの電圧が降下し、トランジス
タQ2Bをオフさせる。次に、電圧v1が2.5vに達
するまで増大し続けるとインバータEがローとなり、ト
ランジスタQ1A、Q2Aのゲートに加わる電圧を降下
させ、その結果トランジスタQ1Aをオンさせると共に
トランジスタQ2Aをオフさせる。トランジスタQIA
を通過する過渡的なサージ電流は負荷コンデンサCを充
電し、第5b図に示されたIDとして第1のサージ電流
を発生させる。このサージ電流のピーク値は、約13m
Aである。
このピーク電流値の絶対値は、第3C図に示されたピー
クサージ電流の絶対値の約半分である。このように過渡
的なサージ電流のピーク値が小さくなるのは、トランジ
スタQ1Aの寸法が、第3b図及び第3C図について前
記したトランジスタQ1、Q2の寸法よりも小さいこと
によるものである。
クサージ電流の絶対値の約半分である。このように過渡
的なサージ電流のピーク値が小さくなるのは、トランジ
スタQ1Aの寸法が、第3b図及び第3C図について前
記したトランジスタQ1、Q2の寸法よりも小さいこと
によるものである。
電圧Viが継続して上昇し3.7vに達すると、インバ
ータCがローとなり、Pチャンネルエンハンスメントモ
ードトランジスタQIBのゲートに加えられた電圧が下
がり、トランジスタQ1Bがオンとなる。トランジスタ
01Bがオンとなると、■、′に於て第2の過渡的サー
ジ電流、即ちトランジスタQ1Bを通過するサージ電流
が発生し、この電流が継続して負荷コンデンサCを充電
し続ける。第2のサージ電流は、第5b図に示され、て
いるように約Bns持続し、そのピーク値が約3mAで
ある。出力電圧■oを表わす曲線が第5a図に示されて
いる。第3b図に示された回路の立上がり時間が5ns
であったのに対し、出力電圧信号V。の立上がり時間は
約6,2nsである。
ータCがローとなり、Pチャンネルエンハンスメントモ
ードトランジスタQIBのゲートに加えられた電圧が下
がり、トランジスタQ1Bがオンとなる。トランジスタ
01Bがオンとなると、■、′に於て第2の過渡的サー
ジ電流、即ちトランジスタQ1Bを通過するサージ電流
が発生し、この電流が継続して負荷コンデンサCを充電
し続ける。第2のサージ電流は、第5b図に示され、て
いるように約Bns持続し、そのピーク値が約3mAで
ある。出力電圧■oを表わす曲線が第5a図に示されて
いる。第3b図に示された回路の立上がり時間が5ns
であったのに対し、出力電圧信号V。の立上がり時間は
約6,2nsである。
第3a図に示されたように電圧信号Viが降下し始める
と、最も高いスイッチング閾電圧値(3゜7V)を有す
るインバータCが最初に切替わり、インバータBのトラ
ンジスタ01Bのゲートに加えられた電圧が上昇し、ト
ランジスタQIBをオフにする。電圧信号Viが継続し
て降下し2.5Vに達すると、インバータEが切替わり
、トランジスタQIA、Q2Aのゲートに加えられた電
圧が上昇し、トランジスタQ2Aをオンさせると共にト
ランジスタQ1Aをオフさせる。トランジスタQ2Aが
オンとなることにより、第5b図に示されているように
約12mAのピーク値を有するサージ電流がI、に発生
する。このサージ電流は、負荷トランジスタCに蓄積さ
れたエネルギがインバータAのNチャンネルエンハンス
メントモードトランジスタQ2Aのチャンネル抵抗によ
り放出されるに伴い電力を放出する。入力電圧Viが1
゜1vに下がると、インバータDが切替わり、トランジ
スタ02Bのゲートに加えられた電圧が上昇し、02B
をオンさせ、その結果、第4のサージ電流がIDに於て
発生する。このサージ電流は、第5b図に示されている
ように約6mAのピーク値を有する。このサージ電流は
、負荷コンデンサCに残存するエネルギがインバータB
のNチャンネルエンハンスメントモードトランジスタ0
2Bの抵抗により放電するに伴い電力を放出する。
と、最も高いスイッチング閾電圧値(3゜7V)を有す
るインバータCが最初に切替わり、インバータBのトラ
ンジスタ01Bのゲートに加えられた電圧が上昇し、ト
ランジスタQIBをオフにする。電圧信号Viが継続し
て降下し2.5Vに達すると、インバータEが切替わり
、トランジスタQIA、Q2Aのゲートに加えられた電
圧が上昇し、トランジスタQ2Aをオンさせると共にト
ランジスタQ1Aをオフさせる。トランジスタQ2Aが
オンとなることにより、第5b図に示されているように
約12mAのピーク値を有するサージ電流がI、に発生
する。このサージ電流は、負荷トランジスタCに蓄積さ
れたエネルギがインバータAのNチャンネルエンハンス
メントモードトランジスタQ2Aのチャンネル抵抗によ
り放出されるに伴い電力を放出する。入力電圧Viが1
゜1vに下がると、インバータDが切替わり、トランジ
スタ02Bのゲートに加えられた電圧が上昇し、02B
をオンさせ、その結果、第4のサージ電流がIDに於て
発生する。このサージ電流は、第5b図に示されている
ように約6mAのピーク値を有する。このサージ電流は
、負荷コンデンサCに残存するエネルギがインバータB
のNチャンネルエンハンスメントモードトランジスタ0
2Bの抵抗により放電するに伴い電力を放出する。
以上本発明の好適実施例を、特定の遅れ時間、スリュー
レート及びDC駆動電力を有するものについて説明した
が、第4図に示されたトランジスタの寸法を制御するこ
とにより他の実施例を得ることができる。トランジスタ
の寸法は、集積回路のための金属マスクの形成の際に制
御するとかできる。云わば、バッファが金属マスクによ
りプログラムされる。これは、チップ全体の設計が完了
した後に行うことができる。一般に、最も小さい(1行
余白) dvo/dtが、回路内の各出力バッファに対するシス
テムの要求に従ってプログラムされることとなる。
レート及びDC駆動電力を有するものについて説明した
が、第4図に示されたトランジスタの寸法を制御するこ
とにより他の実施例を得ることができる。トランジスタ
の寸法は、集積回路のための金属マスクの形成の際に制
御するとかできる。云わば、バッファが金属マスクによ
りプログラムされる。これは、チップ全体の設計が完了
した後に行うことができる。一般に、最も小さい(1行
余白) dvo/dtが、回路内の各出力バッファに対するシス
テムの要求に従ってプログラムされることとなる。
第6図は、本発明に基づくCMOS出力バッファの3状
態素子としての実施例を示す。第6図に示された部分で
あって第4図に示されたものに対応するものには同一の
符号を付した。インバータE1、E2は、インバータE
と同一である。第6図の3状態CMO3出力バッファの
制御ロジック10は、入力’) t’EN (イネ7
/L/) 及ヒVBH。
態素子としての実施例を示す。第6図に示された部分で
あって第4図に示されたものに対応するものには同一の
符号を付した。インバータE1、E2は、インバータE
と同一である。第6図の3状態CMO3出力バッファの
制御ロジック10は、入力’) t’EN (イネ7
/L/) 及ヒVBH。
インバータE3及びE4、NORゲートN0R−1、及
びNANDゲートNAND−1を有する。
びNANDゲートNAND−1を有する。
リードENに加えられた入力信号は、NORゲートN0
R−1に供給され、その補数ENがインバータE3を介
してNANDゲートNAND−1に供給される。入力電
圧信号Viが、入力リードVINに供給され、その補数
ViがインバータE4を介り、てNORゲートNORゲ
ートN0R−1及びNANDゲートNAND−1に供給
される。
R−1に供給され、その補数ENがインバータE3を介
してNANDゲートNAND−1に供給される。入力電
圧信号Viが、入力リードVINに供給され、その補数
ViがインバータE4を介り、てNORゲートNORゲ
ートN0R−1及びNANDゲートNAND−1に供給
される。
第7図は、制御ロジック10の真理値表を示す。
イネーブル信号ENがハイ(論理1)である場合、NO
RゲートN0R−1の出力信号は論理Oであって、NA
NDゲートNAND−1の出力信号が論理1となり、こ
れは入力電圧信号Viの状態に依存しない。NORゲー
トN0R−1からの論理O出力信号はインバータE1、
Cにより反転され、論理1信号がPチャンネルエンハン
スメントモードトランジスタQ1Aのゲート及びPチャ
ンネルエンハンスメントモードトランジスタQIBのゲ
ートに加えられ、トランジスタQIA、01Bがオフと
なる。NANDゲートNAND−1からの論理1出力信
号は、インバータE2、Dにより反転され、論理O信号
がNチャンネルエンハンスメントモードトランジスタQ
2Aのゲート及びNチャンネルエンハンスメントモード
トランジスタ02Bのゲートに加えられ、トランジスタ
Q2A102Bをオフとする。このようにして、イネー
ブル信号ENがハイ(論理1)である場合、インバータ
A、Bのすべてのトランジスタがオフとなる。
RゲートN0R−1の出力信号は論理Oであって、NA
NDゲートNAND−1の出力信号が論理1となり、こ
れは入力電圧信号Viの状態に依存しない。NORゲー
トN0R−1からの論理O出力信号はインバータE1、
Cにより反転され、論理1信号がPチャンネルエンハン
スメントモードトランジスタQ1Aのゲート及びPチャ
ンネルエンハンスメントモードトランジスタQIBのゲ
ートに加えられ、トランジスタQIA、01Bがオフと
なる。NANDゲートNAND−1からの論理1出力信
号は、インバータE2、Dにより反転され、論理O信号
がNチャンネルエンハンスメントモードトランジスタQ
2Aのゲート及びNチャンネルエンハンスメントモード
トランジスタ02Bのゲートに加えられ、トランジスタ
Q2A102Bをオフとする。このようにして、イネー
ブル信号ENがハイ(論理1)である場合、インバータ
A、Bのすべてのトランジスタがオフとなる。
イネーブル信号ENがロー(論理O)である場合、NO
RゲートN0R−1の出力信号及びNANDゲートNA
ND−1の出力信号がViに追随し、回路が、第4図に
ついて前記したようにして作動する。
RゲートN0R−1の出力信号及びNANDゲートNA
ND−1の出力信号がViに追随し、回路が、第4図に
ついて前記したようにして作動する。
以上本発明の好適実施例について説明したが、これは本
発明を何等限定するものでなく、当業者であれば種々の
変形変更を加えて本発明を実施することができる。
発明を何等限定するものでなく、当業者であれば種々の
変形変更を加えて本発明を実施することができる。
第1図は公知技術に基づ<CMOS出力バッフ7を示す
回路図である。 第2a図は第1図のバッファの入力電圧信号を表わすグ
ラフである。 第2b図は第1図のバッファの出力電圧曲線を、第2a
図の入力電圧曲線に対応して表わすグラフである。 第2C図はサージ電流IOを、第2a図及び第2b図に
示されたグラフに対応して表わすグラフである。 第3a図、第3b図及び第3C図は、第1図に示された
回路の特定の回路要素の組合わせに対する入力電圧、出
力電圧及びサージ電流の変化を示すグラフでおる。 第4図は本発明に基づ〈実施例を示す回路図である。 第5a図、第5b図及び第5C図は、第4図に示された
回路の特定の回路要素の組合わせに対する入力電圧、出
力電圧及びサージ電流の変化を示すグラフであって、第
5C図は第3A図と異なるところがない。 第6図は本発明に基づく3状態素子としての実施例を示
す回路図である 第7図は制御ロジック10の真理値表を示す。 1.2・・・インバータ 10・・・制御ロジック特
許 出 願 人 エルニスアイ・ロジック・コーポレイ
ション 代 理 人 弁理士 大 島 陽 −図面の浄
r!:(内81こ変更なし) U入り人の山々l(ッ7゜ 時間 (方式・自 発) 手続補正書 昭和61年2月3日 特許庁長官 宇 賀 道 部 殿 2、発明の名称 高速CMOS出力バッフ? 3、補正をする者 事件との関係 特許出願人 名 称 エルニスアイ・ロジック・コーポレイション
4、代理人
回路図である。 第2a図は第1図のバッファの入力電圧信号を表わすグ
ラフである。 第2b図は第1図のバッファの出力電圧曲線を、第2a
図の入力電圧曲線に対応して表わすグラフである。 第2C図はサージ電流IOを、第2a図及び第2b図に
示されたグラフに対応して表わすグラフである。 第3a図、第3b図及び第3C図は、第1図に示された
回路の特定の回路要素の組合わせに対する入力電圧、出
力電圧及びサージ電流の変化を示すグラフでおる。 第4図は本発明に基づ〈実施例を示す回路図である。 第5a図、第5b図及び第5C図は、第4図に示された
回路の特定の回路要素の組合わせに対する入力電圧、出
力電圧及びサージ電流の変化を示すグラフであって、第
5C図は第3A図と異なるところがない。 第6図は本発明に基づく3状態素子としての実施例を示
す回路図である 第7図は制御ロジック10の真理値表を示す。 1.2・・・インバータ 10・・・制御ロジック特
許 出 願 人 エルニスアイ・ロジック・コーポレイ
ション 代 理 人 弁理士 大 島 陽 −図面の浄
r!:(内81こ変更なし) U入り人の山々l(ッ7゜ 時間 (方式・自 発) 手続補正書 昭和61年2月3日 特許庁長官 宇 賀 道 部 殿 2、発明の名称 高速CMOS出力バッフ? 3、補正をする者 事件との関係 特許出願人 名 称 エルニスアイ・ロジック・コーポレイション
4、代理人
Claims (4)
- (1)入力リードと出力リードとを有する第1のインバ
ータと、 ゲートソース及びドレーンを有する第1のトランジスタ
と、ゲートソース及びドレーンを有する第2のトランジ
スタとを有し、前記第1及び第2のトランジスタが異な
る導電形式のチャンネルを有し、かつ前記第1及び第2
のトランジスタのドレーンが前記第1のインバータの出
力リードに接続されてなる第2のインバータと、 第1のスイッチング閾電圧値を有し、入力信号を受け、
該入力信号の補数信号を前記第1のインバータの前記入
力リードに供給するための第1の制御インバータと、 第2のスイッチング閾電圧値を有し、入力信号を受け、
該入力信号の補数信号を前記第1のトランジスタの前記
ゲートに供給するための第2の制御インバータと、 第3のスイッチング閾電圧値を有し、入力信号を受ける
と共に該入力信号の補数信号を前記第2のトランジスタ
の前記ゲートに供給するための第3の制御インバータと
を有し、 前記第2のスイッチング閾電圧値が、前記第1のスイッ
チング閾電圧値よりも高く、前記第3のスイッチング閾
電圧値が前記第1のスイッチング閾電圧値よりも低いこ
とを特徴とするCMOS出力バッファ。 - (2)前記第1のトランジスタがPチャンネルエンハン
スメントモードトランジスタであつて、前記第2のトラ
ンジスタがNチャンネルエンハンスメントモードトラン
ジスタであることを特徴とする特許請求の範囲第1項に
記載のCMOS出力バッファ。 - (3)前記第2の制御インバータがゲートソース及びド
レーンを有するPチャンネルエンハンスメントモードト
ランジスタと、ゲートソース及びドレーンを有するNチ
ャンネルエンハンスメントモードトランジスタとを有し
、前記Pチャンネルトランジスタの前記ドレーンが、前
記Nチャンネルトランジスタの前記ドレーンに接続され
ていることを特徴とする特許請求の範囲第2項に記載の
CMOS出力バッファ。 - (4)前記第3の制御インバータが、ゲート、ソース及
びドレーンを有するPチャンネルエンハンスメントモー
ドトランジスタと、ゲート、ソース及びドレーンを有す
るNチャンネルエンハンスメントモードトランジスタと
を有し、前記Pチャンネルトランジスタの前記ドレーン
が、前記Nチャンネルトランジスタの前記ソースに接続
されていることを特徴とする特許請求の範囲第2項に記
載のCMOS出力バッファ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US72546385A | 1985-04-22 | 1985-04-22 | |
US06/725463 | 1985-04-22 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61244124A true JPS61244124A (ja) | 1986-10-30 |
Family
ID=24914663
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60287599A Pending JPS61244124A (ja) | 1985-04-22 | 1985-12-20 | 高速cmos出力バツフア |
Country Status (5)
Country | Link |
---|---|
US (1) | US4987324A (ja) |
EP (1) | EP0199374B1 (ja) |
JP (1) | JPS61244124A (ja) |
KR (1) | KR920006438B1 (ja) |
DE (1) | DE3686283T2 (ja) |
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---|---|---|---|---|
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