JPH03230616A - Ｃｍｏｓ出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＣＭＯＳ出力回路に係り、特にＬＳＩの出力段に設けら
れるＣＭＯ３）ランジスタを用いたＣＭＯＳ出力回路に
関し、 後段負荷容量に充電されている電荷が、ＣＭＯＳトラン
ジスタを構成するＮＭＯ８）ランジスタを介して放電す
る際に発生する電圧ノイズを抑制し、かつ、充放電動作
（スイッチング動作）の高速性を確保したＣＭＯＳ出力
回路を提供することを目的とし、 高電位側電源と低電位側電源との間に直列に接続された
Ｐチャネル形ＭＯＳトランジスタおよびＮチャネル形Ｍ
ＯＳトランジスタを有するＣＭＯＳ出力回路において、
前記Ｎチャネル形ＭＯ８）ランジスタ（ＮＴ０）のゲー
トに、該Ｎチャネル形ＭｏＳトランジスタ（Ｎ　Ｔ　ａ
　）を線形領域で動作可能ならしめる電圧印加手段（Ｌ
Ｖ）を接続して構成する。

〔産業上の利用分野〕

本発明は、ＣＭ　ＯＳ　（Ｃｏｍｐｌｔｍｃ＋＋＋ａＢ
　ＭｅｌａＯｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）
出力回路に係り、特にＬ　Ｓ　Ｉ　　（Ｌａｔｇｅ　５
ｃａｌｅ　ＩｎｔｅｇＩａｔｉｏｎ　）の出力段に設け
られるＣＭＯＳトランジスタを用いたＣＭＯ３出力回路
に関する。

ＬＳＩには、出力信号を他のＬＳＩに出力するためのＣ
ＭＯＳ出力回路が含まれる。近年、ＬＳＩの高速化に伴
い、当該ＬＳＩ自身から発生するノイズが大きくなって
きた。電圧ノイズは、主としてＣＭＯ３）ランジスタと
後段側の負荷容量との間に流れる充放電電流の流出・流
入時に発生し、特に放電時（即ち、出力信号の立下り時
）に大きい電圧ノイズが発生する。この電圧ノイズが、
他のＬＳＩの入力部に混入すると、当該ＬＳＩの動作に
影響を及ぼし、究極的にはＬＳＩを使用した半導体装置
全体の誤動作を招く。電圧ノイズを効率よく抑制するた
めには、放電時の信号の立下り時間（Ｆａｌｌ　Ｔｉｍ
ｅ　）を長くすればよい。

しかし、単に立下り時間を長くしたのではＬＳＩの動作
時間が長くなり、高速化の要請に反する。

本発明は、ノイズ抑制と高速化という相反する要請のあ
るＬＳＩにおけるＣＭＯ８出力回路の改良に関する。

〔従来の技術〕

第６図に従来のＣＭＯ８出力回路の例を示す。

第６図に示すように、出力段Ｏの前段にはコントロール
段Ｃが接続されている。

出力段Ｏは、Ｐチャネル形ＭＯＳトランジスタ（以下、
プルアップトランジスタという。）ＰＴｏとＮチャネル
形ＭＯＳトランジスタ（以下、プルダウントランジスタ
という。）ＮＴｏからなるＣＭＯＳトランジスタを用い
て構成されている。

プルアップトランジスタＰ　Ｔ　Ｇのソースは、高電位
側電源電圧ｖＤＤに接続されている。プルアップトラン
ジスタＰＴｏのドレインは、プルダウントランジスタＮ
Ｔｏのドレインに接続され、かつ、出力端子ＯＵＴに接
続されている。プルダウントランジスタＮＴｏのソース
は、低電位側電源電圧■　に接続されている。プルアッ
プトランジスタＳ＋ ＰＴ　　のゲートとプルダウントランジスタＮ　Ｔ　。

のゲートとが互いに接続されている。

コントロール段Ｃは、Ｐチャネル形ＭＯＳトランジスタ
（以下、単にトランジスタという。）ＰＴ、とＮチャネ
ル形ＭＯＳトランジスタ（以下、単にトランジスタとい
う。）ＮＴ、を含んで構成されている。トランジスタＰ
Ｔ１のソースは、高電位側電源電圧■ＤＤに接続されて
いる。トランジスタＰＴ　　のドレインは、トランジス
タＮＴ、のドレインに接続され、かつ、前記プルアップ
トランジスタＰＴ　　とプルダウントランジスタＮＴ。

の接続点に接続されている。トランジスタＮＴ１のソー
スは、低電位側電源電圧■　に接続されてｓ いる。トランジスタＰ　Ｔ　１のゲートは、トランジス
タＮ　Ｔ　１のゲートに接続され、かつ、入力端子ＩＮ
に接続されている。入力端子ＩＮには、′Ｈ″レベルが
高電位側電源電圧■ＤＤと同電圧であり、“Ｌ”レベル
が低電位側電源電圧■　と同電圧のｌ 入力信号Ｖ　が印加されるようになっている。

次に動作を説明する。

今、入力端子ＩＮに“Ｈ”レベル信号が印加されると、
トランジスタＰＴ１はＯＦＦとなり、トランジスタＮＴ
、はＯＮとなる。よって、プルアップトランジスタＰＴ
ｏとプルダウントランジスタＮＴｏのそれぞれのゲート
には“Ｌ”レベル信号（低電位側電源電圧Ｖ　）が印加
されるので、８！ プルアップトランジスタＰＴｏがＯＮとなり、プルダウ
ントランジスタＮＴｏはＯＦＦとなる。前記プルアップ
トランジスタＰＴｏのＯＮにより、高電位側電源電圧ｖ
ＤＤ→プルアップトランジスタＰＴｏのソース−ドレイ
ン→出力端子ＯＵＴの経路が形成され、この経路により
後段に接続された負荷容量（図示されず）への充電電流
が流れる。

逆に、入力端子ＩＮに“Ｌ”レベル信号が印加されると
、トランジスタＰＴｌはＯＮとなり、トランジスタＮＴ
、はＯＦＦとなる。よって、プルアップトランジスタＰ
ＴｏとプルダウントランジスタＮＴｏのそれぞれのゲー
トには“Ｈ”レベル信号（高電位側電源電圧■９．）が
印加されので、プルアップトランジスタＰ　ｒ　ｏがＯ
ＦＦとなり、プルダウントランジスタＮＴｏはＯＮとな
る。プルダウントランジスタＮＴｏのＯＮにより、出力
端子○ＵＴ→プルダウントランジスタＮ　Ｔ　Ｏのドレ
イン・ソース→低電位側電源電圧■　の経路がＳ 形成され、この経路に前記負荷容量から放電電流が流れ
る。即ち、入力信号Ｖ　の“Ｈ”レベルまたは“Ｌ”レ
ベルに対応した充放電電流が、出力段Ｏと負荷容量間に
流れる。

〔発明が解決しようとする課題〕

上記従来の出力回路の問題点は、スイッチング速度の増
加と共にノイズが大きくなるという点である。

即ち、充放電電流の流路である出力段Ｏから出力端子Ｏ
ＵＴに至るまでのＬＳＩ配線およびボンディングワイヤ
等には、自己インダクタンスＬが存在し、この自己イン
ダクタンスしに前記充放電電流が流れると、その両端に
次式（１）で与えられる電圧ノイズが発生する。

Ｖ＝−Ｌ　（ｄ　ｉ／　ｄ　ｔ）・・・・・・・・・（
１）式■・自己インダクタンスＬを持つＬＳＩ配線およ
びボンディングワイヤを流れる電流、即ち、充放電電流 ■：単位時間についてｄ　ｉ　／　ｄ　ｔの電流増減が
あった場合における逆起電力としての電圧ノイズ この電圧ノイズは、時間の経過と共に基準電圧レベル（
電圧ＯＶ）を上下するリンギング性のものであり、電圧
ノイズの電位レベルが判定レベルを越えると半導体回路
装置が誤動作を起こすおそれがある。特に、出力信号が
“Ｈ”レベルから“Ｌ”レベルに立ち下がる際（放電時
）に電圧ノイズが顕著に発生する。

この点を解消する方法として、［１］プルアツプトラン
ジスタＰＴｏとプルダウントランジスタＮＴｏの両トラ
ンジスタ・サイズを小さくシ、充放電電流を小さくする
方法、［２］ＬＳＩの外部周辺にコンデンサを設け、ノ
イズを吸収する方法、［３］ＬＳＩと後段ＬＳＩとの配
線距離をできるだけ短くして自己インダクタンスＬを小
さくする方法がある。しかし、［１］と［２コの方法は
ノイズは小さくなるが、遅延時間が延び、高速化に不適
当である。［３］の方法は配線距離を小さくするには限
度がある。

そこで、本発明は、ノイズの発生を抑制しつつ、スイッ
チング速度の高速化を図ったＣＭＯ８出力回路を提供す
ることを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の原理説明図である。

高電位側電源と低電位側電源との間に直列に接続された
Ｐチャネル形ＭＯＳトランジスタおよびＮチャネル形Ｍ
ＯＳトランジスタを有するＣＭＯ８出力回路において、
前記Ｎチャネル形ＭＯ３）ランジスタ（ＮＴ０）のゲー
トに、該Ｎチャネル形ＭＯＳトランジスタ（Ｎ　Ｔ　ｏ
　）を線形領域で動作可能ならしめる電圧印加手段（Ｌ
　Ｖ、）を備えて構成する。

〔作用〕

Ｎチャネル形ＭＯＳトランジスタＮＴｏのゲートには、
線形領域動作電圧印加手段ＬＶが発生する電圧（Ｖ　Ｌ
Ｖ）が印加される。ここに、Ｎチャネル形ＭＯＳトラン
ジスタＮＴｏのみノイズを抑制し、Ｐチャネル形ＭＯ８
）ランジスタＰＴｏのノイズを抑制していないのは、次
の理由による。即ち、Ｐチャネル形ＭＯ３）ランジスタ
Ｐ　Ｔ　Ｏは、Ｎチャネル形ＭＯＳトランジスタＮ　Ｔ
　ａに比べて駆動能力が１７２〜１７３になっているた
め、遅延時間が遅く、ノイズの発生量が少ない。よって
、ノイズの発生の多いＮチャネル形ＭＯ３）ランジスタ
ＮＴｏのみのノイズを抑制した。なお、Ｐチャネル形Ｍ
ＯＳトランジスタＰＴｏの駆動能力が小さい理由は、正
孔（ＰＭＯＳ）より電子（ＮＭＯ３）の方が、２〜３倍
移動度が大きいためである。

前記電圧（Ｖ　ｔｖ）は該Ｎチャネル形ＭＯ８ｈランジ
スＮ　Ｔ　ｔａを線形領域で動作可能ならしめる電圧値
であり、この電圧（ｖＬＶ）によりＮチャネル形ＭＯＳ
トランジスＮＴｏのチャネル幅は制御されるが全開せず
、やや狭められた状態でＯＮする。

従って、出力端子０ＵＴ−Ｎチャネル形ＭＯＳトランジ
スタＮＴｏのドレイン・ソース→低電位側電源電圧■　
の経路に流れる放電電流の立下り波３＋ 形が急減せず、漸減する。この漸減は、前記（１）式に
おいてｄ　ｉ　／　ｄ　ｔが小さくなることを意味する
ので、電圧ノイズ■は小さくなる。電圧ノイズが小さく
なれば、スイッチング速度の高速化ができる。従って、
ノイズの抑制と高速化の要求を同時に満たしたＣＭＯ３
出力回路を提供できる。

〔実施例〕

次に、本発明の実施例を図面に基づいて説明する。

第２図に本発明の実施例を示す。この第２図において、
第６図と同一部分には同一の符号を付し、その詳細な説
明を援用する。

第２図において、第６図と異なる部分は、トランジスタ
ＰＴ　　とトランジスタＮＴ、との間に、レベル変換用
のトランジスタＮＴ２を挿入し、このトランジスタＮＴ
２によって信号レベル変換（降圧）された線形領域動作
電圧を、プルダウントランジスタＮ　Ｔ　Ｏのゲートに
印加することにより、プルダウントランジスタＮ　Ｔ　
ｏを線形領域で動作せしめ、負荷容量からの放電電流を
抑制して電圧ノイズＶを押さえるようにした点である。

第２図に示すように、コントロール段Ｃを構成するトラ
ンジスタＰ　Ｔ　ｔのドレインは、プルアップトランジ
スタＰ　ｒ　ｏのゲートに接続され、かつ、線形領域動
作電圧印加手段ＬＶであるトランジスタＮ　Ｔ　２のド
レインに接続されている。トランジスタＮＴ２のソース
はプルダウントランジスタＮＴｏのゲートに接続され、
かつ、トランジスタＮＴ、のドレインに接続されている
。トランジスタＮＴ２のゲートは高電位側電源電圧Ｖ。

、に接続されているので、トランジスタＮＴ２は、チャ
ネル幅が全開状態で常時ＯＮしている。

次に動作を説明する。

入力端子ＩＮに入力信号Ｖ　が印加されると、ｎ ″Ｈ″レベルのときはトランジスタＰＴ、がＯＦＦとな
り、トランジスタＮＴ、がＯＮとなる。

前記トランジスタＰＴ、のＯＦＦにより、プルアップト
ランジスタＰ　Ｔ　ｏのゲートには“Ｌ″レベル信号印
加され、プルアップトランジスタＰＴｏはＯＮとなる。

このＯＮにより、高電位側電源電圧ｖＤＤ→プルアップ
トランジスタＰＴｏのソース・ドレイン→出力端子ＯＵ
Ｔの経路が形成され、この経路により負荷容量への充電
電流が流れる。この“Ｈ”　レベル信号は、トランジス
タＮＴ、のゲートに印加され、該トランジスタＮ　Ｔ　
１がＯＮとなるので、プルダウントランジスタＮ　Ｔ　
ｏのゲートには“Ｌ”レベル（低電位側電源電圧Ｖ　）
が印加される。従って、該プルダＳ ラントランジスタＮＴｏはＯＦＦとなっている。

逆に、入力信号Ｖ　が″Ｌ″レベルのときは、トランジ
スタＰＴ１はＯＮとなるので、プルアップトランジスタ
Ｐ　Ｔ　ｏのゲートにはＨ”　レベルが印加され、該プ
ルアップトランジスタＰＴｏはＯＦＦとなる。ここに、
トランジスタＮ　Ｔ　２のゲートには高電位側電源電圧
Ｖ。、が常時印加されているので、該トランジスタＮ　
Ｔ　２は常時ＯＮｔている。今、トランジスタＮＴ２の
ドレイン（ポイントＰ１）に電圧５ｖが印加されたとす
ると、トランジスタＮ　Ｔ　２のドレイン・ソース間の
電圧降下により、トランジスタＮＴ２のソース（ポイン
トＰ　）の電圧は約３，５Ｖ（電源電圧−■ｌｈＮ（Ｎ
チャネル形トランジスタのしきい値電圧））となる。従
って、プルダウントランジスタＮ　Ｔ　Ｏのゲートには
約３．５Ｖが印加されるので、該プルダウントランジス
タＮＴｏのチャネル幅は全開しない。従って、放電電流
は一気に流れず徐々に流れるのでノイズの発生を抑制で
きる。

このときの放電電流の波形を第３図に示す。

第３図において、符号■で示す波形は、入力端子ＩＮに
印加された入力信号Ｖ　の立下り時の電圧波形である。

符号■で示す波形は、前記符号■の波形に対応した出力
端子ＯＵＴにおける立下り時の電圧波形であって、ノイ
ズ対策を施さない場合であり、遅延時間はｔ　　である
。符号■で示すｄｌ 波形は、同様に出力端子ＯＵＴにおける立下り時の電圧
波形であって、本実施例の場合であり、遅延時間はｔ　
　である。符号■で示す波形は、同ｄ２ 様に出力端子ＯＵＴにおける立下り時の電圧波形であっ
て、従来のコンデンサ等によりノイズの抑制を図った場
合であり、遅延時間はｔ　　である。

ｄ３ なお、符号■で示す波形は、プルアップトランジスタＰ
Ｔｏのゲートに印加されるゲート電圧波形であって、飽
和時の電圧値は約５Ｖ（電源電圧−オン抵抗降下分）で
ある。符号■で示す波形は、プルダウントランジスタＮ
Ｔｏのゲートに印加されるゲート電圧波形であって、線
形領域における動作電圧値は約３．５■である。

第３図から明らかなように、本実施例（符号■）の立下
り波形は、ノイズ対策をしていない場合（符号■）に比
較すると遥かに緩やかであり、本実施例の遅延時間ｔ　
　は、従来（符号■）の遅ｄ２ 延時間ｔ　　に比較すると遥かに短い。従って、ｄ３ ノイズの抑制とスイッチング速度の高速化という相反す
る要請を同時に満足することができる。

第４図に本実施例の立ち上がり時の出力波形を示す。第
４図において、符号■で示す波形は、入力端子ＩＮに印
加される入力信号■　の立上がり時の電圧波形である。

符号■で示す波形は、前記符号■に対応した出力端子Ｏ
ＵＴにおける立上がり時の電圧波形である。符号■で示
す波形は、プルアップトランジスタＰＴｏのゲートに印
加される電圧であり、飽和時の電圧値が約５ｖである。

符号０で示す波形は、プルダウントランジスタＮＴｏの
ゲートに印加される電圧であり、第３プルダウントラン
ジスタＮ　Ｔ　２が常時ＯＮしているので、線形領域動
作電圧として約３．５ｖが印加されている。

以上の実施例ではレベル変換回路としてＮチャネル形ト
ランジスタＮＴ２を用いていたが、他の方法としては次
の方法がある。

即ち、通常のＣＭＯ８によるＬＳＩでは、トランジスタ
Ｎ　Ｔ　２のトランジスタサイズを変える方法、或いは
、第５図に示すように、複数のＮチャネル形ＭＯＳトラ
ンジスタＮ　Ｔ　　ＳＮ　Ｔ　２２を並列１ 接続する方法により、レベル変換回路を構成してもよい
。

また、セミカスタム方式のゲートアレイではトランジス
タサイズを変えることができないので、トランジスタＮ
Ｔ２のゲート電圧を変えれる方法、或いは、第５図に示
すように、複数のＮチャネル形ＭＯＳトランジスタＮＴ
２１．　　ＮＴ２２を並列接続してレベル変換回路を構
成してもよい。

〔発明の効果〕

以上の通り、本発明によれば、出力回路を構成するＮチ
ャネル形ＭＯＳトランジスタを線形領域で動作させてい
るので、立下り時における出力電圧波形は急峻な変化を
せず、漸減する。従って、放電時のノイズが抑制され、
また、スイッチング速度を高速化することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の実施例を示す回路図、第３図および第
４図は第２図の特性図、第５図は本発明の他の実施例を
示す回路図、第６図は従来例の回路図である。 Ｏ・・・出力回路 Ｐ　Ｔ　Ｏ・・・Ｐチャネル形ＭＯＳトランジスタ（プ
ルアップトランジスタ） ＮＴｏ・・・Ｎチャネル形ＭＯＳトランジスタ（プルダ
ウントランジスタ） ＬＶ・・・線形領域動作電圧印加手段（レベル変換回路
） ■、Ｖ・・・線形領域動作電圧 ＮＴ２・・・Ｎチャネル形ＭＯＳトランジスタ（レベル
変換用トランジスタ） ■ＤＤ・・・高電位側電源電圧 ｖ３．・・・低電位側電源電圧

Claims (1)

1. 【特許請求の範囲】 １、高電位側電源と低電位側電源との間に直列に接続さ
   れたＰチャネル形ＭＯＳトランジスタおよびＮチャネル
   形ＭＯＳトランジスタを有するＣＭＯＳ出力回路におい
   て、 前記Ｎチャネル形ＭＯＳトランジスタ（ＮＴ＿０）のゲ
   ートに、該Ｎチャネル形ＭＯＳトランジスタ（ＮＴ＿０
   ）を線形領域で動作可能ならしめる電圧印加手段（ＬＶ
   ）を接続したことを特徴とするＣＭＯＳ出力回路。 ２、前記電圧印加手段は、前記Ｎチャネル形ＭＯＳトラ
   ンジスタが導通すべき期間に、前記高電位側電源電圧を
   降圧して前記Ｎチャネル形ＭＯＳトランジスタのゲート
   に降圧電圧を供給するレベル変換回路により構成したこ
   とを特徴とする請求項１記載のＣＭＯＳ出力回路。