JPS62265814A - 相補型ｍｏｓ論理回路 - Google Patents
相補型ｍｏｓ論理回路Info
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- JPS62265814A JPS62265814A JP61109818A JP10981886A JPS62265814A JP S62265814 A JPS62265814 A JP S62265814A JP 61109818 A JP61109818 A JP 61109818A JP 10981886 A JP10981886 A JP 10981886A JP S62265814 A JPS62265814 A JP S62265814A
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- JP
- Japan
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- logic
- point
- transistor
- circuit
- logic circuit
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- Pending
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- 230000000295 complement effect Effects 0.000 title claims abstract description 13
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 17
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 241000894006 Bacteria Species 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型ＭＯＳ論理回路に関し、特に貫通電流を
抑止した相補型ＭＯＳ論理回路に関する。
抑止した相補型ＭＯＳ論理回路に関する。
従来の相補型ＭＯＳ論理回路は、第５図に示すように、
電源端子ＶＤＤ と接地端子ＧＮＤ間に１つ又は複数
個の一導電型キャリヤトランジスタが直列あるいは並列
に接続された第１の論理部１−１と、１つ又は複数個の
逆導電型キャリヤトランジスタが直列あるいは並列に接
続された第２の論理部２−１とが直列に接続されてなる
論理回路の第１、第２の論理部の接続点が次段の論理回
路の入力となっている。
電源端子ＶＤＤ と接地端子ＧＮＤ間に１つ又は複数
個の一導電型キャリヤトランジスタが直列あるいは並列
に接続された第１の論理部１−１と、１つ又は複数個の
逆導電型キャリヤトランジスタが直列あるいは並列に接
続された第２の論理部２−１とが直列に接続されてなる
論理回路の第１、第２の論理部の接続点が次段の論理回
路の入力となっている。
第６図は従来の具体的回路例を示す回路図、第７回軸１
． Ｑ））は第６図の回路の動作を説明するための電圧
波形図及びｔ流波形図である。
． Ｑ））は第６図の回路の動作を説明するための電圧
波形図及びｔ流波形図である。
まず、直流的な動作を考えると、入力信号Ａが＠Ｈ＃レ
ベレベヒ＠Ｌ“レベルのいずれの状態でもｎ型キャリヤ
トランジスタ（ｎＭＯＳトランジスタ）ＱＡＩ、ｐ型キ
ャリヤトランジスタ（９ＭＯＳ）うンジスタＱｐｌのい
ずれか−１と、１ＭＯＳトランジスタＱｎ２．９ＭＯＳ
トランジスタＱｐｚのいずれか−１は必ずオフ状態とな
っており、Ｖ、、、−ＧＮＤ間には直流的な電流通路が
存在せず、電源電流は流汎ない。
ベレベヒ＠Ｌ“レベルのいずれの状態でもｎ型キャリヤ
トランジスタ（ｎＭＯＳトランジスタ）ＱＡＩ、ｐ型キ
ャリヤトランジスタ（９ＭＯＳ）うンジスタＱｐｌのい
ずれか−１と、１ＭＯＳトランジスタＱｎ２．９ＭＯＳ
トランジスタＱｐｚのいずれか−１は必ずオフ状態とな
っており、Ｖ、、、−ＧＮＤ間には直流的な電流通路が
存在せず、電源電流は流汎ない。
一万交流的な動作を考えると、入力信号人が°Ｈ”レベ
ルから”Ｌ’レベル又は、１Ｌ”レベルかう＠Ｈ”レベ
ルに変化する場合、時間ｔｏｎの間Ｑ ｐ １． Ｑｎ
１からなるインバータの出力信号Ｃは、′Ｈ”レベル
でも“Ｌ”レベルでもない中間レベルとなるため、Ｑｐ
２＋ Ｑｎ ｘが同時にオン状態となり、Ｍ、、−Ｇ
ＮＤ間にパルス状の貫通電流Ｉｏｎ が流れる。
ルから”Ｌ’レベル又は、１Ｌ”レベルかう＠Ｈ”レベ
ルに変化する場合、時間ｔｏｎの間Ｑ ｐ １． Ｑｎ
１からなるインバータの出力信号Ｃは、′Ｈ”レベル
でも“Ｌ”レベルでもない中間レベルとなるため、Ｑｐ
２＋ Ｑｎ ｘが同時にオン状態となり、Ｍ、、−Ｇ
ＮＤ間にパルス状の貫通電流Ｉｏｎ が流れる。
上述した従来の相補型ＭＯＳ論理回路は、貫通電流と呼
ばれる過渡電流が存在するので、電源端子及び接地端子
に雑音が生じて回路の誤動作をひき起したり、消費電力
が大きくなるという欠点がある。
ばれる過渡電流が存在するので、電源端子及び接地端子
に雑音が生じて回路の誤動作をひき起したり、消費電力
が大きくなるという欠点がある。
本発明の目的は、貫通電流の少ない相補型ＭＯＳ論理回
路を提供することにある。
路を提供することにある。
〔問題点を解決するための手段〕
本発明の相補形ＭＯＳ論理回路は、−導電型キャリヤト
ランジスタによって構成される第１の論理部と、逆導電
型キャリヤトランジスタによって構成される第２の論理
部とが直列接続されてなる論理回路が複数個縦続接続さ
れた相補型ＭＯ３論理回路において、少なくとも前段の
論理回路の前記第１の論理部と第２の論理部の間に、ゲ
ートとドレインが共通接続されたＭＯＳトランジスタが
挿入すれ、このＭＯＳトランジスタのソース端子及びド
レイン端子がそれぞれ次段の論理回路の第２の論理部及
び第１の論理部の入力端子の一つに接続されているとい
う構成を有している。
ランジスタによって構成される第１の論理部と、逆導電
型キャリヤトランジスタによって構成される第２の論理
部とが直列接続されてなる論理回路が複数個縦続接続さ
れた相補型ＭＯ３論理回路において、少なくとも前段の
論理回路の前記第１の論理部と第２の論理部の間に、ゲ
ートとドレインが共通接続されたＭＯＳトランジスタが
挿入すれ、このＭＯＳトランジスタのソース端子及びド
レイン端子がそれぞれ次段の論理回路の第２の論理部及
び第１の論理部の入力端子の一つに接続されているとい
う構成を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
この実施例は、ｎ型キャリヤトランジスタ（１ＭＯＳ）
ランジスメ）によって構成てれる第１の論理部と、ｐ型
キャリヤトランジスタ（９ＭＯｓトランジスタ）によっ
て構成される第２の論理部とが直列接続されてなる論理
回路が２個縦続接続された相補型ＭＯＳ論理回路１−１
と第２の論理部２−１の間に、ゲートとドレインが共通
接続された１ＭＯＳトランジスタＱｎａが挿入され、こ
の１ＭＯＳトランジスタＱ ｎ ｘのソース端子及ヒト
レイン端子がそれぞれ次段の論理回路の第２の論理部１
−２及び第１の論理部２−２の入力端子の一つＤＩ、Ｃ
Ｉに接続されているという構成を有している。
ランジスメ）によって構成てれる第１の論理部と、ｐ型
キャリヤトランジスタ（９ＭＯｓトランジスタ）によっ
て構成される第２の論理部とが直列接続されてなる論理
回路が２個縦続接続された相補型ＭＯＳ論理回路１−１
と第２の論理部２−１の間に、ゲートとドレインが共通
接続された１ＭＯＳトランジスタＱｎａが挿入され、こ
の１ＭＯＳトランジスタＱ ｎ ｘのソース端子及ヒト
レイン端子がそれぞれ次段の論理回路の第２の論理部１
−２及び第１の論理部２−２の入力端子の一つＤＩ、Ｃ
Ｉに接続されているという構成を有している。
第２図は第１図に示した一実施例の具体的回路例を示す
回路図である。
回路図である。
これは、一実施例の第１の論理部１−１．１−２がそれ
ぞれ１ＭＯＳトランジスタＱ ｎ １１ Ｑ ｎ ２か
らなり、第２の論理部２−１．２−２がそれぞれ９ＭＯ
ＳトランジスタＱｐｔ、 Ｑｐ２からなるようにしたも
のである。
ぞれ１ＭＯＳトランジスタＱ ｎ １１ Ｑ ｎ ２か
らなり、第２の論理部２−１．２−２がそれぞれ９ＭＯ
ＳトランジスタＱｐｔ、 Ｑｐ２からなるようにしたも
のである。
次に、第２図の回路の動作について説明する。
第３図（ａ）、 （ｂ）はそれぞれ第２図の回路の動作
を説明するための電圧波形図及び電流波形図である。
を説明するための電圧波形図及び電流波形図である。
９ＭＯＳトランジスタＱｐｔ及び１ＭＯＳトランジスタ
Ｑ ｎ ｌのゲート入力信号Ａ、 Ｂがともに＠Ｈ”
レベルから“Ｌ″レベル変化する場合、Ｄ点の電位は、
０点の電位に対して、ｎＭＯＳトランジスタＱｎｓのし
きい電圧Ｖｔｈだけ低い電位となる為、交流的にはＤ点
の電位変化は、０点に対して遅れることになる。従って
、Ｄ点の電位変化により１ＭＯＳトランジスタＱ ｎ
２がオン状態となるタイミングが、０点の電位変化によ
り９ＭＯＳトランジスタＱ ｐ ｚがオフ状態となるタ
イミングに対して遅れ、その結果、Ｑ ｐ ｚ及びＱｎ
ｚ が同時にオン状態となる時間ｔｏｎは短くなる。
Ｑ ｎ ｌのゲート入力信号Ａ、 Ｂがともに＠Ｈ”
レベルから“Ｌ″レベル変化する場合、Ｄ点の電位は、
０点の電位に対して、ｎＭＯＳトランジスタＱｎｓのし
きい電圧Ｖｔｈだけ低い電位となる為、交流的にはＤ点
の電位変化は、０点に対して遅れることになる。従って
、Ｄ点の電位変化により１ＭＯＳトランジスタＱ ｎ
２がオン状態となるタイミングが、０点の電位変化によ
り９ＭＯＳトランジスタＱ ｐ ｚがオフ状態となるタ
イミングに対して遅れ、その結果、Ｑ ｐ ｚ及びＱｎ
ｚ が同時にオン状態となる時間ｔｏｎは短くなる。
入力信号は、０点がともに”Ｌ″レベルら“Ｈ″レベル
変化する場合には、Ｄ点の電位変化は０点に対して早く
なり、Ｄ点の電位変化によりＱｎｚがオフ状態となるタ
イミングが０点の電位変化によりＱｐｚ がオン状態
となるタイミングに対して早くなる為、同様にｔｏｎ
は短くなる。
変化する場合には、Ｄ点の電位変化は０点に対して早く
なり、Ｄ点の電位変化によりＱｎｚがオフ状態となるタ
イミングが０点の電位変化によりＱｐｚ がオン状態
となるタイミングに対して早くなる為、同様にｔｏｎ
は短くなる。
従って、ｔｏｎ の間に流汎る貫通電流Ｉｏｎは極め
て少なくなる。
て少なくなる。
又、０点・及びＤ点の交流的なタイミングのずれは、０
点及びＤ点の電位の立上り時間ｔｒ、立下り時間ｔｆと
ほぼ等しいので、論理回路の動作速度は、はとんど低下
するＯとはないゆ 直流的には、Ｑｐｚ及びＱｎｚ のいずれか−万は。
点及びＤ点の電位の立上り時間ｔｒ、立下り時間ｔｆと
ほぼ等しいので、論理回路の動作速度は、はとんど低下
するＯとはないゆ 直流的には、Ｑｐｚ及びＱｎｚ のいずれか−万は。
０点及びＤ点の電位のいずれか−１により必ずオフ状態
となるので直流的な動作は、従来の論理回路と同じであ
る。
となるので直流的な動作は、従来の論理回路と同じであ
る。
第４図は他の具体的回路例を示す回路図である。
こｎは、第１の論理部１−１．１−２がそれぞｆｌ、
ｎＭＯＳトランジスタＱｒｕｔ Ｑｎｓｔ Ｑｎｇ か
らなるＮＡＮＤゲート、ｎＭＯＳＴ Ｑｎｚｔ Ｑｎ
ｙ、 ＱｎｓからなるＮＡＮＤゲートであり、第２の論
理部２−１゜２−２がそれぞｆｉｐＭＯ３）ランジｘ
ｌ Ｑｐｉｆ Ｑｌ）３゜Ｑｌ）４からなるＯＲゲート
、９ＭＯＳトランジスタＱｐｚ、 Ｑｐｓ、 Ｑｐｓか
らなるＯＲゲートであるよりにしたもので、動作につい
ては、第２図の回路に準じるので改めて述べない。更に
複雑な論理のものにおいても貫通電流は少なくなること
は明白である。
ｎＭＯＳトランジスタＱｒｕｔ Ｑｎｓｔ Ｑｎｇ か
らなるＮＡＮＤゲート、ｎＭＯＳＴ Ｑｎｚｔ Ｑｎ
ｙ、 ＱｎｓからなるＮＡＮＤゲートであり、第２の論
理部２−１゜２−２がそれぞｆｉｐＭＯ３）ランジｘ
ｌ Ｑｐｉｆ Ｑｌ）３゜Ｑｌ）４からなるＯＲゲート
、９ＭＯＳトランジスタＱｐｚ、 Ｑｐｓ、 Ｑｐｓか
らなるＯＲゲートであるよりにしたもので、動作につい
ては、第２図の回路に準じるので改めて述べない。更に
複雑な論理のものにおいても貫通電流は少なくなること
は明白である。
更にＱｎ３又はＱｎ４の代りにゲートを第１の論理部側
に接続したｐＭＯＳＴを用いても差支えないことは以上
の説明に照して明らかであろう。
に接続したｐＭＯＳＴを用いても差支えないことは以上
の説明に照して明らかであろう。
以上説明したように本発明は、ｎＭＯＳトランジスタで
構成された論理部と９Ｍ０８ｆ トランジスタで構成さ
れた論理部とをゲートとドレインが共通接続されたｎ又
は９ＭＯＳトランジスタを介して直列接続することによ
り、相補型ＭＯＳ論理回路の貫通型ｆＭ、を抑止し、低
消費電力化ができるという効果がある。
構成された論理部と９Ｍ０８ｆ トランジスタで構成さ
れた論理部とをゲートとドレインが共通接続されたｎ又
は９ＭＯＳトランジスタを介して直列接続することによ
り、相補型ＭＯＳ論理回路の貫通型ｆＭ、を抑止し、低
消費電力化ができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示した一実施例の具体的回路例を示す回路図、
第３図（ａ）、 （ｂ）は第２図の回路の動作を説明す
るための電圧波形図及び電流波形図。 第４図は他の具体的回路例を示す回路図、第５図は従来
例を示すブロック■、第６図は従来の具体的回路例を示
す回路図、第７図（ａｌ、 （ｂ）はそれぞれ第６図の
回路の動作全説明するための電圧波形図及び電流波形図
である。 １−１．１−２・・・・・・第１の論理部、２−１．２
−２・・・・・・第２の論理部、Ａ、 Ａｌ 〜Ａｎ
％Ｂ、 Ｂｌ 〜Ｂｎ。 Ｃ，ｃｌ 〜Ｃｍ、 Ｄ、 ＤＩ 〜Ｄｍ−−−−・−
人力信号、Ｅ。 Ｆ・・・・・・出力信号、Ｑｎｌ”Ｑｎａ・・・・・・
ｎＭＯＳトランジスタ、Ｑｐ１〜Ｑｐ６・・・・−・９
ＭＯＳトランジスタ。 代理人 弁理士 内 原 口 形１ 図 第 ２ Ｚ 第４Ｔ２ 第５菌 第６Ｇ
第１図に示した一実施例の具体的回路例を示す回路図、
第３図（ａ）、 （ｂ）は第２図の回路の動作を説明す
るための電圧波形図及び電流波形図。 第４図は他の具体的回路例を示す回路図、第５図は従来
例を示すブロック■、第６図は従来の具体的回路例を示
す回路図、第７図（ａｌ、 （ｂ）はそれぞれ第６図の
回路の動作全説明するための電圧波形図及び電流波形図
である。 １−１．１−２・・・・・・第１の論理部、２−１．２
−２・・・・・・第２の論理部、Ａ、 Ａｌ 〜Ａｎ
％Ｂ、 Ｂｌ 〜Ｂｎ。 Ｃ，ｃｌ 〜Ｃｍ、 Ｄ、 ＤＩ 〜Ｄｍ−−−−・−
人力信号、Ｅ。 Ｆ・・・・・・出力信号、Ｑｎｌ”Ｑｎａ・・・・・・
ｎＭＯＳトランジスタ、Ｑｐ１〜Ｑｐ６・・・・−・９
ＭＯＳトランジスタ。 代理人 弁理士 内 原 口 形１ 図 第 ２ Ｚ 第４Ｔ２ 第５菌 第６Ｇ
Claims (1)
- 一導電型キャリヤトランジスタによって構成される第１
の論理部と、逆導電型キャリヤトランジスタによって構
成される第２の論理部とが直列接続されてなる論理回路
が複数個縦続接続された相補型ＭＯＳ論理回路において
、少なくとも前段の論理回路の前記第１の論理部と第２
の論理部の間に、ゲートとドレインが共通接続されたＭ
ＯＳトランジスタが挿入され、このＭＯＳトランジスタ
のソース端子及びドレイン端子がそれぞれ次段の論理回
路の第２の論理部及び第１の論理部の入力端子の一つに
接続されていることを特徴とする相補型ＭＯＳ論理回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61109818A JPS62265814A (ja) | 1986-05-13 | 1986-05-13 | 相補型ｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61109818A JPS62265814A (ja) | 1986-05-13 | 1986-05-13 | 相補型ｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62265814A true JPS62265814A (ja) | 1987-11-18 |
Family
ID=14519986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61109818A Pending JPS62265814A (ja) | 1986-05-13 | 1986-05-13 | 相補型ｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62265814A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010920A (ja) * | 1983-06-30 | 1985-01-21 | Mitsubishi Electric Corp | 相補形半導体集積回路 |
| JPS62194736A (ja) * | 1986-02-20 | 1987-08-27 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1986
- 1986-05-13 JP JP61109818A patent/JPS62265814A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010920A (ja) * | 1983-06-30 | 1985-01-21 | Mitsubishi Electric Corp | 相補形半導体集積回路 |
| JPS62194736A (ja) * | 1986-02-20 | 1987-08-27 | Mitsubishi Electric Corp | 半導体集積回路 |
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