JPH02194729A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は論理回路、さらには相補素子を用いて論理回路
の前段に適用して有効な技術に関するもので、例えばＣ
ＭＯ８あるいはバイポーラ・ＣＭｏ５型の論理回路が形
成される半導体集積回路装置に利用して有効な技術に関
するものである。

［従来の技術］ 相補素子を用いた論理回路としては、例えば第８図に示
すようなＣＭＯ８論理回路１，２が一般的である。この
ＣＭＯ８論理回路１，２は、高側電源電位Ｖｃｃと低側
電源電位Ｖｅｅの間にｐチャンネルＭＯＳトランジスタ
ＭｐとｎチャンネルＭＯＳトランジスタＭｎを直列接続
し、両トランジスタＭｐ、Ｍｎのゲートを共通接続して
入力端子とするとともに、両トランジスタＭｐ、Ｍｎの
接続点（ドレイン・ノード）から出力端子を取り出す（
例えば１日経マグロウヒル社刊行「日経エレクトロニク
ス１９８６年３月１０日号（ｎｏ。

３９０）ｊ　ｐ１９９〜２１７参照）。

第９図は、第８図に示したＣＭＯ８論理回路の動作例を
タイミングチャートによって示す。

同図において、Ｖｏｌは前段側の論理回路１から出力さ
れて後段側の論理回路２に入力される論理信号であって
、そのレベルは、はぼ電源電位ＶｃｃとＶｅｅの笥囲で
振幅する。

ＶｔｐはｐチャンネルＭＯＳトランジスタＭｐのしきい
値、ＶｔｎはｎチャンネルＭＯＳトランジスタＭｎのし
きい値である。この場合、ＶｔｐとＶｔｎは、Ｖｔｐ＜
Ｖｔｎの関係にある。

後段側論理回路２のｐチャンネルＭＯＳトランジスタＭ
Ｐは、ＶｏｌがＶｔｐよりも高電位のときにオフとなり
、ＶｏｌがＶｔｐよりも低電位になるとオン駆動される
。また、ｎチャンネルＭＯＳトランジスタＭｎは、Ｖｏ
ｌがＶｔｎよりも低電位のときにオフとなり、ｖｏｌが
Ｖｔｎよりも高電位になるとオン駆動される。

Ｖｏ２は、後段側論理回路２のＭＯＳトランジスタＭｐ
、Ｍｎが相補駆動されることによって出力される論理信
号である。

Ｖｏｌが低レベル（与Ｖｅ　ｅ）のとき、Ｖｏ１＜Ｖｔ
　ｐ　（＜Ｖｔ　ｎ）であることにより、ＭＰがオンで
Ｍｎがオフとなって、Ｖｏ２は高レベルとなっている。

ここで、Ｖｏｌが低レベル（４Ｖｅｅ）から高レベル（
≠Ｖ　ｃ　ｃ　）に立ち上がる場合、Ｖｏｌが上昇して
、先ず、Ｖｔ　ｐ＜Ｖｏ　ｌ＜Ｖｔ　ｎとなる。

この期間（ｔｏｆ）では、Ｍｐの方がオンからオフにな
って、Ｍｐ、Ｍｎ共にオフの状態が生じる。

この状態では、論理回路２の出力がＶｃｃとＶｅｅのい
ずれからも切り離された中立状態となるため、Ｖｏ２は
今までの高レベルを維持する。

このあと、Ｖｏｌがさらに上昇して、（Ｖｔｐ＜）Ｖｔ
ｎ＜Ｖｏｌになると、Ｍｎがオフからオンになって、Ｍ
ｐがオフでＭｎがオンの状態となる。このときに到って
はじめて、Ｖｏ２は、Ｖｅａ側から能動的にプルダウン
されるようになって、高レベルから低レベルへ立ち下げ
られるようになる。これにより、Ｖｏ２は、所定の過渡
遅延時間（ｔ　ｓ）を経て正式な低レベルに達する。

このようにして、論理回路２の入力であるｖ。

１が低レベルから高レベルに立ち上がると、これにやや
遅れて、上記論理回路２の出力であるＶ。

２が高レベルから低レベルに立ち下がる。

一方、Ｖｏｌが高レベル（弁Ｖｃｃ）のときには、Ｖｏ
　１）Ｖｔ　ｎ　（＞Ｖｔ　ｐ）であることにより、Ｍ
ｎがオンでＭｐがオフとなって、Ｖｏ２は低レベルとな
っている。

ここで、今度は、Ｖｏｌが高レベル（弁Ｖｃｃ）から低
レベル（：Ｖｅａ）に立ち下がる場合、Ｖｏｌが下降し
て、先ず、Ｖ　ｔ　Ｐ　＜　Ｖ　ｏ　１　＜　Ｖ　ｔ　
ｎとなる。この期間では、Ｍｎの方がオンからオフにな
って、Ｍｎ、Ｍｐ共にオフの状態が生じる。

この状態では、論理回路２の出力がＶｅｅとＶｃＣのい
ずれからも切り離された中和状態となるため、Ｖｏ２は
今までの低レベルを維持する。

このあと、Ｖｏｌがさらに下降して、（Ｖｔｎ＞）Ｖｔ
ｐ＞Ｖｏｌになると、Ｍｐがオフからオンになって、Ｍ
ｎがオフでＭｐがオンの状態となる。このときに到って
はじめて、Ｖｏ２は、ＶｃＣ側から能動的にプルアップ
されるようになって、低レベルから高レベルへ立ち上げ
られるようになる。これにより、Ｖ　ｏ　２は、所定の
過渡遅延時間（ｔｓ）を経て正式な高レベルに達する。

このようにして、論理回路２の入力であるＶ。

１が高レベルから低レベルに立ち下がると、これにやや
遅れて、Ｖｏ２が低レベルから高レベルに立ち上がる。

以上のように、相補スイッチ素子であるＰチャンネルＭ
ＯＳトランジスタＭｐとｎチャンネルＭＯＳトランジス
タＭｎが、同時にオフになる期間（ｔｏｆ）をはさんで
交互にオン駆動されることにより、少ない消費電力でも
って論理動作を行なうことができるようになっている。

［発明が解決しようとする課題］ しかしながら、上述した技術には１次のような課題のあ
ることが本発明者らによって明らかとされた。

すなわち、上述した論理回路では、消費電力を少なくす
ることができるという利点はあるものの、入力信号に対
する出力信号の応答時間が概して遅い、すなわち動作速
度が遅いという問題があった６本発明の目的は、相補素
子による論理回路をその消費電力を増大させることなく
、その動作を高速化させることを可能にする、という技
術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、高側電源電位と低側電源電位の間で相補駆動
される一対のスイッチ素子によって構成される次段の論
理回路に入力信号を与える論理回路にあって、上記一対
のスイッチ素子を相補駆動する論理信号を互いに同相か
つレベルシフトされた２系統の論理信号に振り分ける、
というものである。

［作用］ 上記した手段によれば、相補駆動される一対のスイッチ
素子はそれぞれ、その入力信号のレベルが高側あるいは
低側にシフトされることにより、入力信号の立ち上り時
あるいは立ち下がり時におけるオン開始のタイミングが
早められるようになって、一方のスイッチ素子がオフに
なってから他方のスイッチがオンになるまでの間の時間
が短縮され、これによって論理回路の出力が能動的にプ
ルダウンあるいはプルアップされる時期が早められるよ
うになる。

これにより、ＣＭＯＳトランジスタなどの相補素子によ
って構成される論理回路をその消費電力を増大させるこ
となく、その動作を高速化させる、という目的が達成さ
れる。

［実施例］ 以下、本発明の好適な実施例を図面を参照しながら説明
する。

なお５図において、同一符号は同一あるいは相当部分を
示すものとする。

第１図は本発明の一実施例による論理回路を示す。

同図に示す論理回路２はそれぞれ、相補駆動されるスイ
ッチ素子としてＣＭＯＳトランジスタＭｐ、Ｍｎを用い
たものであって、高側電源電位Ｖｃｃと低側電源電位Ｖ
ｅｓの間にｐチャンネルＭＯＳトランジスタＭｐとｎチ
ャンネルＭＯＳトランジスタＭｎを直列接続し、両トラ
ンジスタｐチャンネル、ｎチャンネルのゲートを入力端
子とするとともに、両トランジスタＭｐ、Ｍｎの接続点
（ドレイン・ノード）から出力端子を取り出す。

ここで、前段側の論理回路１は、相補型出力回路を構成
するｐチャンネルＭＯＳトランジスタＭｐとｎチャンネ
ルＭＯＳトランジスタＭｎの間に、電圧降下素子である
ダイオードＤｉが順方向に挿入されている。このダイオ
ードＤｉは一種のレベルシフト回路を構成し、その両端
からは、互いに同相かつ相対的にレベルシフトされた２
系統の論理出力信号Ｖｏｌｐ、Ｖｏｌｎが取り出される
。

そして、この２系統の論理出力信号Ｖｏｌｐ、Ｖｏ１ｎ
が、後段側の論理回路２のＣＭＯＳトランジスタＭｐ、
Ｍｎの各ゲートに振り分けられて入力されるようになっ
ている。すなわち、後段側論理回路２のｐチャンネルＭ
ｏｓトランジスタＭｐのゲートには、ダイオードＤｉに
よってＶｂｅ（約０．６Ｖ）だけ相対的にレベルシフト
・ダウンされた信号Ｖｏｌｐ（：Ｖｏ　１　ｎ−Ｖｂ　
ｅ）が入力される。また、ｎチャンネルＭＯＳ）−ラン
ジスタＭｎにはＶ　ｂ　ｅだけ相対的にレベルシフト・
アップされた信号Ｖｏｌｎ　（弁Ｖｏｌｐ＋Ｖｂｅ）が
入力される。

第２図は、第１図に示したＣＭＯ８論理回路の動作例を
タイミングチャートによって示す。

同図において、Ｖｏｌｐは前段側の論理回路１からＶ　
ｂ　ｅだけレベルシフト・ダウンされて出力される論理
信号であって、そのレベルは、はぼ高側電源電位Ｖｃｃ
からＶｂｅだけ下がった電位（弁Ｖｃｃ−Ｖｂｅ）と低
側電源電位Ｖｅｅの範囲で振幅する。この（Ｖｃｃ−Ｖ
ｂｅ）とＶａｅの間を振幅する論理信号Ｖｏｌｐは、後
段側論理回路２のｐチャンネルＭＯＳトランジスタＭｐ
のゲートに導通湘動信号として入力される。

Ｖ　ｏ　１　ｎは前段側の論理回路１からＶ　ｂ　ｅだ
けレベルシフト・アップされて出力される論理信号であ
って、そのレベルは、はぼ低側電源電位ＶｅｅからＶｂ
ａだけ上がった電位（：Ｖｅｅ＋Ｖｂｅ）と高側電源電
位Ｖｃｃの範囲で振幅する。この（Ｖｅｅ＋Ｖｂｅ）と
Ｖｃｃの間を振幅する論理信号Ｖｏｌｎは、後段側論理
回路２のｎチャンネルＭＯＳトランジスタＭｎのゲート
に導通駆動信号として入力される。

ＶｔｐはｐチャンネルＭＯＳトランジスタＭｐのしきい
値、ＶｔｎはｎチャンネルＭＯＳトランジスタＭｎのし
きい値である。ＶｔｐとＶｔｎは、Ｖ　ｔ　ｐ　＜　Ｖ
　ｔ　ｎの関係にある。

後段側論理回路２において、ｐチャンネルＭＯＳトラン
ジスタＭＰは、ＶｏｌｐがＶｔｐよりも高電位のときに
オフとなり、ＶｏｌｐがＶｔｐよりも低電位になるとオ
ン駆動される。また、ｎチャンネルＭＯＳトランジスタ
Ｍ　ｎ　Ｖ　ｏ　１　ｎがＶｔｎよりも低電位のときに
オフとなり、Ｖ　ｏ　１　ｎがＶｔｎよりも高電位にな
るとオン駆動される。

Ｖｏ２は、後段側論理回路２のＶｏ８）−ランジスタＭ
　Ｐ　ｐ　Ｍ　ｎが相補駆動されることによって出力さ
れる論理出力信号である。

前段側論理回路１から後段側論理回路２に入力される一
対の論理信号Ｖｏ　１　ｐ、　Ｖｏ　１　ｎは、前段側
論理回路１の論理入力信号Ｖｉｌに応じて、互いに一定
のレベル差（Ｖｂｅ）を保ちながら同相で変化する。

ＶｏｌｐおよびＶｏｌｎが共に低レベル領域にあるとき
には、Ｖ　ｏ　１　ｐ　＜　Ｖ　ｔ　ｐおよびＶｏｌｎ
＜Ｖｔｎであることにより、ＭｐがオンでＭｎがオフと
なって、Ｖｏ２は高レベルとなっている。

ここで、ＶｏｌｐおよびＶｏｌｎが低レベルから高レベ
ルに立ち上がる場合、先ず、ＶＯＩＰ＞ＶｔｐおよびＶ
ｏｌｎ＜Ｖｔｎとなる。この期間（ｔｏｆ）では、Ｍｐ
の方がオンからオフになって、Ｍｐ、Ｍｎ共にオフの状
態が生じる。この状態では、論理回路２の出力がＶｃｃ
とＶｅｅのいずれからも切り離された中立状態となるた
め、Ｖｏ２は今までの高レベルを維持する。

このあと、Ｖ　ｏ　１　ｐおよびＶ　ｏ　１　ｎがさら
に上昇して、Ｖｏｌｐ＞ＶｔＰおよびＶｏｌｎ）Ｖｔｎ
になると、Ｍｎがオフからオンになって、Ｍｐがオフで
Ｍｎがオンの状態となる。このときに到ってはじめて、
Ｖｏ２は、Ｖｃｃ側から能動的にプルダウンされるよう
になって、高レベルから低レベルに立ち下げられるよう
になる。これにより、Ｖｏ２は、所定の過渡遅延時間（
ｔ　ｓ）を経て正式な低レベルに達する。

このようにして、論理回路２の入力であるＶ。

１ｐおよびＶｏｌｎが低レベルから高レベルに立ち上が
ると、これにやや遅れて、Ｖｏ２が高レベルから低レベ
ルに立ち下がる。

この場合、ＶｏｌｐおよびＶｏｌｎが立ち上がるのに際
して、ＶｏｌｎはＶｏｌｐに対してｖｂｅだけレベルシ
フト・アップされていることにより、ＶｏｌｐよりもＶ
ｂｅだけ高いところから上昇する。つまり、Ｖｏｌｎは
Ｖｏｌｐよりもｖｂｅ分だけ先行して上昇する。このた
め、ＶｏｌｎがＶｔｎを越えるタイミングは、Ｖｏｌｐ
がＶｔｎを越えるタイミングよりも早くなる。Ｖｏｌｎ
は、ＶｏｌｐがＶｔｎよりも略Ｖｂｅだけ手前にある時
点で、Ｖｔｎに達することができる。したがって、Ｍｎ
がオフからオンにされるタイミングは、Ｖａｉｎが相対
的にレベルシフトされていない従来の場合に比べて大幅
に早められるようになる。これにより、Ｖｏ２は、Ｍｐ
、Ｍｎが共にオフの状態から抜は出して、Ｖｃｃ側から
能動的にプルダウンされるようになるタイミングが早め
られる。つまり、Ｖｏ２の立ち下がりが早められる。

一方、Ｖ　ｏ　１　ｐおよびＶｏｌｎが共に高レベル領
域にあるときには、Ｖｏｌｐ＞ＶｔｐおよびＶｏｌｎ）
Ｖｔｎであることにより、ＭｎがオンでＭｐがオフとな
って、Ｖｏ２は低レベルとなっている。

ここで、ＶｏｌｐおよびＶｏｌｎが高レベルから低レベ
ルに立ち下がる場合、先ず、Ｖ　ｏ　１　ｎ　＜Ｖｔｎ
およびＶｏｌｐ＞Ｖｔｐとなる。この期間（ｔｏｆ）で
は、Ｍｎの方がオンからオフになって、Ｍｐ、Ｍｎ共に
オフの状態が生じる。この状態では、論理回路２の出力
がＶｃｃとＶ　ｅ　ｅのいずれからも切り離された中立
状態となるため、ＶＯ２は今までの低レベルを維持する
。

このあと、ＶｏｌｐおよびＶｏｌｎがさらに下降して、
Ｖｏｌｎ（ＶｔｎおよびＶ　ｏ　１　ｐ　＜　Ｖ　ｔｐ
になると、ＭＰがオフからオンになって、Ｍｎがオフで
ＭＰがオンの状態となる。このときに到ってはじめて、
ＶＯ２は、Ｖｃｃ側から能動的にプルアップされるよう
になって、低レベルから高レベルへ立ち上げられるよう
になる。これにより、ＶＯ２は、所定の過渡遅延時間（
ｔ　ｓ）を経て正式な高レベルに達する。

このようにして、論理回路２の入力であるＶ。

１ｐおよびＶ　ｏ　１　ｎが高レベルから低レベルに立
ち下がると、これにやや遅れて、ＶＯ２が低レベルから
高レベルに立ち上がる。

この場合、ＶｏｌｐおよびＶ　ｏ　１　ｎが立ち下がる
のに際して、Ｖｏｌｐは、Ｖｏｌｎに対してＶｂｅだけ
レベルシフト・ダウンされていることにより、Ｖｏｌｎ
よりもＶｂｅだけ低いところから下降する。つまり、Ｖ
　ｏ　１　ｐはＶｏｌｎよりもＶｂｅ分だけ先行して下
降する。このため、Ｖ　ｏ　１ｐがＶｔｐ以下になるタ
イミングは、ＶｏｌｎがＶｔｐ以下になるタイミングよ
りも早くなる。Ｖｏｌｐは、ＶｏｌｎがＶｔｐよりも略
Ｖｂｅだけ手前にある時点で、Ｖｔｐ以下になることが
できる。したがって、ＭＰがオフからオンにされるタイ
ミングは、Ｖｏｌｐが相対的にレベルシフトされていな
い従来の場合に比べて大幅に早められるようになる。こ
れにより、ＶＯ２は、Ｍ　Ｐ　ｖ　Ｍ　ｎが共にオフの
状態から抜は出して、Ｖｃｃ側から能動的にプルダウン
されるようになるタイミングが早められる。つまり、Ｖ
Ｏ２の立ち下がりが早められる。

以上のように、高側電源電位と低側電源電位の間で相補
駆動される一対のスイッチ素子によって楕成される次段
の論理回路に入力信号を与える論理回路にあって、上記
一対のスイッチ素子を相補駆動する論理信号を互いに同
相かつレベルシフトされた２系統の論理信号に振り分け
ることにより、一方のスイッチ素子がオフになってから
他方のスイッチがオンになるまでの間の時間が短縮され
、これによって次段論理回路の出力が能動的にプルダウ
ンあるいはプルアップされる時期が早められるようにな
る。これにより、次段論理回路をその消費電力を増大さ
せることなく、その動作を高速化させることができるよ
うになる。

第３図は、上述した論理回路を多段接続して使用する場
合の回路例を示す、この場合、ＣＭＯＳトランジスタＭ
ｐとＭｎは、その間にドレイン・ノードにダイオードＤ
ｉが挿入されるとともに、それぞれのゲートが互いに分
離されて駆動されるようになる。

第４図は１本発明をバイポーラ・ＣＭＯ８論理回路に適
用した場合の実施例を示したものであって、レベルシフ
ト回路をなすダイオードＤｉは、出力段をなす一対のバ
イポーラ・トランジスタＱ１、Ｑ２の間に挿入されてい
る。

第５図は、本発明を多入力論理回路に適用した例を示し
たものであって、レベルシフト回路をなすダイオードＤ
ｉは、ｐチャンネルＭＯＳトランジスタＭｐｌ、Ｍｎ２
とｎチャンネルＭＯＳトランジスタＭｎｌ、Ｍｎ２の間
に挿入されている。

Ｍｐｌ、Ｍｐ２とＭｎｌ、Ｍｎ２の各ゲートに入力され
る論理信号はそれぞれ、前段側の論理回路にて互いに一
定のレベル差を持つようにレベルシフトされる。

第６図は、上記レベルシフト回路をなすダイオードＤｉ
をＣＭＯ８論理回路とともに半導体基板上に集積形成す
る場合の実施例を示したものであって、１０はｐ型シリ
コン半導体基板、１１はＰ＋型埋込層、１２はｎ＋型埋
込層、１３はｐ型ウェル層、１４はｎ型ウェル層、１６
ｎおよび１６ｐはソース拡散層、１７ｎおよび１７ｐは
ドレイン拡散層、１８はゲート電極、１９ｈおよび１９
ｐは多結晶シリコン層である。

ここで、多結晶シリコン１９ｎおよび１９ｐは、ｎチャ
ンネルＭＯＳトランジスタＭｎ側のｎ＋チャンネルドレ
イン拡散層１７とｐチャンネルＭＯＳトランジスタＭｐ
のｐ＋型ドレイン拡散層１７ｐを相互に接続するととも
に、Ｍｎ側のｎ＋型ドレイン拡散層１７からの染み出し
によってドープされたｐ導電性付与不純物とによって、
ｐｎ接合型のダイオードＤｉを形成している。

第７図は、上記レベルシフト回路をなすダイオードＤｉ
をバイポーラ・ＣＭＯＳ論理回路とともに半導体基板上
に集積形成する場合の実施例を示したものであって、２
０．２０’はバイポーラ・トランジスタＱｌ、Ｑ２のコ
レクタ領域をなすｎ型拡散層、２１はｐ型ベース拡散層
、２２はｎ＋型エミッタ拡散層である。

この場合は、Ｑｌ側のエミッタ拡散層２２とＱ２側（コ
レクタ拡散層だけを図示）のコレクタ拡散層２０′が、
多結晶シリコン層１９．１９Ｐによって形成されるダイ
オードＤｉを介して接続されている。ダイオードＤｉの
ｎ型半導体部分をなす多結晶シリコン層１９の部分は、
Ｑ２のｎ型コレクタ拡散層２０′の上に形成されること
によって、そのｎ型コレクタ拡散層２０′からｎチャン
ネル導電性付与不純物がドープされている。また、ダイ
オードＤｉのｐ型半導体部分をなす多結晶シリコンＭ　
１９　ｐの部分は、基板１０に形成されたｐ＋拡散暦２
３の上に形成されることによって。

そのｐ＋拡散肩２３からｐ導電性付与不純物がドープさ
れている。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、相補駆動されるスイッチ素子は、ＭＯＳあるい
はバイポーラ以外のタイプのスイッチ素子例えばＭＩＳ
　（金属−絶縁物一半導体）型トランジスタであっても
よい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯＳ論理回路お
よびバイポーラ・ＣＭＯＳ論理回路に適用した場合につ
いて説明したが、それに限定されるものではなく、上記
以外の論理回路例えばＴＴＬなどにも適用できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、ＣＭＯＳ論理回路などのような相補素子によ
って構成される論理回路を、その消費電力を増大させる
ことなく、その動作の高速化させることができる、とい
う効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例による論理回路を示す、 第２図は第１図に示した論理回路の動作を説明するため
の図。 第３図は本発明は発明による論理回路を多段接続する場
合の実施例を示す図、 第４図は本発明をバイポーラ・ＣＭＯＳ論理回路に適用
した場合の実施例を示す図。 第５図は本発明を多入力論理回路に適用した場合の実施
例を示す図。 第６図は本発明によるＣＭＯＳ論理回路を半導体基板に
集積形成する場合の実施例を示す図。 第７図は本発明によるバイポーラ・ＣＭＯＳ論理回路を
半導体基板に集積形成する場合の実施例を示す図、 第８図は従来のＣＭＯＳ論理回路の構成例を示す図、 第９図は第８図に示した論理回路の動作を説明するため
の図である。 １．２・・・・論理回路、Ｍｎ、Ｍｐ・・・・相補駆動
される一対のスイッチング素子であるＣＭＯＳトランジ
スタ、Ｄｉ・・・・レベルシフト回路を形成するダイオ
ード、Ｖｏｌｐ、Ｖｏｌｎ・・・・互いにレベルシフト
され、かつ同相の論理信号、ｔｏｆ・・・・Ｍｐ、Ｍｎ
が共にオフになる期間。 第 図 第 図 第 図 第 図 策 図 第 図 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、高側電源電位と低側電源電位の間で相補駆動される
   一対のスイッチ素子によって構成される次段の論理回路
   に入力信号を与える論理回路であって、上記一対のスイ
   ッチ素子を相補駆動する論理信号を互いに同相かつ相対
   的にレベルシフトされた２系統の論理信号に振り分ける
   レベルシフト回路を備えた論理回路。 ２、相補型出力回路を構成する一対のスイッチ素子の間
   に電圧降下素子を挿入することにより、この電圧降下素
   子の両端から、互いに同相かつレベルシフトされた２系
   統の論理信号を得ることを特徴とする特許請求の範囲第
   １項記載の論理回路。 ３、レベルシフト回路をダイオードで構成したことを特
   徴とする特許請求の範囲第１項または第２項記載の論理
   回路。