KR970008886A - 모스 트랜지스터를 이용한 논리게이트 회로 - Google Patents

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KR970008886A KR1019950021015A KR19950021015A KR970008886A KR 970008886 A KR970008886 A KR 970008886A KR 1019950021015 A KR1019950021015 A KR 1019950021015A KR 19950021015 A KR19950021015 A KR 19950021015A KR 970008886 A KR970008886 A KR 970008886A
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    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Abstract

이 발명은 모스 전계효과 트랜지스터(MOS FET : Mxide Semiconductor Fidld Effect Transistor)를 이용하여 논리곱회로(Logic AND circuit)와 논리합회로(Logic OR circuit)를 구성한 논리게이트에 회로에 관한 것으로서, 종래의 회로에 비해 트랜지스터 갯수를 2개 줄일 수 있는 2입력, 3입력, 3입력 및 4입력 논리합회로와 2입력, 3입력 및 4입력 논리곱회로를 제공할 수 있으며, 입력전압의 레벨에 관계없이 출력전압의 로우레벨이 0볼트보다 큰 전압을 갖게 하고 출력전압의 하이레벨이 5볼트보다 작은 전압을 갖게 함으로써 출력전압의 로우레벨로의 전이속도 및 하이레벨로의 전이속도를 개선할 수 있다.

Description

모스 트랜지스터를 이용한 논리게이트 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 이 발명의 원리를 설명하는 조합 모스회로를 도시한 것이고, 제3도는 이 발명의 제1실시예에 따른 2입력 논리합회로를 도시한 것이고, 제12도는 이 발명의 제3실시예에 따른 4입력 논리합회로를 도시한 것이다.

Claims (8)

  1. 제1입력전압이 게이트단에 인가되게 하고 그라운드 전압이 소스단에 인가되도록 연결된 제1P모스 트랜지스터와; 제2입력전압이 게이트단에 인가되게 하고 소스단이 상기 제1P모스 트랜지스터의 드레인단과 연결된 2P모스 트랜지스터와; 제1입력전압이 게이트단에 인가되고, 전원전압이 소스단에 인가되며, 드레인단이 상기 제2P모스 트랜지스터의 드레인단과 연결된 상기 제1P모스 트랜지스터와; 제2입력전압이 게이트단에 인가되고, 전원전압이 소스단에 인가되며, 드레인단이 상기 제2P모스 트랜지스터 드레인단과 연결된 제2N모스 트랜지스터로 구성되어, 상기 제1및 제2입력전압 중 어느 하나 이상이 하이레벨일 경우에는 제1P모스 트랜지스터의드레인단 전압이 하이레벨로 되는 동작을 수행하는 것을 특징으로 하는 2입력 논리합회로.
  2. 제1항에 있어서, 상기한 제1 및 제2P모스 트랜지스터의 베이스단에는 전원전압이 인가되고, 상기한 제1 및 제2P모스 트랜지스터의 베이스단에는 그라운드 전압이 인가되는 것을 특징으로 하는 2입력 논리합회로.
  3. 제1항에 있어서, 제3입력전압이 게이트단에 인가되게 하고, 상기 제1 및 제2P모스 트랜지스터에 직렬로 연결된 P모스 트랜지스터와; 제3입력전압이 게이트단에 인가되게 하고, 제1 및 제2P모스 트랜지스터에 병렬로 연결된 N모스 트랜지스터를 부가하여 포함하는 것을 특징으로 하는 3입력 논리합회로.
  4. 제1항에 있어서, 제3입력전압이 게이트단에 인가되게 하고, 상기 제1 및 제2P모스 트랜지스터에 직렬로 연결된 4P모스 트랜지스터와; 제3입력전압이 게이트단에 인가되게 하고, 상기 제1~제3P모스 트랜지스터에 병렬로 연결된 4N모스 트랜지스터를 부가하여 포함하는 것을 특징으로 하는 4입력 논리합회로.
  5. 제1입력전압이 게이트단에 인가되게 하고 그라운드 전압이 소스단에 인가되도록 연결된 제1P모스 트랜지스터와; 제2입력전압이 게이트단에 인가되고, 그라운드 전압이 소스단에 인가되며, 드레인단이 상기 제1P모스 트랜지스터의 드레인단과 연결된 제2P모스 트랜지스터와; 제1입력전압이 게이트단에 인가되고, 드레인단이 상기 제1P모스 트랜지스터의 드레인단과 연결된 제1N모스 트랜지스터와; 제2입력전압이 게이트단에 인가되고, 전원전압이 소스단에 인가되며, 드레인단이 상기 제1N모스 트랜지스터의 소스단과 연결된 제2N모스 트랜지스터로 구성되어, 상기 제1입력전압 및 제2입력전압이 모두 하이레벨일 경우에만 상기 제1N모스 트랜지스터의 드레인단 전압이 하이레벨로 되도록 동작하는 것을 특징으로하는 2입력 논리곱회로.
  6. 제5항에 있어서, 상기한 제1및 제2P모스 트랜지스터의 베이스단에는 전원전압이 인가되고, 상기한 제1 및 제1N모스 트랜지스터의 베이스단에는 그라운드 전압이 인가되는 것을 특징으로 하는 2입력 논리곱회로.
  7. 제5항에 있어서, 제3입력전압이 게이트단에 인가되게 하고, 상기 제1및 제2P모스 트랜지스터에 병렬로 연결된 P모스 트랜지스터와; 제3입력전압이 게이트단에 인가되게 하고, 상기 제1및 제2N모스 트랜지스터에 직렬로 연결된 N모스 트랜지스터를 부가하여 포함하는 것을 특징으로 하는 3입력 논리합회로.
  8. 제5항에 있어서, 제3입력전압이 게이트단에 인가되게 하고, 상기 제1및 제2P모스 트랜지스터에 병렬로 연결된 제3P모스 트랜지스터와; 제4입력전압이 게이트단에 인가되게 하고, 상기 제1~제3P모스 트랜지스터에 병렬로 연결된 제4P모스 트랜지스터와; 제3입력전압이 게이트단에 인가되게 하고, 상기 제1및 제2N모스 트랜지스터에 직렬로 연결된 제3N모스 트랜지스터와; 제4입력전압이 게이트단에 인가되게 하고, 상기 제1~제3P모스 트랜지스터에 직렬로 연결된 제4N모스 트랜지스터를 부가하여 포함하는 것을 특징으로 하는 4입력 논리곱회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950021015A 1995-07-18 1995-07-18 모스 트랜지스터를 이용한 논리게이트 회로 KR0182028B1 (ko)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100748360B1 (ko) * 2006-08-08 2007-08-09 삼성에스디아이 주식회사 논리 게이트 및 이를 이용한 주사 구동부와 유기전계발광표시장치
KR100748361B1 (ko) * 2006-08-08 2007-08-09 삼성에스디아이 주식회사 논리 게이트 및 이를 이용한 주사 구동부와 유기전계발광표시장치
US8354979B2 (en) 2006-08-08 2013-01-15 Samsung Display Co., Ltd. Logic gate, scan driver and organic light emitting diode display using the same

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