JPS62105527A - 複数個のｓｔｌ型論理セルの並列制御回路 - Google Patents
複数個のｓｔｌ型論理セルの並列制御回路Info
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- JPS62105527A JPS62105527A JP61258061A JP25806186A JPS62105527A JP S62105527 A JPS62105527 A JP S62105527A JP 61258061 A JP61258061 A JP 61258061A JP 25806186 A JP25806186 A JP 25806186A JP S62105527 A JPS62105527 A JP S62105527A
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
本発明は複数個のショットキトクンジスタ論理（ＳＴＬ
）型論理セルの並列制御回路に係る。
）型論理セルの並列制御回路に係る。
ＳＴＬ型論理セルを第１Ａ図〜第１Ｂ図に示す。
セルはＮＰＮ）９ンジスタＴと、このトランジスタのベ
ースとコレクタとの接続部に並列接続し、ベースからコ
レクタへ伝導する第１型ＳＰのショットキダイオードと
、出力端子Ｓｌから８４とトランジスタＴのコレクタと
の間を伝導する第２型ＳＴＩから８Ｔ４のショットキダ
イオードと、入力端子Ｅにも接続するトランジスタＴの
ベースに接続する一方、供給電圧ｖＣＣに連結する抵抗
体Ｒとで構成される。トランジスタＴのエのエミツタは
接地している。
ースとコレクタとの接続部に並列接続し、ベースからコ
レクタへ伝導する第１型ＳＰのショットキダイオードと
、出力端子Ｓｌから８４とトランジスタＴのコレクタと
の間を伝導する第２型ＳＴＩから８Ｔ４のショットキダ
イオードと、入力端子Ｅにも接続するトランジスタＴの
ベースに接続する一方、供給電圧ｖＣＣに連結する抵抗
体Ｒとで構成される。トランジスタＴのエのエミツタは
接地している。
この檀のセルは、＊＃：体Ｔ、ＳＰ及びＳ Ｔ １２）
’らＳＴ４全体が、中間絶縁壁なしに単一のハウジング
内に一体化可能である故に集積回路にて占める表面積は
極めて小さい。ＳＰ及びＳＴショットキダイオードの場
合、ＳＰダイオードの直接電圧降下（ＶＳＰ）はＳＴダ
イオード中の直接電圧降下（ＶＳＴ）を上回る。例えば
ＳＰダイオードはＮ型プラチナシリサイド／シリコンの
ショットキダイオードで直接電圧降下が２５℃で約６２
０ ｍＶＶＳＴダイオードはＮ型チタニウム／シリコン
のショットキダイオードで直接電圧降下が２５℃で約４
２０ｍＶ、即ちＶＳＰ−ＶＳＴ−２００ｍＶである。理
論的にはこの電圧差は温度と共に僅かに変化する。
’らＳＴ４全体が、中間絶縁壁なしに単一のハウジング
内に一体化可能である故に集積回路にて占める表面積は
極めて小さい。ＳＰ及びＳＴショットキダイオードの場
合、ＳＰダイオードの直接電圧降下（ＶＳＰ）はＳＴダ
イオード中の直接電圧降下（ＶＳＴ）を上回る。例えば
ＳＰダイオードはＮ型プラチナシリサイド／シリコンの
ショットキダイオードで直接電圧降下が２５℃で約６２
０ ｍＶＶＳＴダイオードはＮ型チタニウム／シリコン
のショットキダイオードで直接電圧降下が２５℃で約４
２０ｍＶ、即ちＶＳＰ−ＶＳＴ−２００ｍＶである。理
論的にはこの電圧差は温度と共に僅かに変化する。
この論理セルは２糧類の状態、即ち低入力／高出力又は
高大力／低出力の何れかをとることが可能なインバータ
を構成する。
高大力／低出力の何れかをとることが可能なインバータ
を構成する。
この積のセルのいき値電圧を試験するためには。
入力を先行セルの出力に接続し、出力を次のセルの入力
に接続する。セルの高状態（低入力／高出力）において
、このセルのトランジスタは阻止されるが、先行及び後
続セルのトランジスタは伝導性である。こうしてセルの
出力端子は、伝導トランジスタのベース−エのエミツタ
電圧に相応する電圧ｖＳ（１）、言い換ニレばＶＳ （
１）−ＶＢＥであル、入力端子ｔＸｔｌｔ圧ＶＥ （０
）−ＶＢＥ−ＶＳＰ＋ＶＳＴにあるか又は以下に示す数
値例においてはＶＢＥ−０，２Ｖである。低状態（相半
するセルのトランジスタは伝導性）Ｉｃおいて、入力及
び出力電圧は逆になる。即ちＶＥ（１）−ＶＢＥ及びＶ
Ｓ （ｏ）−ＶＢＥ−ＶＳＰ＋ＶＳＴである。
に接続する。セルの高状態（低入力／高出力）において
、このセルのトランジスタは阻止されるが、先行及び後
続セルのトランジスタは伝導性である。こうしてセルの
出力端子は、伝導トランジスタのベース−エのエミツタ
電圧に相応する電圧ｖＳ（１）、言い換ニレばＶＳ （
１）−ＶＢＥであル、入力端子ｔＸｔｌｔ圧ＶＥ （０
）−ＶＢＥ−ＶＳＰ＋ＶＳＴにあるか又は以下に示す数
値例においてはＶＢＥ−０，２Ｖである。低状態（相半
するセルのトランジスタは伝導性）Ｉｃおいて、入力及
び出力電圧は逆になる。即ちＶＥ（１）−ＶＢＥ及びＶ
Ｓ （ｏ）−ＶＢＥ−ＶＳＰ＋ＶＳＴである。
高状態と低状態との間の電位差は、この種の論狸回路に
ては比較的小さく約０．２Ｖであることに留意されたい
・ さてＳＴＬセルの出力容量、即ち十分に作動させたまま
でこの種のセルと協働可能な出力端子の数（第１Ａ図の
実例にては４個）について以下に記載する。低出力状態
において、トランジスタＴは伝導性で、このトランジス
タにおける電流はセルと協働する出力端子の数ｎによっ
て変化する。
ては比較的小さく約０．２Ｖであることに留意されたい
・ さてＳＴＬセルの出力容量、即ち十分に作動させたまま
でこの種のセルと協働可能な出力端子の数（第１Ａ図の
実例にては４個）について以下に記載する。低出力状態
において、トランジスタＴは伝導性で、このトランジス
タにおける電流はセルと協働する出力端子の数ｎによっ
て変化する。
実際各出力端子は次のセルの抵抗体Ｒを介して供給源ｖ
ＣＣに接続する。もし出力端子の数がｎに等しい場合、
トランジスタを流れる電流はほぼ（ｎ＋１ ）（ＶＣＣ
−ＶＢＥ）／Ｒに等しい。トランジスタのコレクターエ
のエミツタ電流が増加すると、このトランジスタのベー
ス−エのエミツタ電圧降下ＶＢＢが増加することは既知
である。
ＣＣに接続する。もし出力端子の数がｎに等しい場合、
トランジスタを流れる電流はほぼ（ｎ＋１ ）（ＶＣＣ
−ＶＢＥ）／Ｒに等しい。トランジスタのコレクターエ
のエミツタ電流が増加すると、このトランジスタのベー
ス−エのエミツタ電圧降下ＶＢＢが増加することは既知
である。
従って前述の如く、高状態ＶＳ （１）−ＶＢＥＩ及び
低状態ＶＳ （０）−ＶＢＥ２−ＶＳＰ＋ＶＳＴの場合
、ＶＢＥ２はｖＢＥｌよりも大きいのでトランジスタの
高低レベルはより接近する。更にベース−エのエミツタ
電圧の増加はベース電流の増加に相当し、従ってショッ
トキダイオードＳＰの電流減少になるので、該ショット
キダイオードの電圧降下が増加することになり、更に低
状態ＶＳ（０）におけるいき値電圧が増加することにな
ってＶＳ（１）に接近する。従って論理回路の高低状態
の差別がなくなる。実際の計算から分かることであるが
。
低状態ＶＳ （０）−ＶＢＥ２−ＶＳＰ＋ＶＳＴの場合
、ＶＢＥ２はｖＢＥｌよりも大きいのでトランジスタの
高低レベルはより接近する。更にベース−エのエミツタ
電圧の増加はベース電流の増加に相当し、従ってショッ
トキダイオードＳＰの電流減少になるので、該ショット
キダイオードの電圧降下が増加することになり、更に低
状態ＶＳ（０）におけるいき値電圧が増加することにな
ってＶＳ（１）に接近する。従って論理回路の高低状態
の差別がなくなる。実際の計算から分かることであるが
。
ＳＴＬセルの出力容量は約４の値に限定される。
即ち４個以上のショットキダイオードＳＴを出力と並列
に接続することは出来ない。
に接続することは出来ない。
従ってセルユニットの出力容量が４に限定されている故
に、単一信号にてｎ個（４以上の数）のセルを制御する
ことを望む場合、並列になったｎ／４の基本セルに相当
する制御セルＣＡを製造する必要がある。実際このこと
は、抵抗体Ｒの値を係数ｎ ／ ４で割ることによって
トランジスタＴとダイオードＳＰの表面に同一係数を乗
することによって実施される。ｎ個の制御セルＣ１から
Ｃｎの方へｎ個の接続部を回避するために、セルＣＲＡ
のｎ個の出力ダイオード５ＴＡ１から５ＴＡｎを制御セ
ルの入力端子附近に位置決めするように移動させる。か
（て単一接続部が制御信号を分散させる。これは第４Ｂ
図にボす先行技術による解決法である。
に、単一信号にてｎ個（４以上の数）のセルを制御する
ことを望む場合、並列になったｎ／４の基本セルに相当
する制御セルＣＡを製造する必要がある。実際このこと
は、抵抗体Ｒの値を係数ｎ ／ ４で割ることによって
トランジスタＴとダイオードＳＰの表面に同一係数を乗
することによって実施される。ｎ個の制御セルＣ１から
Ｃｎの方へｎ個の接続部を回避するために、セルＣＲＡ
のｎ個の出力ダイオード５ＴＡ１から５ＴＡｎを制御セ
ルの入力端子附近に位置決めするように移動させる。か
（て単一接続部が制御信号を分散させる。これは第４Ｂ
図にボす先行技術による解決法である。
前文に示す如くダイオードを配置しないで制御接続部に
制御セルのｎ個の入力を接続させる解決法は、檀々の理
由で適用不能である。特に制御すべきセルの全てのベー
ス−エのエミツタ接合部カ並列で、更に例えば集積回路
のトランジスタの類似欠陥又は傷や、エのエミツター基
板接続部のインピーダンス差或いは異なる電流値の故に
該セルのベース−エのエミツタ電圧相互間に僅かなシフ
ト又は不一致が存在すると、出力にて論理ゼロを確立し
なくなるようなセルが出て来るようになる。このような
種々の理由（工、要約して「ホッギング効果（Ｈｏｇｇ
ｉｎｇ ｅｆｆｅｃｔ） Ｊと称される。
制御セルのｎ個の入力を接続させる解決法は、檀々の理
由で適用不能である。特に制御すべきセルの全てのベー
ス−エのエミツタ接合部カ並列で、更に例えば集積回路
のトランジスタの類似欠陥又は傷や、エのエミツター基
板接続部のインピーダンス差或いは異なる電流値の故に
該セルのベース−エのエミツタ電圧相互間に僅かなシフ
ト又は不一致が存在すると、出力にて論理ゼロを確立し
なくなるようなセルが出て来るようになる。このような
種々の理由（工、要約して「ホッギング効果（Ｈｏｇｇ
ｉｎｇ ｅｆｆｅｃｔ） Ｊと称される。
先行技術の欠点を以下に示す。
一輪埋ゼロを確実ならしめるために、制御セルは比較的
長い接続部（ｎは約２００から１０００）を介して制御
されるセルのｎ電流を吸収しなければならず、かくて制
御セルはＳＴＬ論理ジャンプ（すでにそれ自体小さい）
Ｄ）ら差し引（べき電圧降下を限定するために極めて大
ぎなものでなければならないので空間の無駄となり浮遊
容量が高くなる。
長い接続部（ｎは約２００から１０００）を介して制御
されるセルのｎ電流を吸収しなければならず、かくて制
御セルはＳＴＬ論理ジャンプ（すでにそれ自体小さい）
Ｄ）ら差し引（べき電圧降下を限定するために極めて大
ぎなものでなければならないので空間の無駄となり浮遊
容量が高くなる。
一変位ダイオードＳＴは各々の絶縁ハウジングを有する
必要があるのでここでも場所をとり、制御ラインにおけ
る浮遊容量が極めて高（なる（・ヘウジング容量／基板
のｎ倍）。
必要があるのでここでも場所をとり、制御ラインにおけ
る浮遊容量が極めて高（なる（・ヘウジング容量／基板
のｎ倍）。
ラインにおける浮遊容量全体（メタライゼーション及び
ダイオード）は、入力が論理ｌであるセルユニットの単
一の基本電流によってのみ補償可能１悪の場合ｎ−を入
力が論理ゼロにある）であり、従って移行０／１が著し
く遅れる。
ダイオード）は、入力が論理ｌであるセルユニットの単
一の基本電流によってのみ補償可能１悪の場合ｎ−を入
力が論理ゼロにある）であり、従って移行０／１が著し
く遅れる。
ｎ−１人力が０の状態にあるような最悪の場合１．変位
したｎ−１ダイオードの逆漏えい電流は。
したｎ−１ダイオードの逆漏えい電流は。
ｌの状態にて単一人力の有効電流で・ら差し引かれる。
ＳＴダイオードのいき値は低いので、逆電流は１５０℃
にて特に強力である。
にて特に強力である。
一制御セルの入力電流が出力電流の４分の１で、基本電
流のｎ倍であるので、単一基本セルによって中央を確実
ならしめる以前に数個の縦続制御回路を設ける必要があ
り、従って場所をとり、消費力が増大し、伝搬時間が長
くなる。
流のｎ倍であるので、単一基本セルによって中央を確実
ならしめる以前に数個の縦続制御回路を設ける必要があ
り、従って場所をとり、消費力が増大し、伝搬時間が長
くなる。
前記欠点の故に、前記方法によって多数のＳＴＬゲー）
（２００から１０００ ）を並列Ｋｉ［接制御すること
は極めて困難であるか又は不可能になっている。例えば
使用の多いパイプライン型の論理構造の中には、計算の
平行関係が連続制御の平行関係を伴う故に、単一信号に
よる（例えばレジスタクロック信号によって）多数の論
理ゲートの制御が必要となるものもある。
（２００から１０００ ）を並列Ｋｉ［接制御すること
は極めて困難であるか又は不可能になっている。例えば
使用の多いパイプライン型の論理構造の中には、計算の
平行関係が連続制御の平行関係を伴う故に、単一信号に
よる（例えばレジスタクロック信号によって）多数の論
理ゲートの制御が必要となるものもある。
本発明の目的は簡単な方法で、又表面積の少ない集積回
路を使用することによって前記成果を得るようにしたも
のである。
路を使用することによって前記成果を得るようにしたも
のである。
２：ｌ）かる目的を念頭において、本発明はＳＴＬと称
する多数の論理セルの並列制御回路を提供するものであ
り、これらのセルは、トランジスタと。
する多数の論理セルの並列制御回路を提供するものであ
り、これらのセルは、トランジスタと。
このトランジスタのベースとコレクタとの間にて接続さ
れる第１シヨツトキダイオードと、前記トランジスタの
コレクタに接続する第２シヨツトキダイオードと、トラ
ンジスタのベースに接続する入力端子と、第２シヨツト
キダイオードに接続する出力端子と、抵抗体を介してト
ランジスタのベースと接続する給電端子と、前記トラン
ジスタのエのエミツタに接続する接地端子とを包含する
。
れる第１シヨツトキダイオードと、前記トランジスタの
コレクタに接続する第２シヨツトキダイオードと、トラ
ンジスタのベースに接続する入力端子と、第２シヨツト
キダイオードに接続する出力端子と、抵抗体を介してト
ランジスタのベースと接続する給電端子と、前記トラン
ジスタのエのエミツタに接続する接地端子とを包含する
。
この回路にて並列セルの給電端子は、前記セルに与えら
れるべき論理信号によって制御されるスイッチング製電
を介して給電源と接続され、前記セルの入力端子は他の
ＳＴＬセルの出力端子に接続する。
れるべき論理信号によって制御されるスイッチング製電
を介して給電源と接続され、前記セルの入力端子は他の
ＳＴＬセルの出力端子に接続する。
本発明の１実施例において、第１状態においてスイッチ
ング装置はＳＴＬセルの基準供給電圧を供給し、第２状
態において接地レベルに近い電圧を供給する。
ング装置はＳＴＬセルの基準供給電圧を供給し、第２状
態において接地レベルに近い電圧を供給する。
本発明の別の実施例においては、スイッチング装置は基
準電源に接続し、第２゛高電圧源と、第１状態にて１回
路のトランジスタの電圧降下の補償を介して基準電源と
全く同じ電圧を供給する装置とを包含する。
準電源に接続し、第２゛高電圧源と、第１状態にて１回
路のトランジスタの電圧降下の補償を介して基準電源と
全く同じ電圧を供給する装置とを包含する。
本発明の１実施例において、整流装置は、−少ナクとも
１個の入力ショットキダイオードと。
１個の入力ショットキダイオードと。
一第１人カショットキトランジスタと、−ベースが第１
シヨツトキトランジスタのエのエミツタと接続し、エの
エミツタが接地してそれのコレクタが出力端子と接続す
る第２シヨツトキダイオードと、 −第２電圧源と前記出力端子との間にダーリントン回路
を形成する２個のトランジスタにして。
シヨツトキトランジスタのエのエミツタと接続し、エの
エミツタが接地してそれのコレクタが出力端子と接続す
る第２シヨツトキダイオードと、 −第２電圧源と前記出力端子との間にダーリントン回路
を形成する２個のトランジスタにして。
該第１トランジスタのベースが。
（ｍｌ第１シヨツトキトランジスタのコレクタと。
（ｂｌバイアス化抵抗体を通る第２電圧源と、（Ｃ１２
個のダイオードを介して前記基準電圧を供給する第１電
源とに 接続するようにしたものとを包含する。
個のダイオードを介して前記基準電圧を供給する第１電
源とに 接続するようにしたものとを包含する。
本発明の他の特徴及び利点は１本発明の好適実施例を示
す添付の図面を参照して以下に詳述する。
す添付の図面を参照して以下に詳述する。
第２図は多数の並列ＳＴＬセルＣ１＊ Ｃ２・・・・・
・Ｃｊ・・・・・・を示すものであり、出力端子Ｅと、
給電端子Ａと、出力端子Ｓとを備えるブロックユニット
型式として簡単に図示してあり１通常各セルは４個まで
の出力端子を包含することは十分に理解される。出力端
子は各々個別に給電されるチェーンの他のセルに接続す
る。入力端子Ｅは他方のＳＴＬセルの出力端子に接続す
る。
・Ｃｊ・・・・・・を示すものであり、出力端子Ｅと、
給電端子Ａと、出力端子Ｓとを備えるブロックユニット
型式として簡単に図示してあり１通常各セルは４個まで
の出力端子を包含することは十分に理解される。出力端
子は各々個別に給電されるチェーンの他のセルに接続す
る。入力端子Ｅは他方のＳＴＬセルの出力端子に接続す
る。
本発明の基本概念は、入力端子Ｅに作用するよりはむし
ろ供給電圧を切換えることによって並列セルＣｔ、Ｃ２
・・・・・・Ｃｊ・・・・・・に渡る切換えを確実ｌら
しめることである。論理的結論結果として本明細書に記
載の本概念は論理回路制御分野にて一般に実施されてい
ないことに留意されたい。実際第２図のセルＣは端子Ｅ
、Ａ及びＳを表示することによって示しであるが、一般
に論理回路の考案者は入力／出力端子を考慮するだけで
、論理ダイアグラムに動力端子も接地端子も示さないが
、これら電力及び接地端子は従来は所定の一定電位に接
続する回路には不可欠の構成エレメントであるとされて
きた。
ろ供給電圧を切換えることによって並列セルＣｔ、Ｃ２
・・・・・・Ｃｊ・・・・・・に渡る切換えを確実ｌら
しめることである。論理的結論結果として本明細書に記
載の本概念は論理回路制御分野にて一般に実施されてい
ないことに留意されたい。実際第２図のセルＣは端子Ｅ
、Ａ及びＳを表示することによって示しであるが、一般
に論理回路の考案者は入力／出力端子を考慮するだけで
、論理ダイアグラムに動力端子も接地端子も示さないが
、これら電力及び接地端子は従来は所定の一定電位に接
続する回路には不可欠の構成エレメントであるとされて
きた。
本発明によれば、並列セルの電力端子Ａは単一の給電回
路に接続するがこの回路は並列に接続するセルを包含す
る論理ネットワークのその他の全てのＳＴＬセルに加え
られる電源ｖｃｃｔｔ高レベルにて供給する。このため
に制御回路は２個の電源に接続し、第１電＃ＶＣＣはネ
ットワークの全てのＳＴＬセルに給電するだめのもので
、この動力電圧は一般に約２ｖの値であり、第２動力電
圧Ｖ２は電源ｖＣＣよりも高電位で例えば５ｖである。
路に接続するがこの回路は並列に接続するセルを包含す
る論理ネットワークのその他の全てのＳＴＬセルに加え
られる電源ｖｃｃｔｔ高レベルにて供給する。このため
に制御回路は２個の電源に接続し、第１電＃ＶＣＣはネ
ットワークの全てのＳＴＬセルに給電するだめのもので
、この動力電圧は一般に約２ｖの値であり、第２動力電
圧Ｖ２は電源ｖＣＣよりも高電位で例えば５ｖである。
かかる電源ｖ２は従来のＳＴＬ構造に？いても既に利用
されており、入力／出力インタフェースに給電する働き
をしている。
されており、入力／出力インタフェースに給電する働き
をしている。
第２図に示す制御回路は、単数又は複数個のＳＴＬ回路
１）の出力部と接続する入力部１０を包含し、それの入
力端子ＥはＳＴ型ショットキダイオード１２を介して例
えば多（の実例の中でパルス型信号である制御信号を受
ける。セル１）の電力端子ＡはｖＣＣ電圧（又は電圧ｖ
１）を受け、出力端子はショットキトランジスタ１３、
即ち従来のバイポーラ・トランジスタとＳＴＬセルのト
ランジスタの如きＳＰダイオードを並列に組み合わせる
ことＫよって構成するトランジスタに接続する。このト
ランジスタ１３のエのエミツタはショットキトランジス
タ１４のベースに接続され、トランジスタ１４のエのエ
ミツタは接地し、そのコレクタはセルＣＩ 、Ｃ２・・
・・・・Ｃｊ・・・・・・の電力端子金ての共通制御端
子１５と接続する。更にトランジスタ１４のベースは抵
抗体１６とショットキダイオード１７を直列に包含する
回路を介して接地する。
１）の出力部と接続する入力部１０を包含し、それの入
力端子ＥはＳＴ型ショットキダイオード１２を介して例
えば多（の実例の中でパルス型信号である制御信号を受
ける。セル１）の電力端子ＡはｖＣＣ電圧（又は電圧ｖ
１）を受け、出力端子はショットキトランジスタ１３、
即ち従来のバイポーラ・トランジスタとＳＴＬセルのト
ランジスタの如きＳＰダイオードを並列に組み合わせる
ことＫよって構成するトランジスタに接続する。このト
ランジスタ１３のエのエミツタはショットキトランジス
タ１４のベースに接続され、トランジスタ１４のエのエ
ミツタは接地し、そのコレクタはセルＣＩ 、Ｃ２・・
・・・・Ｃｊ・・・・・・の電力端子金ての共通制御端
子１５と接続する。更にトランジスタ１４のベースは抵
抗体１６とショットキダイオード１７を直列に包含する
回路を介して接地する。
トランジスタ１３のベースはバイアス化抵抗体１８を介
して電源■２と接続し、それのコレクタは抵抗体１９を
介して腑）−の動力電圧ｖ２と接続する。同様にトラン
ジスタ１３のコレクタはＮＰＮ型トランジスタ２１でダ
ーリントン取付けしたＮＰＮ型トランジスタ２００ベー
スに接続する。
して電源■２と接続し、それのコレクタは抵抗体１９を
介して腑）−の動力電圧ｖ２と接続する。同様にトラン
ジスタ１３のコレクタはＮＰＮ型トランジスタ２１でダ
ーリントン取付けしたＮＰＮ型トランジスタ２００ベー
スに接続する。
＋２０ちトランジスタ２０及び２１のコレクタは相互接
続して電源ｖ２に接続するが、トランジスタ２０のエの
エミツタはトランジスタ２１０ベースに接続する。トラ
ンジスタ２１のエのエミツタは並列に制御されるセルの
電源と共通に端子１５に接続する。
続して電源ｖ２に接続するが、トランジスタ２０のエの
エミツタはトランジスタ２１０ベースに接続する。トラ
ンジスタ２１のエのエミツタは並列に制御されるセルの
電源と共通に端子１５に接続する。
トランジスタ２０のエのエミツタ及びベースは、ショッ
トキダイオード２２によって切断され、一連の抵抗体２
３とショットキダイオード２４とにおいて、トランジス
タ２１０ベースとエのエミツタとの接続はこのトランジ
スタの飽和を阻止する。更に。
トキダイオード２２によって切断され、一連の抵抗体２
３とショットキダイオード２４とにおいて、トランジス
タ２１０ベースとエのエミツタとの接続はこのトランジ
スタの飽和を阻止する。更に。
トランジスタ２０のベースは直列に接続する２個のダイ
オード２５及び２６によって効力電圧Ｖ１に接続し、こ
れらダイオードはベースとコレクタが短絡するベース−
エのエミツタ接続部によって構成される。２個のダイオ
ード２５及び２６の中間点は抵抗体２７を介して電源ｖ
２に接続する。
オード２５及び２６によって効力電圧Ｖ１に接続し、こ
れらダイオードはベースとコレクタが短絡するベース−
エのエミツタ接続部によって構成される。２個のダイオ
ード２５及び２６の中間点は抵抗体２７を介して電源ｖ
２に接続する。
第１状態において、トランジスタ１４は伝導性であり、
端子１５は接地電位プラス約０．２ｖにある。第２状態
において、トランジスタ２０及び２１は伝導性である。
端子１５は接地電位プラス約０．２ｖにある。第２状態
において、トランジスタ２０及び２１は伝導性である。
端子１５の電位を決定するためには、この電位はトラン
ジスタ２０及び２１におけるベース−エのエミツタ電圧
降下（ＶＢＥ２０＋ＶＢＦＪ２１）によって減少するト
ランジスタ２０のベースの電位に等しい。トランジスタ
２０のべ−スの電位自体は、電位Ｖｌ（又はＶＣＣ）７
”ラスダイオード２５及び２６における電位降下（ｖＢ
Ｅ２５＋ｖＢＥ２６）に等しい。従って、ｍ子１５は電
位Ｖ１＋ＶＢＥ２６＋ＶＢＥ２５”ＶＢＥ２ｏ−ＶＢＥ
２１．即ち第１近似式において、［々の値のＶＢＥは実
質的に電位Ｖ１に全く等しいので、これは並列セルＣＩ
、Ｃ２・・・・・・Ｃｊ・・・・・・を包含するネッ
トワークのセルの電力端子の全てに加えられる電位ｖＣ
Ｃである。
ジスタ２０及び２１におけるベース−エのエミツタ電圧
降下（ＶＢＥ２０＋ＶＢＦＪ２１）によって減少するト
ランジスタ２０のベースの電位に等しい。トランジスタ
２０のべ−スの電位自体は、電位Ｖｌ（又はＶＣＣ）７
”ラスダイオード２５及び２６における電位降下（ｖＢ
Ｅ２５＋ｖＢＥ２６）に等しい。従って、ｍ子１５は電
位Ｖ１＋ＶＢＥ２６＋ＶＢＥ２５”ＶＢＥ２ｏ−ＶＢＥ
２１．即ち第１近似式において、［々の値のＶＢＥは実
質的に電位Ｖ１に全く等しいので、これは並列セルＣＩ
、Ｃ２・・・・・・Ｃｊ・・・・・・を包含するネッ
トワークのセルの電力端子の全てに加えられる電位ｖＣ
Ｃである。
本発明は先行技術による製置に固有の前記欠点を克服す
るものである。実際制御回路の単一端子１５２１＋・ら
、並列制御すべきセルの電力端子を全て備える接続部を
設けることが可能である。制御ゲートの電力不在を介し
て論理ゼａが成っているので、制御ラインにもはや強度
が存在せず、電圧降下の問題も解決される。更に端子１
５を最も離れたセルの１つに接続する伝導体内に電圧降
下が生じる場合においてさえ、この電圧降下が約２ｖの
電圧ＶＣＣと比較しなければならない故に、論理レベル
１は余り重要でないものに過ぎないが、先行技術による
回路の場合を工、入力端子Ｅに２００ｍＶの電位差を加
え、かつ伝導体同に例えば５０ｍＶの電圧降下が生じた
のでこのことは極めて重要なことであった。
るものである。実際制御回路の単一端子１５２１＋・ら
、並列制御すべきセルの電力端子を全て備える接続部を
設けることが可能である。制御ゲートの電力不在を介し
て論理ゼａが成っているので、制御ラインにもはや強度
が存在せず、電圧降下の問題も解決される。更に端子１
５を最も離れたセルの１つに接続する伝導体内に電圧降
下が生じる場合においてさえ、この電圧降下が約２ｖの
電圧ＶＣＣと比較しなければならない故に、論理レベル
１は余り重要でないものに過ぎないが、先行技術による
回路の場合を工、入力端子Ｅに２００ｍＶの電位差を加
え、かつ伝導体同に例えば５０ｍＶの電圧降下が生じた
のでこのことは極めて重要なことであった。
更に１本発明による制御回路によれば、ＳＴＬ回路の急
速実施の維持が実質的に可能となる。実際、整流時に、
並列ゲートの数にはかっ・わらず。
速実施の維持が実質的に可能となる。実際、整流時に、
並列ゲートの数にはかっ・わらず。
制御と出力との間の遅延は制御回路の場合約２ナノ秒で
ある。即ち２個の百列ＳＴＬセルに相応する遅延は、−
たびゲートの数が増加すれば、従来のカスケード配列に
おける遅延以下である。実際。
ある。即ち２個の百列ＳＴＬセルに相応する遅延は、−
たびゲートの数が増加すれば、従来のカスケード配列に
おける遅延以下である。実際。
４３−６４のゲートを制御するためには、一般に直列ス
テージが３個必要であり（伝搬時間は約３ｎｓ）、４
−２５６のゲートの場合、＠列ステージが４段必要であ
る（伝搬時間は約４ｎａ）。
テージが３個必要であり（伝搬時間は約３ｎｓ）、４
−２５６のゲートの場合、＠列ステージが４段必要であ
る（伝搬時間は約４ｎａ）。
本発明の別の利点は、約２■の通常の電源ｖｃｃに約５
ｖの電源Ｖ２を設けるが、消費ｔは著しくは増加しない
ことである。実際、並列セルの扁状態のみの間、即ち従
来の如くクロック型回路を適用する場合に必要な時間の
半分くのみ相半する間に２ｖの供給者を消費する。
ｖの電源Ｖ２を設けるが、消費ｔは著しくは増加しない
ことである。実際、並列セルの扁状態のみの間、即ち従
来の如くクロック型回路を適用する場合に必要な時間の
半分くのみ相半する間に２ｖの供給者を消費する。
本発明の更に別な利点は、論理機能の入力を生じさせる
ために制御回路自体ＳＴＬ論理セルチェーンによって制
御回前なことである。従って第２図に示した回路の入力
部は第３図に示す回路と代替可能であり、これはＡＮＤ
及びＯＲ機能を連続実施し、その後で制御回路自体が逆
を行なう（／ＩＪＯＴ’）。ＡＮＤ機能は出力が相互接
げする並列ＳＴＩ。
ために制御回路自体ＳＴＬ論理セルチェーンによって制
御回前なことである。従って第２図に示した回路の入力
部は第３図に示す回路と代替可能であり、これはＡＮＤ
及びＯＲ機能を連続実施し、その後で制御回路自体が逆
を行なう（／ＩＪＯＴ’）。ＡＮＤ機能は出力が相互接
げする並列ＳＴＩ。
セル組立体により実施され１例えば、第１ ＡＮＤゲー
トの場合は１）１及び１）□で、第ｚＡＮＤゲートの場
合は１） 及び１）４である。ＯＲ機能の場合、トラン
ジスター３に類似する２個のトランジスタ１３□及び１
３□を使用し、そのベース１０１及びｌＯ□は低抗体１
８に相応する各抵抗体１８□及びｔＳ２を介して動力電
圧ｖ２に接続する。コレクタは抵抗体１９を介して動力
電圧Ｖ２に接続し、エのエミツタはトランジスタ１４の
ベースに接続する。かかるＯＲ機能が簡集に実施可能で
あるということは、従来のＳＴＬ論理回路によっては直
接実施不能であったが故に注目すべきである。
トの場合は１）１及び１）□で、第ｚＡＮＤゲートの場
合は１） 及び１）４である。ＯＲ機能の場合、トラン
ジスター３に類似する２個のトランジスタ１３□及び１
３□を使用し、そのベース１０１及びｌＯ□は低抗体１
８に相応する各抵抗体１８□及びｔＳ２を介して動力電
圧ｖ２に接続する。コレクタは抵抗体１９を介して動力
電圧Ｖ２に接続し、エのエミツタはトランジスタ１４の
ベースに接続する。かかるＯＲ機能が簡集に実施可能で
あるということは、従来のＳＴＬ論理回路によっては直
接実施不能であったが故に注目すべきである。
第１Ａ図は従来のＳＴＬ型セルを示す概略図。
第１Ｂ図は並列に接続した複数個のＳＴＬセルの従来の
配置を示す図面、第２図は本発明による多数のＳＴＬ型
並列並列セル御回路を示す図面、そして第３図は本発明
による制御回路の入力回路の代替可能な図面である。 Ｔ・・・トランジスタ、 ＳＰ・・・第１シヨツトキダイオード、°″ＳＴ・・・
第２シヨツトキダイオード。 Ｅ、Ａ、Ｓ・・・端子、 Ｒ・・・抵抗体、ＶＣＣ
・ｍｌ’！源、 Ｖ ２−＠ ２ ［ｆｌｉ！。 Ｃ・・・セル、 ｉｏ・・・入力部。 １）・・・ＳＴ型セル。 １２・・・ＳＴ型ショットキダイオード、１３．１７．
２４・・・ショットキダイオード。 １４．２１・・・トランジスタ。 １５・・・制御端子。 １６．１８，１９．２３・・・抵抗体、２０・・・ＮＰ
Ｎ型トランジスタ。 ２ｓ、２ｓ・・・ダイオード。
配置を示す図面、第２図は本発明による多数のＳＴＬ型
並列並列セル御回路を示す図面、そして第３図は本発明
による制御回路の入力回路の代替可能な図面である。 Ｔ・・・トランジスタ、 ＳＰ・・・第１シヨツトキダイオード、°″ＳＴ・・・
第２シヨツトキダイオード。 Ｅ、Ａ、Ｓ・・・端子、 Ｒ・・・抵抗体、ＶＣＣ
・ｍｌ’！源、 Ｖ ２−＠ ２ ［ｆｌｉ！。 Ｃ・・・セル、 ｉｏ・・・入力部。 １）・・・ＳＴ型セル。 １２・・・ＳＴ型ショットキダイオード、１３．１７．
２４・・・ショットキダイオード。 １４．２１・・・トランジスタ。 １５・・・制御端子。 １６．１８，１９．２３・・・抵抗体、２０・・・ＮＰ
Ｎ型トランジスタ。 ２ｓ、２ｓ・・・ダイオード。
Claims (6)
- （１）各セルがトランジスタと、前記トランジスタのベ
ースとコレクタとの間を接続する第１シヨツトキダイオ
ードと、前記トランジスタのコレクタに接続する第２シ
ヨツトキダイオードと、前記トランジスタのベースに接
続する入力端子と、第２シヨツトキダイオードに接続す
る出力端子と、抵抗体を介して前記トランジスタのベー
スに接続する電力端子と、前記トランジスタのエミツタ
に接続する接地端子とをそれぞれ包含するものであつて
、並列にあるセルの前記電力端子が前記セルに用いるの
が望ましい論理信号によつて制御されるスイツチング装
置を介して電源に接続されることを特徴とする、複数個
の論理ＳＴＬセルの並列制御回路。 - （２）第１状態においてスイツチング装置がＳＴＬセル
の基準電圧を供給し、第２状態において接地レベルに近
い電圧を供給することを特徴とする、特許請求の範囲第
１項に記載の制御回路。 - （３）スイツチング装置が前記基準電圧を供給する第１
電源と、より高い第２電源と、第１状態において、回路
のトランジスタ内に生じる電圧降下を補償することによ
つて基準電源に等しい電圧を供給するための装置とを包
含することを特徴とする、特許請求の範囲第２項に記載
の制御回路。 - （４）スイツチング装置がそれ自体少なくとも１個のＳ
ＴＬ型セルによつて制御されることを特徴とする、特許
請求の範囲第１項に記載の制御回路。 - （５）スイツチング装置が、所定の論理ネツトワークを
形成するように接続されたＳＴＬセルの組立て体によつ
て制御されることを特徴とする、特許請求の範囲第４項
に記載の制御回路。 - （６）前記装置が、 −少なくとも１個の入力シヨツトキダイオ ードと、 −第１入力シヨツトキトランジスタと、 −ベースが前記第１入力シヨツトキトラン ジスタのエミツタと接続し、かつエミツタ が接地し、またそれのコレクタが出力端子 と接続する第２シヨツトキダイオードと、 −前記第２電源と前記出力端子との間にダ ーリントン回路を形成する２個のトランジ スタにして、前記２個のトランジスタの各 ベースが （ａ）前記第１シヨツトキトランジスタのコレクタと、 （ｂ）バイアス化抵抗体を通つて前記第２電源と （ｃ）２個のダイオードを介して前記基準電圧を供給す
る前記第１電源とに 接続するようにしたものとを包含することを特徴とする
、特許請求の範囲第２項に記載の制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8516048 | 1985-10-29 | ||
| FR8516048A FR2589296B1 (fr) | 1985-10-29 | 1985-10-29 | Circuit de commande en parallele d'un grand nombre de cellules logiques de type stl |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62105527A true JPS62105527A (ja) | 1987-05-16 |
Family
ID=9324305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61258061A Pending JPS62105527A (ja) | 1985-10-29 | 1986-10-29 | 複数個のｓｔｌ型論理セルの並列制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4728824A (ja) |
| JP (1) | JPS62105527A (ja) |
| DE (1) | DE3636842A1 (ja) |
| FR (1) | FR2589296B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6281120A (ja) * | 1985-10-03 | 1987-04-14 | Fujitsu Ltd | 半導体装置 |
| JPS6378617A (ja) * | 1986-09-22 | 1988-04-08 | Mitsubishi Electric Corp | バイポ−ラ論理回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3999080A (en) * | 1974-12-23 | 1976-12-21 | Texas Instruments Inc. | Transistor coupled logic circuit |
| US4037115A (en) * | 1976-06-25 | 1977-07-19 | Bell Telephone Laboratories, Incorporated | Bipolar switching transistor using a Schottky diode clamp |
| GB1572797A (en) * | 1977-01-05 | 1980-08-06 | Texas Instruments Ltd | High speed high density logic |
| NL7712649A (nl) * | 1977-11-17 | 1979-05-21 | Philips Nv | Geientegreerde schakeling. |
| US4330723A (en) * | 1979-08-13 | 1982-05-18 | Fairchild Camera And Instrument Corporation | Transistor logic output device for diversion of Miller current |
| JPS58131817A (ja) * | 1982-01-29 | 1983-08-05 | Matsushita Electric Ind Co Ltd | 電力制御機能回路 |
-
1985
- 1985-10-29 FR FR8516048A patent/FR2589296B1/fr not_active Expired
-
1986
- 1986-10-23 US US06/922,515 patent/US4728824A/en not_active Expired - Lifetime
- 1986-10-29 DE DE19863636842 patent/DE3636842A1/de not_active Withdrawn
- 1986-10-29 JP JP61258061A patent/JPS62105527A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US4728824A (en) | 1988-03-01 |
| DE3636842A1 (de) | 1987-04-30 |
| FR2589296A1 (fr) | 1987-04-30 |
| FR2589296B1 (fr) | 1987-11-27 |
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