JPH0695132B2 - テスト信号発生回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はテスト信号発生回路に関し、特に通常使用時、
テスト時とも事実上電流が流れないCMOS型LSIのテスト
信号発生回路に関する。

〔従来の技術〕

従来この種のCMOS型LSIのテスト信号発生回路の一例
は、第６図のような構造となっていた。このテスト信号
発生回路は入力端子42に対して通常の使用時にはグラウ
ンドレベルから電源電圧レベルまでの間のいずれかの電
位が与えられ、テスト時にはグラウンドレベルより十分
低い電位が与えられる。通常の使用時にはＰ型トランジ
スタ14のゲートの電位はグラウンドレベルから電源電圧
レベルの間にあり、Ｐ型トランジスタ14はスレッショー
ルド電圧（絶対値）を十分大きく設定してあるため非導
通状態にある。一方Ｎ型トランジスタ10はゲートが電源
電圧レベルに保たれているので常に導通状態にある。従
ってインバーター25の入力はグラウンドレベルであるた
め、出力は電源電圧レベルとなり、テスト信号46は有効
とはならない。

テスト時はＰ型トランジスタ14のゲートにグラウンドレ
ベルより十分低い電位を印加し、Ｐ型トランジスタ14を
導通状態にさせる。この時Ｎ型トランジスタ10も導通状
態にあるが、このＮ型トランジスタ10の相互コンダクタ
ンスは小さいためインバーター25の入力レベルは、グラ
ウンドレベルより電源電圧レベルに変化しインバーター
25の出力はグラウンドレベルとなる。すなわちテスト信
号46は有効となる。

〔発明が解決しようとする問題点〕

上述した従来のCMOS型LSIのテスト信号発生回路は、テ
スト信号発生時にＰ型・Ｎ型両方のトランジスタがONす
るためにテスト信号発生回路を電流が流れLSI動作電流
測定時にテスト回路の消費電流が加わるので、CMOS型LS
Iの本来測定すべき通常状態での動作電流の精度が悪く
なるという欠点がある。

また従来のテスト信号発生回路に対し、本発明は通常使
用時、テスト時ともテスト信号発生回路を電流が流れな
いという独創的内容を有する。

〔問題点を解決するための手段〕

本発明のテスト信号発生回路は、ゲートが入力端子に接
続され、ソースがグラウンドレベルに接続されたＮ型デ
プレッショントランジスタと、相互コンダクタンスが該
Ｎ型デプレッショントランジスタと比べて小さくソース
が電源電圧レベルに接続されたＰ型エンハンスメントト
ランジスタと、一方の電極が電源電圧レベルに接続され
たコンデンサと、該Ｎ型デプレッショントランジスタの
ドレインと該Ｐ型エンハンスメントトランジスタのドレ
インと該コンデンサの他の電極とが接続されたインバー
タとを備え、該インバーターの出力を該Ｐ型エンハンス
メントトランジスタのゲートに接続するとともにテスト
信号として内部回路に供給する構成を有している。

また本回路の動作をより安定なものとするために、イン
バーターの出力とグラウンドレベルとの間にコンデンサ
を追加してもよい。さらに本テスト信号発生回路の目的
とする動作は、相互コンダクタンスの小さいＮ型エンハ
ンスメントトランジスタとＰ型デプレッショントランジ
スタの組合せでも、電源の極性を逆にすることにより実
現できる。

〔実施例〕

次に、本発明について図面を参照して説明する。第１〜
５図はそれぞれ本発明の第一〜第五の実施例の構成を示
す回路図である。

まず第１図を見るに本発明の第一の実施例は、Ｐ型エン
ハンスメントトランジスタ１と、Ｎ型デプレッショント
ランジスタ４と、コンデンサ15と、インバーター20と、
入力バッファ26とを備え、続いて本実施例について通常
使用時とテスト時に分けて本回路の動作を説明する。な
お、テスト信号47がグラウンドレベルの時に内部回路を
能動状態としそのテストができる状態を示すものとす
る。

通常使用時は、入力端子35はグラウンドレベルと電源電
圧レベルの間のいずれかの電位となりその信号は入力バ
ッファ26を通じて内部回路に供給されている。この場合
トランジスタ４はＮ型デプレッショントランジスタであ
るため導通状態にある。Ｐ型エンハンスメントトランジ
スタ１の相互コンダクタンスがＮ型デプレッショントラ
ンジスタと比べて小さいためＮ型デプレッショントラン
ジスタ４が導通している時は、Ｐ型トランジスタ１のゲ
ート電位にかかわらずコンデンサ15はＮ型デプレッショ
ントランジスタ４により充電され、インバーター20の入
力はグラウンドレベルに近くなる。従ってインバーター
20の出力であるテスト信号47P型及びエンハンスメント
トランジスタ１のゲートの電位は電源電圧レベルにな
り、Ｐ型エンハンスメントトランジスタ１は非導通状態
となる。このようにして本テスト信号発生回路に電源か
ら流れ込む電流は０となる。

テスト時はテスト信号発生回路の入力端子35をグラウン
ドレベルより十分低い電位に保った状態で電源電圧を0V
から所要の電源電圧レベルまで立ち上げる。この場合に
はＮ型デプレッショントランジスタ４は、ゲートが十分
低い電位に保たれているため非導通状態となる。また電
源電圧がグラウンドレベルと等しい時には、コンデンサ
15は放電されコンデンサ15の両極は等電位であるが電源
電圧印加後もＮ型デプレッショントランジスタ４が非導
通状態であるため充電されず、電源の立上り時に容量結
合によりインバータ20の入力は電源電圧レベルになるた
め、インバータ20の出力すなわちテスト信号47はグラウ
ンドレベルとなり、内部回路を能動状態とする。

さらにインバーター20の出力はトランジスタ１のゲート
に印加されＰ型トランジスタ１を導通状態とし、本テス
ト信号発生回路はグラウンドレベルを安定に保持する。
このテスト時もＮ型デプレッショントランジスタ４が非
導通状態のためテスト信号発生回路に流れ込む電流は０
になる。

第２図は本発明の第二の実施例の構成を示す回路図であ
る。第二の実施例は、ラッチを加えた第１図のテスト信
号発生回路で発生されるテスト信号をリセット信号でラ
ッチするようにしたものである。第２図を見るに、イン
バーター21の出力が入力するラッチ34ではリセット信号
49が電源電圧レベルのとき入力データを取り込み、リセ
ット信号49がグラウンドレベルになると取り込まれたデ
ータを保持するためのものである。ラッチの出力がテス
ト信号48となる。

通常LSIは電源電圧印加後、リセット信号が与えられ初
期化された後テストされるが、第２図の実施例ではLSI
をテスト状態にする場合、まずテスト信号発生回路の入
力端子をグラウンドレベルより十分低い電圧に保ち、電
源電圧レベルをグラウンドレベルから所要の電圧まで上
げる。この時インバーター21の出力がグラウンドレベル
になる過程は第一の実施例と同じである。その後リセッ
ト信号を電源電圧レベルにするとラッチ34が開きインバ
ーター21の出力がとり込まれる。さらにその後リセット
信号をグラウンドレベルにもどすとラッチ34は閉じラッ
チ34にとり込まれたテスト信号は保持され、テスト信号
48はテスト信号発生回路の入力端子36の電位が変わって
も能動状態にあることになる。

このように、第二の実施例ではテスト信号発生回路の入
力端子36もテスト可能となる利点がある。

第３図は本発明の第三の実施例の構成を示す回路図であ
る。第三の実施例は第１図において複数個のＮ型デプレ
ッショントランジスタを直列に接続することにより複数
個の入力端子を設けたものである。第３図を見るに入力
端子37もしくは入力端子38のいずれかをグラウンドレベ
ルより十分低い電位に保って、第１の実施例と同様の手
順でLSIの内部回路をテスト状態にする。ここで、入力
端子38がグラウンドレベルより十分低い電位にあればＮ
型デプレッショントランジスタ６が非導通状態であり、
入力端子38がグラウンドレベルより十分低い電位であれ
ばＮ型デプレッショントランジスタが非導通状態であ
る。従って、入力端子37もしくは入力端子38いずれかが
グラウンドレベルより十分低い電位であれば、他の入力
端子の電位にかかわらずインバーター22の入力は電源電
圧レベルとなり、テスト信号43はグラウンドレベルとな
って内部回路が能動状態となる。

すなわち第３の実施例では、テスト信号発生回路の複数
の入力端子のうちいずれか一つの入力端子がグラウンド
レベルより十分低い電位に保たれていれば、他の入力端
子に電源電圧レベルまたはグラウンドレベルのパルスを
印加してもテスト状態を保つことができるため、テスト
信号発生回路の入力端子もテスト可能となる。

次に第四の実施例について説明する。第４図は本発明の
第四の実施例の構成を示す回路図である。

第４図を見るに本発明の第四の実施例は、Ｎ型エンハン
スメントトランジスタ８と、Ｐ型デプレッショントラン
ジスタ11と、コンデンサ18と、インバータ23と、入力バ
ッファ30とを備え、続いて本実施例について通常使用時
とテスト時に分けて本回路の動作を説明する。なおテス
ト信号44が電源電圧レベルの時に内部回路を能動状態と
しそのテストができる状態を示すものとする。

通常使用時は、入力端子39はグラウンドレベルと電源電
圧レベルの間のいずれかの電位となりその信号は入力バ
ッファ30を通じて内部回路に供給される。この場合トラ
ンジスタ11はＰ型デプレッショントランジスタであるた
め導通状態にある。Ｎ型エンハンスメントトランジスタ
８の相互コンダクタンスが小さいためＰ型デプレッショ
ントランジスタ11が導通している時は、Ｎ型トランジス
タ８のゲートの電位にかかわらずコンデンサ18はＰ型デ
プレッショントランジスタ11により充電され、インバー
ター23の入力は電源電圧レベルに近くなる。従ってイン
バーター23の出力であるテスト信号44及びＮ型エンハン
スメントトランジスタ８のゲート電位はグラウンドレベ
ルになり、Ｎ型エンハンスメントトランジスタ８は非導
通状態となる。このようにして本テスト信号発生回路に
電源から流れ込む電流は０となる。

テスト時はテスト信号発生回路の入力端子39を電源電圧
レベルより十分高い電位に保った状態で電源電圧を0Vか
ら所要の電圧まで立上げる。この場合にはＰ型デプレッ
ショントランジスタ11は、ゲートが十分高い電位に保た
れているため非導通状態となる。また電源電圧がグラウ
ンドレベルと等しい時には、コンデンサ18は放電されコ
ンデンサ18の両極は等電位であるが電源電圧印加後もＰ
型デプレッショントランジスタ11が非導通状態であるた
め充電されず、電源立上り時に容量結合によりインバー
タ23の入力はグラウンドレベルになるため、インバータ
23の出力すなわちテスト信号44は電源電圧レベルとなり
内部回路を能動状態とする。

さらにインバータ23の出力はトランジスタ８のゲートに
印加されＮ型トランジスタ８を導通状態とし、本テスト
信号発生回路は電源電圧レベルを安定に保持する。この
テスト時もＰ型デプレッショントランジスタ11が非導通
状態のためテスト信号発生回路に流れ込む電流は０にな
る。

次に第五の実施例について説明する。

第５図は本発明の第五の実施例の構成を示す回路図であ
る。第三の実施例は第４図において複数個のＰ型デプレ
ッショントランジスタを直列に接続することにより複数
個の入力端子を設けたものである。第５図を見るに入力
端子40もしくは41のいずれかを電源電圧レベルより十分
高い電位に保って、第４の実施例と同様の手順でLSIの
内部回路をテスト状態にする。ここで、入力端子40が電
源電圧レベルより十分高い電位にあればＰ型デプレッシ
ョントランジスタ12が非導通状態であり、入力端子41が
電源電圧レベルより十分高い電位にあればＰ型デプレッ
ショントランジスタ13が非導通状態である。従って、入
力端子40もしくは41いずれかが電源電圧レベルより十分
高い電位であれば、他の入力端子の電位にかかわらずイ
ンバーター24の入力はグラウンドレベルとなり、テスト
信号45は電源電圧レベルとなって内部回路が能動状態と
なる。

すなわち第五の実施例では、テスト信号発生回路の複数
の入力端子のうちいずれか一つの入力端子が電源電圧レ
ベルより十分高い電位に保たれていれば、他の入力端子
に電源電圧レベルまたはグラウンドレベルのパルスを印
加してもテスト状態を保つことができるため、テスト信
号発生回路の入力端子もテスト可能となる。

〔発明の効果〕

以上説明したように本発明は、テスト信号発生回路を流
れる電流を少なくすることにより、CMOS型LSIの動作電
流の正確な測定ができるという効果がある。

【図面の簡単な説明】

第１〜５図はそれぞれ本発明の第一〜第五の実施例の構
成を示す回路図、第６図は従来の技術によるテスト信号
発生回路の構成を示す回路図である。 １〜３……（相互コンダクタンスの小さな）Ｐ型エンハ
ンスメントトランジスタ、４〜７……Ｎ型デプレッショ
ントランジスタ、８〜10……（相互コンダクタンスの小
さな）Ｎ型エンハンスメントトランジスタ、11〜13……
Ｐ型デプレッショントランジスタ、14……（スレッシホ
ルド電圧の大きい）Ｐ型トランジスタ、15〜19……コン
デンサ、20〜25……インバーター、26〜33……入力バッ
ファ、34……ラッチ、35〜42……入力端子、43〜48……
テスト信号、49……リセット信号。

Claims (4)

【特許請求の範囲】
1. 【請求項１】CMOS型半導体集積回路において、ゲートが
   入力端子に接続されソースがグラウンドレベルに接続さ
   れたＮ型デプレッショントランジスタと、相互コンダク
   タンスが該Ｎ型デプレッショントランジスタと比べて小
   さくソースが電源電圧レベルに接続されたＰ型エンハン
   スメントトランジスタと、一方の電極が電源電圧レベル
   に接続されたコンデンサと、該Ｎ型デプレッショントラ
   ンジスタのドレインと該Ｐ型エンハンスメントトランジ
   スタのドレインと該コンデンサの他の電極とが接続され
   たインバータとを備え、該インバータの出力を該Ｐ型エ
   ンハンスメントトランジスタのゲートに接続するととも
   にテスト信号として内部回路に供給することを特徴とす
   るテスト信号発生回路。
2. 【請求項２】複数個の入力端子に対応する複数個のＮ型
   デプレッショントランジスタのドレインおよびソースを
   直列に接続し、その一端のソースをグラウンドレベルに
   他の一端のドレインをＰ型エンハンスメントトランジス
   タのドレインに接続したことを特徴とする特許請求の範
   囲第１項記載のテスト信号発生回路。
3. 【請求項３】ゲートが入力端子に接続されるトランジス
   タとしてＰ型デプレッショントランジスタを使用し、ゲ
   ートがインバータの出力に接続されるトランジスタとし
   てＮ型エンハンスメントトランジスタを用いたことを特
   徴とする特許請求の範囲第１項記載のテスト信号発生回
   路。
4. 【請求項４】複数個の入力端子に対応する複数個のＰ型
   デプレッショントランジスタのドレインおよびソースを
   直列に接続し、その一端のソースをグラウンドレベルに
   他の一端のドレインをＮ型エンハンスメントトランジス
   タのドレインに接続したことを特徴とする特許請求の範
   囲第３項記載のテスト信号発生回路。