JP2504079B2 - 電圧検出回路 - Google Patents
電圧検出回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電圧検出回路に関する。
従来、この種の電圧検出回路は、第４図に示すよう
に、ゲートを接地したＰ型のMOSFET Q11とMOSFET Q11の
負荷となるゲートを電源端子に接続したＮ型のMOSFET Q
12で構成されるレベル検出回路1aと、インバータである
波形整形回路２と、論理素子4,5で構成されるラッチ回
路３とを含んで構成されている。なお、MOSFET Q12の代
りに抵抗素子又はデプレション型のMOSFETを使っても同
じ動作をする。
に、ゲートを接地したＰ型のMOSFET Q11とMOSFET Q11の
負荷となるゲートを電源端子に接続したＮ型のMOSFET Q
12で構成されるレベル検出回路1aと、インバータである
波形整形回路２と、論理素子4,5で構成されるラッチ回
路３とを含んで構成されている。なお、MOSFET Q12の代
りに抵抗素子又はデプレション型のMOSFETを使っても同
じ動作をする。
第５図は第４図の電圧検出回路の動作を説明するため
の検出信号電圧の特性図である。
の検出信号電圧の特性図である。
以下に第４図の電圧検出回路の動作について第５図を
参照して説明する。
参照して説明する。
第４図において、レベル検出回路1aが動作するにはMO
SFET Q11のしきい値をVTP11,MOSFET Q12のしきい値をV
TN12とすると、式（１）に示す条件が満足される必要が
ある。
SFET Q11のしきい値をVTP11,MOSFET Q12のしきい値をV
TN12とすると、式（１）に示す条件が満足される必要が
ある。
|VTP11|＞VTN12 ………（１） いま、レベル検出回路1aに第５図に一点鎖線で示す電
圧の電源が印加されるとすると、式（１）の制限がある
のでMOSFET Q12が先に導通状態となり節点Ａの電位は接
地電位となる。電源電圧が上昇し|VTP11|を超えるとMOS
FET Q11が導通状態となる。ここで、MOSFET Q11の導通
抵抗がMOSFET Q12の導通抵抗より低くなるように設定す
ると、節点Ａの電位は電源電圧寄りに移り始める。
圧の電源が印加されるとすると、式（１）の制限がある
のでMOSFET Q12が先に導通状態となり節点Ａの電位は接
地電位となる。電源電圧が上昇し|VTP11|を超えるとMOS
FET Q11が導通状態となる。ここで、MOSFET Q11の導通
抵抗がMOSFET Q12の導通抵抗より低くなるように設定す
ると、節点Ａの電位は電源電圧寄りに移り始める。
波形整形回路２の出力端Ｂの電位は節点Ａの電位の信
号を波形整形したレベルが出力されるから節点Ａの電位
が接地電位の時は高レベルを出力し、電源寄りになると
低レベルを出力する。ここで、ラッチ回路３に入力され
るリセット信号Vrは動作時に高レベルになる信号であ
り、通常は低レベルを維持しているため、ラッチ回路３
の出力VOは節点Ａの電位が高レベルの時に必ず低レベル
にセットされ、その後、論理素子4,5で構成されるラッ
チ回路３により保持される。即ち、節点A,Bの電位が低
い状態から高い状態に変化する電源電圧の変化によりレ
ベル関係が反転したとき必ず出力VOは低レベルになる。
次に、リセット信号Vrを一時的に高レベルにしてラッチ
回路３をリセットすると、次に節点A,Bの電位の変化点
を下から上へ電源電圧が変化した時再び出力VOが低レベ
ルにセットされる。このことから、電源電圧がある電圧
から下ったことを示す信号が作られる。
号を波形整形したレベルが出力されるから節点Ａの電位
が接地電位の時は高レベルを出力し、電源寄りになると
低レベルを出力する。ここで、ラッチ回路３に入力され
るリセット信号Vrは動作時に高レベルになる信号であ
り、通常は低レベルを維持しているため、ラッチ回路３
の出力VOは節点Ａの電位が高レベルの時に必ず低レベル
にセットされ、その後、論理素子4,5で構成されるラッ
チ回路３により保持される。即ち、節点A,Bの電位が低
い状態から高い状態に変化する電源電圧の変化によりレ
ベル関係が反転したとき必ず出力VOは低レベルになる。
次に、リセット信号Vrを一時的に高レベルにしてラッチ
回路３をリセットすると、次に節点A,Bの電位の変化点
を下から上へ電源電圧が変化した時再び出力VOが低レベ
ルにセットされる。このことから、電源電圧がある電圧
から下ったことを示す信号が作られる。
上述した従来の電圧検出回路は、Ｐ型のMOSFET Q11と
Ｎ型のMOSFET Q12に２つの制約がある。その１つは上述
した式（１）に示すようにしきい値VTP11が高くなけれ
ばならないことであり、他の１つは節点Ａの電位が変化
する前に波形整形回路，ラッチ回路及びリセット信号の
制御回路が動作できる状態になければならないことであ
る。
Ｎ型のMOSFET Q12に２つの制約がある。その１つは上述
した式（１）に示すようにしきい値VTP11が高くなけれ
ばならないことであり、他の１つは節点Ａの電位が変化
する前に波形整形回路，ラッチ回路及びリセット信号の
制御回路が動作できる状態になければならないことであ
る。
一般に、CMOS論理回路はＰ型のMOSFETのしきい値|VTP
|かＮ型のMOSFETのしきい値VTNの高い方よりも電源電圧
が高くなると動作できる。節点Ａの電位はほぼVTP11で
表わされるので、 VTP11＞|VTP|又はVTNの高い方 ……（２） となり、通常のＰ型のMOSFETよりも高くかつVTNよりも
常に高いしきい値が必要となる。即ち、MOSFET Q11のし
きい値を他のＰ型のMOSFETとは別に高く作らなければな
らないという欠点がある。
|かＮ型のMOSFETのしきい値VTNの高い方よりも電源電圧
が高くなると動作できる。節点Ａの電位はほぼVTP11で
表わされるので、 VTP11＞|VTP|又はVTNの高い方 ……（２） となり、通常のＰ型のMOSFETよりも高くかつVTNよりも
常に高いしきい値が必要となる。即ち、MOSFET Q11のし
きい値を他のＰ型のMOSFETとは別に高く作らなければな
らないという欠点がある。
本発明の電圧検出回路は、電源電圧が所定の値になっ
たとき第１の論理値の検出信号を出力するレベル検出回
路と、前記第１の論理値の検出信号を波形整形して前記
第１の論理値と異る第２の論理値の検出信号を出力する
波形整形回路と、前記第２の論理値の検出信号を保持す
るラッチ回路とを備える電圧検出回路において、前記レ
ベル検出回路は、一端が電源端子に接続された第１の負
荷素子と、ソース電極が第１のバイアス端に接続されゲ
ート電極に前記電源電圧が与えられる第１の導電型の第
１のMOSFETと、前記第１のバイアス端と接地端子との間
に設けられたバイアス電圧発生用の第２の負荷素子とが
前記電源端子と前記接地端子との間に直列接続されてな
り、前記第１の負荷素子と前記１のMOSFETとの直列接続
点を出力端とする第１の反転回路と、一端が前記接地端
子に接続された第４の負荷素子と、ソース電極が第２の
バイアス端に接続されゲート電極に前記第１の反転回路
の出力端電圧が与えられる前記第１の導電型と逆導電型
の第２のMOSFETと、前記第２のバイアス端と前記電源端
子との間に設けられたバイアス電圧発生用の第３の負荷
素子とが前記接地端子と前記電源端子との間に直列接続
されてなり、前記第４の負荷素子と前記２のMOSFETとの
直列接続点をこのレベル検出回路の出力端とする第２の
反転回路と、ゲート電極に前記電源電圧が与えられる前
記第１の導電型の第３のMOSFETと、ゲート電極に接地電
位が与えられる前記第２の導電型の第４のMOSFETとが並
列に接続されてなり、二つの並列接続点の一方が前記第
１のバイアス端に接続され他方の並列接続点が前記第２
のバイアス端に接続されて前記第３の負荷素子及び前記
前記第２の負荷素子と共に前記電源端子から前記接地端
子に至る電流経路を形成して、前記第１のバイアス端及
び前記第２のバイアス端にそれぞれ、接地電位からのバ
イアス電圧及び電源電圧からのバイアス電圧を与えるバ
イアス回路とを有している。
たとき第１の論理値の検出信号を出力するレベル検出回
路と、前記第１の論理値の検出信号を波形整形して前記
第１の論理値と異る第２の論理値の検出信号を出力する
波形整形回路と、前記第２の論理値の検出信号を保持す
るラッチ回路とを備える電圧検出回路において、前記レ
ベル検出回路は、一端が電源端子に接続された第１の負
荷素子と、ソース電極が第１のバイアス端に接続されゲ
ート電極に前記電源電圧が与えられる第１の導電型の第
１のMOSFETと、前記第１のバイアス端と接地端子との間
に設けられたバイアス電圧発生用の第２の負荷素子とが
前記電源端子と前記接地端子との間に直列接続されてな
り、前記第１の負荷素子と前記１のMOSFETとの直列接続
点を出力端とする第１の反転回路と、一端が前記接地端
子に接続された第４の負荷素子と、ソース電極が第２の
バイアス端に接続されゲート電極に前記第１の反転回路
の出力端電圧が与えられる前記第１の導電型と逆導電型
の第２のMOSFETと、前記第２のバイアス端と前記電源端
子との間に設けられたバイアス電圧発生用の第３の負荷
素子とが前記接地端子と前記電源端子との間に直列接続
されてなり、前記第４の負荷素子と前記２のMOSFETとの
直列接続点をこのレベル検出回路の出力端とする第２の
反転回路と、ゲート電極に前記電源電圧が与えられる前
記第１の導電型の第３のMOSFETと、ゲート電極に接地電
位が与えられる前記第２の導電型の第４のMOSFETとが並
列に接続されてなり、二つの並列接続点の一方が前記第
１のバイアス端に接続され他方の並列接続点が前記第２
のバイアス端に接続されて前記第３の負荷素子及び前記
前記第２の負荷素子と共に前記電源端子から前記接地端
子に至る電流経路を形成して、前記第１のバイアス端及
び前記第２のバイアス端にそれぞれ、接地電位からのバ
イアス電圧及び電源電圧からのバイアス電圧を与えるバ
イアス回路とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
第１図に示すように、電源端子と接地端子間に直列に
接続されたそれぞれのゲートが電源端子に接続された第
１の負荷素子としてのＮ型のMOSFET Q5とＮ型の第１のM
OSFET Q1と第２の負荷素子としてのＮ型のMOSFET Q6と
から成りMOSFET Q5とQ1との接続節点ｃを第１の出力端
としMOSFET Q1とQ6との接続節点ｄを第１のバイアス端
とする第１の反転回路11と、電源端子と接地端子間に直
列に接続されたゲートが接地端子に接続された第３の負
荷素子としてのＰ型のMOSFET Q7とゲートが接続節点ｃ
に接続されたＰ型の第２のMOSFET Q2と第４の負荷素子
としてのＮ型のMOSFET Q8とから成りMOSFET Q7とQ2との
接続節点ｅを第２のバイアス端としMOSFET Q2とQ8との
接続節点ａを第２の出力端とする第２の反転回路12と、
ゲートが電源端子に接続されたＮ型の第３のMOSFET Q3
とMOSFET Q3に並列に接続されゲートが接地端子に接続
されたＰ型の第４のMOSFET Q4とから成りMOSFET Q3とQ4
との接続節点をそれぞれ接続節点ｄとｅとに接続したバ
イアス回路13とを備え接続節点ａから第１の検出信号を
出力するレベル検出回路１と、第１の検出信号を波形整
形して第２の検出信号を出力するインバータの波形整形
回路２と、第２の検出信号を保持する論理素子4,5を備
えるラッチ回路３とを有している。
接続されたそれぞれのゲートが電源端子に接続された第
１の負荷素子としてのＮ型のMOSFET Q5とＮ型の第１のM
OSFET Q1と第２の負荷素子としてのＮ型のMOSFET Q6と
から成りMOSFET Q5とQ1との接続節点ｃを第１の出力端
としMOSFET Q1とQ6との接続節点ｄを第１のバイアス端
とする第１の反転回路11と、電源端子と接地端子間に直
列に接続されたゲートが接地端子に接続された第３の負
荷素子としてのＰ型のMOSFET Q7とゲートが接続節点ｃ
に接続されたＰ型の第２のMOSFET Q2と第４の負荷素子
としてのＮ型のMOSFET Q8とから成りMOSFET Q7とQ2との
接続節点ｅを第２のバイアス端としMOSFET Q2とQ8との
接続節点ａを第２の出力端とする第２の反転回路12と、
ゲートが電源端子に接続されたＮ型の第３のMOSFET Q3
とMOSFET Q3に並列に接続されゲートが接地端子に接続
されたＰ型の第４のMOSFET Q4とから成りMOSFET Q3とQ4
との接続節点をそれぞれ接続節点ｄとｅとに接続したバ
イアス回路13とを備え接続節点ａから第１の検出信号を
出力するレベル検出回路１と、第１の検出信号を波形整
形して第２の検出信号を出力するインバータの波形整形
回路２と、第２の検出信号を保持する論理素子4,5を備
えるラッチ回路３とを有している。
第２図は、第１図に示す第１の実施例に電源電圧を投
入したときの、回路内各部の電圧の時間的変化の様子を
示す特性図である。以下に、第１図の第１の実施例の動
作について第２図を参照して説明する。以下の説明で
は、Ｎ型のMOSFETのしきい値がＰ型のMOSFETのしきい値
より低い場合でかつMOSFET Q5,Q8のしきい値はほぼ0Vに
設定した場合とする。
入したときの、回路内各部の電圧の時間的変化の様子を
示す特性図である。以下に、第１図の第１の実施例の動
作について第２図を参照して説明する。以下の説明で
は、Ｎ型のMOSFETのしきい値がＰ型のMOSFETのしきい値
より低い場合でかつMOSFET Q5,Q8のしきい値はほぼ0Vに
設定した場合とする。
MOSFET Q5,Q8のしきい値はバイアス回路13のしきい値
の変動と同様な傾向があるとバイアス回路13が何の役に
もたたなくなるのと、接続節点ｃの電位が高レベルのと
き次段のMOSFET Q2を非導通状態にしなければならない
のと、接続節点ａの電位はまず低レベルにしなければな
らないことがあるためで、実際にはFETでなく抵抗素子
として働くものなら何でも良い。
の変動と同様な傾向があるとバイアス回路13が何の役に
もたたなくなるのと、接続節点ｃの電位が高レベルのと
き次段のMOSFET Q2を非導通状態にしなければならない
のと、接続節点ａの電位はまず低レベルにしなければな
らないことがあるためで、実際にはFETでなく抵抗素子
として働くものなら何でも良い。
まず、電源端子に電源電圧VD（接地電位を0Vとする。
以下同じ）が印加され、徐々に上昇する（ここで、「徐
々」と表現したのは、反転回路11及び反転回路12の動作
速度に比べて遅い立上りという意味であって、絶対的な
速度が遅いことを意味しているわけではない）。Ｎ型MO
SFETQ5,Q8は、そのしきい値が共にほぼ0Vであるので、
電源電圧VDの上昇に応じて直ちに導通状態になる。これ
により、電源電圧投入後の初期段階には、第２図に示す
ように、接続節点ｃの電圧は高レベルになり接続節点ａ
の電圧は低レベルになる。従って、波形整形回路２の出
力端ｂの電圧は高レベルになる。
以下同じ）が印加され、徐々に上昇する（ここで、「徐
々」と表現したのは、反転回路11及び反転回路12の動作
速度に比べて遅い立上りという意味であって、絶対的な
速度が遅いことを意味しているわけではない）。Ｎ型MO
SFETQ5,Q8は、そのしきい値が共にほぼ0Vであるので、
電源電圧VDの上昇に応じて直ちに導通状態になる。これ
により、電源電圧投入後の初期段階には、第２図に示す
ように、接続節点ｃの電圧は高レベルになり接続節点ａ
の電圧は低レベルになる。従って、波形整形回路２の出
力端ｂの電圧は高レベルになる。
次に、電源電圧VDが更に上昇していく段階を考える。
この場合、先ず、本発明の回路における状態変化の動作
原理に対する理解を容易にするために、接続節点ｄ（Ｎ
型MOSFETQ1のソース電極）と接地端子との間の電圧及
び、接続節点ｅ（Ｐ型MOSFETQ2のソース電極）と電源端
子との間の電圧を共に0Vであるとする。つまり、MOSFET
Q1のソース電圧は0Vであり、MOSFETQ2のソース電圧は電
源電圧VDであるものとして説明する。
この場合、先ず、本発明の回路における状態変化の動作
原理に対する理解を容易にするために、接続節点ｄ（Ｎ
型MOSFETQ1のソース電極）と接地端子との間の電圧及
び、接続節点ｅ（Ｐ型MOSFETQ2のソース電極）と電源端
子との間の電圧を共に0Vであるとする。つまり、MOSFET
Q1のソース電圧は0Vであり、MOSFETQ2のソース電圧は電
源電圧VDであるものとして説明する。
この条件のもとで、電源電圧VDが上昇を続けMOSFETQ1
のしきい値VTNに達すると、このMOSFETQ1は、ゲート・
ソース電圧VGSNがそのトランジスタのしきい値以上とな
るので、導通状態となる。これに伴なって、接続節点ｃ
が第２図に示すように、高レベルから低レベルに変化す
る。ところで、接続節点ｃの電圧VCはＰ型MOSFETQ2のゲ
ート電極に与えられているので、Ｐ型MOSFETQ2において
は、電源電圧VDから接続節点ｃの電圧VCを差引いた電圧
VD−VCが、MOSFETQ2のソース・ゲート間電圧として加わ
っていることになる。
のしきい値VTNに達すると、このMOSFETQ1は、ゲート・
ソース電圧VGSNがそのトランジスタのしきい値以上とな
るので、導通状態となる。これに伴なって、接続節点ｃ
が第２図に示すように、高レベルから低レベルに変化す
る。ところで、接続節点ｃの電圧VCはＰ型MOSFETQ2のゲ
ート電極に与えられているので、Ｐ型MOSFETQ2において
は、電源電圧VDから接続節点ｃの電圧VCを差引いた電圧
VD−VCが、MOSFETQ2のソース・ゲート間電圧として加わ
っていることになる。
この後、電源電圧VDがMOSFETQ1のしきい値を超えて更
に上昇すると、接続節点ｅの電圧つまりMOSFETQ2のソー
ス電圧が電源電圧VDと共に上昇して行くのに対して、接
続節点ｃの電圧（このときは、低レベルになっている）
は第２図の特性図に示すようにほぼ一定で推移するの
で、MOSFETQ2のソース・ゲート間電圧が大きくなって行
く。そして、そのソース・ゲート間電圧VSGP（＝VD−
VC）がMOSFETQ2のしきい値|VTP|を超えると、Ｐ型MOSFE
TQ2が導通状態になるので、その時点で、第２図に示す
ように、接続節点ａが低レベルから高レベルに変化し、
接続節点ｂの電圧が低レベルになる。
に上昇すると、接続節点ｅの電圧つまりMOSFETQ2のソー
ス電圧が電源電圧VDと共に上昇して行くのに対して、接
続節点ｃの電圧（このときは、低レベルになっている）
は第２図の特性図に示すようにほぼ一定で推移するの
で、MOSFETQ2のソース・ゲート間電圧が大きくなって行
く。そして、そのソース・ゲート間電圧VSGP（＝VD−
VC）がMOSFETQ2のしきい値|VTP|を超えると、Ｐ型MOSFE
TQ2が導通状態になるので、その時点で、第２図に示す
ように、接続節点ａが低レベルから高レベルに変化し、
接続節点ｂの電圧が低レベルになる。
ここで、これまではＮ型MOSFETQ1のしきい値VTNの方
がＰ型MOSFETQ2のしきい値|VTP|より低い場合について
説明したが、若し、VTNの方が|VTP|より高いときは、上
述の動作において、Ｎ型MOSFETQ1が導通して接続節点ｃ
の低レベル電圧がＰ型MOSFETQ2のゲート電極に与えられ
ると同時に、このMOSFETQ2が導通する。つまり、接続節
点ｃが低レベルに移った途端に接続節点ａが高レベルに
変化することになる。
がＰ型MOSFETQ2のしきい値|VTP|より低い場合について
説明したが、若し、VTNの方が|VTP|より高いときは、上
述の動作において、Ｎ型MOSFETQ1が導通して接続節点ｃ
の低レベル電圧がＰ型MOSFETQ2のゲート電極に与えられ
ると同時に、このMOSFETQ2が導通する。つまり、接続節
点ｃが低レベルに移った途端に接続節点ａが高レベルに
変化することになる。
これまで述べたことを纏めると、本発明におけるレベ
ル検出回路１で出力端ａが低レベルから高レベルへ遷移
するのは、電源電圧VDが下記の条件を満たしたときであ
る。
ル検出回路１で出力端ａが低レベルから高レベルへ遷移
するのは、電源電圧VDが下記の条件を満たしたときであ
る。
VTN≦|VTP|のとき VD−VC≧|VTP|、従って、VD≧|VTP|＋VC VTN＞|VTP|のとき VD≧VTN すなわち、電源電圧VDが、Ｐ型MOSFETQ2のしきい値と
接続節点ｃの電圧の和及び、Ｎ型MOSFETQ1のしきい値の
どちらか高い方より更に高い電圧になったとき、出力端
ａの電圧が反転する。このときの電源電圧の値を、以
後、動作電圧と呼ぶこととする。
接続節点ｃの電圧の和及び、Ｎ型MOSFETQ1のしきい値の
どちらか高い方より更に高い電圧になったとき、出力端
ａの電圧が反転する。このときの電源電圧の値を、以
後、動作電圧と呼ぶこととする。
これまでは、接続節点ｄの電圧が0Vであり接続節点ｅ
の電圧が電源電圧VDである場合について説明したが、次
に、第２図に示すように、Ｎ型MOSFETQ1のソース電極
（接続節点ｄ）と接地端子との間にバイアス電圧αが与
えられ、Ｐ型MOSFETQ2のソース電極（接続節点ｅ）と電
源端子との間にバイアス電圧βが与えられている場合に
ついて説明する。この場合、MOSFETQ1の実効的なゲート
・ソース間電圧VGSNは、VGSN＝VD−αとなり、MOSFETQ2
の実効的なソース・ゲート間電圧VSGPは、VSGP＝VD−β
−VCとなる。そこで、上述した動作説明におけると同様
にして、各MOSFETQ1,Q2が導通状態になる条件から、レ
ベル検出回路１の出力端ａが低レベルから高レベルに反
転するための電源電圧のVDの条件を求めると、 VTN≦|VTP|のとき VSGP＝VD−β−VC≧|VTP|より、VD≧|VTP＋β＋VC| VTN＞|VTP|のとき VGSN＝VD−α≧VTNより、VD≧VTN＋α すなわち、MOSFETQ1,Q2の各ソース電圧にバイアス電
圧α，βが与えられている場合の動作電圧（出力端ａの
レベルが反転するときの電源電圧VDの値）は、VTN＋α
及び|VTP＋β＋VC|のいずれか高い方である。
の電圧が電源電圧VDである場合について説明したが、次
に、第２図に示すように、Ｎ型MOSFETQ1のソース電極
（接続節点ｄ）と接地端子との間にバイアス電圧αが与
えられ、Ｐ型MOSFETQ2のソース電極（接続節点ｅ）と電
源端子との間にバイアス電圧βが与えられている場合に
ついて説明する。この場合、MOSFETQ1の実効的なゲート
・ソース間電圧VGSNは、VGSN＝VD−αとなり、MOSFETQ2
の実効的なソース・ゲート間電圧VSGPは、VSGP＝VD−β
−VCとなる。そこで、上述した動作説明におけると同様
にして、各MOSFETQ1,Q2が導通状態になる条件から、レ
ベル検出回路１の出力端ａが低レベルから高レベルに反
転するための電源電圧のVDの条件を求めると、 VTN≦|VTP|のとき VSGP＝VD−β−VC≧|VTP|より、VD≧|VTP＋β＋VC| VTN＞|VTP|のとき VGSN＝VD−α≧VTNより、VD≧VTN＋α すなわち、MOSFETQ1,Q2の各ソース電圧にバイアス電
圧α，βが与えられている場合の動作電圧（出力端ａの
レベルが反転するときの電源電圧VDの値）は、VTN＋α
及び|VTP＋β＋VC|のいずれか高い方である。
ここで、波形整形回路２及びラッチ回路３などの論理
回路は、電源電圧VDがVTN及び|VTP|のいずれか高い方よ
りも高くなれば動作する。このことから、本実施例にお
けるように反転回路11,12を構成する各MOSFETQ1,Q2のソ
ース電極にバイアス電圧α，βを与えることは、見掛け
上MOSFETQ1,Q2のしきい値を高いものに変え、このこと
によって、レベル検出回路１の出力端ａの電圧レベルが
変化する前に波形整形回路２及びラッチ回路３などの論
理回路が必ず動作可能状態になっていなければならない
という条件を、従来必要であった高いしきい値のＰ型MO
SFETを用いなくても満たすことができるという効果をも
たらしていることが分る。
回路は、電源電圧VDがVTN及び|VTP|のいずれか高い方よ
りも高くなれば動作する。このことから、本実施例にお
けるように反転回路11,12を構成する各MOSFETQ1,Q2のソ
ース電極にバイアス電圧α，βを与えることは、見掛け
上MOSFETQ1,Q2のしきい値を高いものに変え、このこと
によって、レベル検出回路１の出力端ａの電圧レベルが
変化する前に波形整形回路２及びラッチ回路３などの論
理回路が必ず動作可能状態になっていなければならない
という条件を、従来必要であった高いしきい値のＰ型MO
SFETを用いなくても満たすことができるという効果をも
たらしていることが分る。
次に、バイアス回路13の動作について説明する。バイ
アス回路13は、MOSFETQ6,Q7と共に電源端子から接地端
子に至る電流経路を形成することにより、これら２つの
MOSFETQ6,Q7と協同してバイアス電圧α，βを発生し、
これにより波形整形回路２及びラッチ回路３が確実に動
くようにするためのものである。
アス回路13は、MOSFETQ6,Q7と共に電源端子から接地端
子に至る電流経路を形成することにより、これら２つの
MOSFETQ6,Q7と協同してバイアス電圧α，βを発生し、
これにより波形整形回路２及びラッチ回路３が確実に動
くようにするためのものである。
初めに、第１図の回路からバイアス回路13を取除いて
MOSFETQ6とQ7だけにし、それらMOSFETQ6,Q7のしきい値
が変動した場合を考える。先ず、MOSFETQ6,Q7のしきい
値が低くなった場合は、一般のMOSFETと同じようにMOSF
ETQ6,Q7の導通時抵抗が低くなるので、MOSFETQ6,Q7での
電圧降下が小さくなりバイアス電圧α，βが低くなって
しまう。反対に、MOSFETQ6,Q7のしきい値が高くなる
と、これらのMOSFETの導通時抵抗が高くなるので、バイ
アス電圧α，βは高くなってしまう。
MOSFETQ6とQ7だけにし、それらMOSFETQ6,Q7のしきい値
が変動した場合を考える。先ず、MOSFETQ6,Q7のしきい
値が低くなった場合は、一般のMOSFETと同じようにMOSF
ETQ6,Q7の導通時抵抗が低くなるので、MOSFETQ6,Q7での
電圧降下が小さくなりバイアス電圧α，βが低くなって
しまう。反対に、MOSFETQ6,Q7のしきい値が高くなる
と、これらのMOSFETの導通時抵抗が高くなるので、バイ
アス電圧α，βは高くなってしまう。
次に、これに対してバイアス回路13を設けた場合を考
える。この場合、MOSFETQ7からバイアス回路13を通りMO
SFETQ6流れる電流は、バイアス回路13の抵抗（接続節点
ｅと接続節点ｄとの間の抵抗）によって左右されること
になる。ここで、バイアス回路13はＮ型MOSFETQ3とＰ型
MOSFETQ4との並列接続からなっており、それぞれ、MOSF
ETQ3のしきい値はMOSFETQ6のしきい値と、又、MOSFETQ4
のしきい値はMOSFETQ7のしきい値と同方向に変化する。
従って、MOSFETQ6,Q7のしきい値が低い場合には、MOSFE
TQ3,Q4のしきい値も低くなりこれら２つのMOSFETQ3,Q4
の導通時抵抗が低くなる。その結果、バイアス回路13の
抵抗が低下するので、接続節点ｅからバイアス回路13を
通って接続節点ｄに流れる電流、つまりMOSFETQ7及びQ6
を流れる電流が増加し、バイアス電圧α，βが大きくな
る。これにより、MOSFETQ6,Q7のしきい値ひいてはMOSFE
TQ3,Q4のしきい値が低いときのバイアス電圧と、それぞ
れのしきい値が高いときのバイアス電圧との差を、バイ
アス回路13が無いときに比べて小さくできる。このこと
から、VTN＋α及び|VTP＋β＋VC|のいずれか高いほうで
決るこの回路の動作電圧の最大（VTN,VTPが高いとき）
と最小（VTN,VTPが低いとき）との差も広がらなくてす
む。
える。この場合、MOSFETQ7からバイアス回路13を通りMO
SFETQ6流れる電流は、バイアス回路13の抵抗（接続節点
ｅと接続節点ｄとの間の抵抗）によって左右されること
になる。ここで、バイアス回路13はＮ型MOSFETQ3とＰ型
MOSFETQ4との並列接続からなっており、それぞれ、MOSF
ETQ3のしきい値はMOSFETQ6のしきい値と、又、MOSFETQ4
のしきい値はMOSFETQ7のしきい値と同方向に変化する。
従って、MOSFETQ6,Q7のしきい値が低い場合には、MOSFE
TQ3,Q4のしきい値も低くなりこれら２つのMOSFETQ3,Q4
の導通時抵抗が低くなる。その結果、バイアス回路13の
抵抗が低下するので、接続節点ｅからバイアス回路13を
通って接続節点ｄに流れる電流、つまりMOSFETQ7及びQ6
を流れる電流が増加し、バイアス電圧α，βが大きくな
る。これにより、MOSFETQ6,Q7のしきい値ひいてはMOSFE
TQ3,Q4のしきい値が低いときのバイアス電圧と、それぞ
れのしきい値が高いときのバイアス電圧との差を、バイ
アス回路13が無いときに比べて小さくできる。このこと
から、VTN＋α及び|VTP＋β＋VC|のいずれか高いほうで
決るこの回路の動作電圧の最大（VTN,VTPが高いとき）
と最小（VTN,VTPが低いとき）との差も広がらなくてす
む。
但し、レベル検出回路１の動作電圧が高くなりすぎる
と、この回路を使用した製品の最低動作電圧を超えるこ
とがあるのでバイアス電圧α，βはあまり大きくならな
いようにする必要がある。
と、この回路を使用した製品の最低動作電圧を超えるこ
とがあるのでバイアス電圧α，βはあまり大きくならな
いようにする必要がある。
第３図は本発明の第２の実施例の回路図である。
第３図に示すように、第１〜第４の負荷素子として抵
抗素子R1〜R4に置換えた回路である。抵抗素子R1,R4に
関しては上述した第１の実施例で述べたように負荷素子
として働くものならば何でも良い（但し、VTN又は|VTP|
のどちらか低いものを、接続節点c,aの電位が不定の状
態にならないために、定常時導通状態で使うことが必要
である）。
抗素子R1〜R4に置換えた回路である。抵抗素子R1,R4に
関しては上述した第１の実施例で述べたように負荷素子
として働くものならば何でも良い（但し、VTN又は|VTP|
のどちらか低いものを、接続節点c,aの電位が不定の状
態にならないために、定常時導通状態で使うことが必要
である）。
しかし、第２の負荷素子と第３の負荷素子の場合は、
第１の負荷素子及び第４の負荷素子とは異なって、用い
られる素子は抵抗素子に限る。後述する本実施例の利点
は、第２の負荷素子及び第３の負荷素子として、MOSFET
ではなく抵抗素子R2,R3を用いることによってもたらさ
れるものだからである。以下にその説明を行なう。
第１の負荷素子及び第４の負荷素子とは異なって、用い
られる素子は抵抗素子に限る。後述する本実施例の利点
は、第２の負荷素子及び第３の負荷素子として、MOSFET
ではなく抵抗素子R2,R3を用いることによってもたらさ
れるものだからである。以下にその説明を行なう。
前述した第１の実施例では、MOSFETQ3,Q4,Q6,Q7のし
きい値が低くなると、それぞれのMOSFETの導通時抵抗が
低くなることから、バイアス電圧を決るMOSFETQ7,Q6を
流れる電流が増えてバイアス電圧α，βが高くなる。但
し、このとき同時にMOSFETQ7,Q6の導通時抵抗が低下し
ているので、バイアス電圧の増加の程度はそれほど大き
くはない。
きい値が低くなると、それぞれのMOSFETの導通時抵抗が
低くなることから、バイアス電圧を決るMOSFETQ7,Q6を
流れる電流が増えてバイアス電圧α，βが高くなる。但
し、このとき同時にMOSFETQ7,Q6の導通時抵抗が低下し
ているので、バイアス電圧の増加の程度はそれほど大き
くはない。
これに対して、第２の実施例では、第１〜第４の負荷
素子として抵抗素子R1〜R4を用いており、これら抵抗素
子の抵抗値は、MOSFETのしきい値が変化しても変化しな
い。従って、バイアス回路を構成するMOSFETQ3,Q4のし
きい値が低くなってバイアス回路を流れる電流、つまり
バイアス電圧α，βを決る抵抗素子R2,R3流れる電流が
増加すると、その電流増加の効果が直接バイアス電圧
α，β上昇の効果として表れる。一方、MOSFETQ3,Q4の
しきい値が高くなると、上記したとは反対にバイアス回
路を流れる電流が減少し、その電流減少の程度に比例し
て、バイアス電圧α，βが低下する。
素子として抵抗素子R1〜R4を用いており、これら抵抗素
子の抵抗値は、MOSFETのしきい値が変化しても変化しな
い。従って、バイアス回路を構成するMOSFETQ3,Q4のし
きい値が低くなってバイアス回路を流れる電流、つまり
バイアス電圧α，βを決る抵抗素子R2,R3流れる電流が
増加すると、その電流増加の効果が直接バイアス電圧
α，β上昇の効果として表れる。一方、MOSFETQ3,Q4の
しきい値が高くなると、上記したとは反対にバイアス回
路を流れる電流が減少し、その電流減少の程度に比例し
て、バイアス電圧α，βが低下する。
このような動作の結果、前述の第１の実施例で述べた
ような、VTN＋α１及び|VTP＋β１＋VC|（但し、α1,β
１はそれぞれ、第２の実施例における接続節点d,eのバ
イアス電圧）のいずれか高い方で決るレベル検出回路1b
の動作電圧は、バイアス電圧α1,β１がMOSFETQ3,Q4の
しきい値とは逆方向に変化するので、これらMOSFETのし
きい値の変化に対してほぼ一定の値を取る。これによっ
て、MOSFETQ3,Q4のしきい値変動に対する動作電圧の安
定度が、第１の実施例に比べてより向上するという効果
が得られる。
ような、VTN＋α１及び|VTP＋β１＋VC|（但し、α1,β
１はそれぞれ、第２の実施例における接続節点d,eのバ
イアス電圧）のいずれか高い方で決るレベル検出回路1b
の動作電圧は、バイアス電圧α1,β１がMOSFETQ3,Q4の
しきい値とは逆方向に変化するので、これらMOSFETのし
きい値の変化に対してほぼ一定の値を取る。これによっ
て、MOSFETQ3,Q4のしきい値変動に対する動作電圧の安
定度が、第１の実施例に比べてより向上するという効果
が得られる。
従って、第２の実施例では、低電圧動作をする必要の
ある製品に使用するのに適するという利点がある。
ある製品に使用するのに適するという利点がある。
以上説明したように、本発明は、電源端子と接地端子
との間に負荷素子とＮ型MOSFETとを直列にした反転回路
と、同様に負荷素子とＰ型MOSFETとを直列にした反転回
路との二つの反転回路を設け、これらを縦続に接続する
と共に、それぞれの反転回路を構成するMOSFETのソース
電極に、接地電位又は電源電圧に対するバイアス電圧を
与えるように構成することにより、従来必要であった、
高いしきい値をもつＰ型MOSFETを不要としている。従っ
て、本発明の電圧検出回路は、製造工程が単純で短く、
低コストで製造可能である。
との間に負荷素子とＮ型MOSFETとを直列にした反転回路
と、同様に負荷素子とＰ型MOSFETとを直列にした反転回
路との二つの反転回路を設け、これらを縦続に接続する
と共に、それぞれの反転回路を構成するMOSFETのソース
電極に、接地電位又は電源電圧に対するバイアス電圧を
与えるように構成することにより、従来必要であった、
高いしきい値をもつＰ型MOSFETを不要としている。従っ
て、本発明の電圧検出回路は、製造工程が単純で短く、
低コストで製造可能である。
又、本発明は、上記のバイアス電圧を発生するための
電流経路中に、Ｎ型MOSFETとＰ型MOSFETとの並列接続か
らなるバイアス回路を設けることにより、MOSFETのしき
い値が変動した場合の動作電圧の変動を抑制している。
負荷素子として抵抗素子を用いると、動作電圧の変動が
特に小さくなるので、低電圧動作の製品への使用に適す
る。
電流経路中に、Ｎ型MOSFETとＰ型MOSFETとの並列接続か
らなるバイアス回路を設けることにより、MOSFETのしき
い値が変動した場合の動作電圧の変動を抑制している。
負荷素子として抵抗素子を用いると、動作電圧の変動が
特に小さくなるので、低電圧動作の製品への使用に適す
る。
第１図は本発明の第１の実施例の回路図、第２図は第１
図の第１の実施例を動作させたとき発生する検出信号の
電圧を示す特性図、第３図は本発明の第２の実施例の回
路図、第４図は従来の電圧検出回路の一例の回路図、第
５図は第４図の電圧検出回路を動作させたとき発生する
検出信号の電圧を示す特性図である。 1,1a,1b……レベル検出回路、２……波形整形回路、３
……ラッチ回路、4,5……論理素子、11,12……反転回
路、13……バイアス回路、Q1,Q3,Q5,Q6,Q8,Q12……Ｎ型
のMOSFET、Q2,Q4,Q7,Q11……Ｐ型のMOSFET、R1〜R4……
抵抗素子。
図の第１の実施例を動作させたとき発生する検出信号の
電圧を示す特性図、第３図は本発明の第２の実施例の回
路図、第４図は従来の電圧検出回路の一例の回路図、第
５図は第４図の電圧検出回路を動作させたとき発生する
検出信号の電圧を示す特性図である。 1,1a,1b……レベル検出回路、２……波形整形回路、３
……ラッチ回路、4,5……論理素子、11,12……反転回
路、13……バイアス回路、Q1,Q3,Q5,Q6,Q8,Q12……Ｎ型
のMOSFET、Q2,Q4,Q7,Q11……Ｐ型のMOSFET、R1〜R4……
抵抗素子。
Claims (3)
- 【請求項１】電源電圧が所定の値になったとき第１の論
理値の検出信号を出力するレベル検出回路と、前記第１
の論理値の検出信号を波形整形して前記第１の論理値と
異る第２の論理値の検出信号を出力する波形整形回路
と、前記第２の論理値の検出信号を保持するラッチ回路
とを備える電圧検出回路において、前記レベル検出回路
は、 一端が電源端子に接続された第１の負荷素子と、ソース
電極が第１のバイアス端に接続されゲート電極に前記電
源電圧が与えられる第１の導電型の第１のMOSFETと、前
記第１のバイアス端と接地端子との間に設けられたバイ
アス電圧発生用の第２の負荷素子とが前記電源端子と前
記接地端子との間に直列接続されてなり、前記第１の負
荷素子と前記１のMOSFETとの直列接続点を出力端とする
第１の反転回路と、 一端が前記接地端子に接続された第４の負荷素子と、ソ
ース電極が第２のバイアス端に接続されゲート電極に前
記第１の反転回路の出力端電圧が与えられる前記第１の
導電型と逆導電型の第２のMOSFETと、前記第２のバイア
ス端と前記電源端子との間に設けられたバイアス電圧発
生用の第３の負荷素子とが前記接地端子と前記電源端子
との間に直列接続されてなり、前記第４の負荷素子と前
記２のMOSFETとの直列接続点をこのレベル検出回路の出
力端とする第２の反転回路と、 ゲート電極に前記電源電圧が与えられる前記第１の導電
型の第３のMOSFETと、ゲート電極に接地電位が与えられ
る前記第２の導電型の第４のMOSFETとが並列に接続され
てなり、二つの並列接続点の一方が前記第１のバイアス
端に接続され他方の並列接続点が前記第２のバイアス端
に接続されて前記第３の負荷素子及び前記前記第２の負
荷素子と共に前記電源端子から前記接地端子に至る電流
経路を形成して、前記第１のバイアス端及び前記第２の
バイアス端にそれぞれ、接地電位からのバイアス電圧及
び電源電圧からのバイアス電圧を与えるバイアス回路と
を有することを特徴とする電圧検出回路。 - 【請求項２】第１及び第２の負荷素子はそれぞれ、ゲー
ト電極が電源端子に接続される第１の導電型の第５及び
第６のMOSFETであり、 第３及び第４の負荷素子はそれぞれ、ゲート電極が接地
端子に接続される第２の導電型の第７のMOSFET及びゲー
ト電極が電源端子に接続される第１の導電型の第８のMO
SFETである特許請求の範囲第（１）項記載の電圧検出回
路。 - 【請求項３】第１乃至第４の負荷素子はそれぞれ、第１
乃至第４の抵抗素子である特許請求の範囲第（１）項記
載の電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275156A JP2504079B2 (ja) | 1987-10-29 | 1987-10-29 | 電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275156A JP2504079B2 (ja) | 1987-10-29 | 1987-10-29 | 電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01117413A JPH01117413A (ja) | 1989-05-10 |
| JP2504079B2 true JP2504079B2 (ja) | 1996-06-05 |
Family
ID=17551456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275156A Expired - Lifetime JP2504079B2 (ja) | 1987-10-29 | 1987-10-29 | 電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504079B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5378949U (ja) * | 1976-12-02 | 1978-06-30 |
-
1987
- 1987-10-29 JP JP62275156A patent/JP2504079B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01117413A (ja) | 1989-05-10 |
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