JPS63237459A - テスト信号発生回路 - Google Patents
テスト信号発生回路Info
- Publication number
- JPS63237459A JPS63237459A JP62072013A JP7201387A JPS63237459A JP S63237459 A JPS63237459 A JP S63237459A JP 62072013 A JP62072013 A JP 62072013A JP 7201387 A JP7201387 A JP 7201387A JP S63237459 A JPS63237459 A JP S63237459A
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- JP
- Japan
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- inverter
- input
- flip
- depletion transistor
- Prior art date
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- Pending
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- 238000012360 testing method Methods 0.000 title claims abstract description 41
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title claims abstract description 14
- 239000003990 capacitor Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、テスト信号発生回路に関し、特に０ＭＯ５型
ＬＳＩのテスト信号発生回路に関する。
ＬＳＩのテスト信号発生回路に関する。
従来、この種のＣＭＯ３型Ｏ３Ｉのテスト信号発生回路
は、第３図の構造となっていた。このテスト信号発生回
路は、入力バッファ２２を介して内部回路に接続される
入力端子２１に、通常使用時には、ＧＮＤレベル（地気
レベル）から電源電圧（以下■Ｄｏと略す）レベルまで
の間のいずれかの電位が与えられ、テスト時には、ＧＮ
Ｄレベルより十分低い電位が与えられる。
は、第３図の構造となっていた。このテスト信号発生回
路は、入力バッファ２２を介して内部回路に接続される
入力端子２１に、通常使用時には、ＧＮＤレベル（地気
レベル）から電源電圧（以下■Ｄｏと略す）レベルまで
の間のいずれかの電位が与えられ、テスト時には、ＧＮ
Ｄレベルより十分低い電位が与えられる。
通常使用時は、Ｐ型トランジスタ２３のゲートの電位は
ＧＮＤレベルからＶＤＤレベルの間にあり、Ｐ型トラン
ジスタ２３は、スレッショールド電圧の絶対値を十分大
きく設定しであるために“ＯＮ ”しない。一方、Ｎ型
トランジスタ２６はゲートがＶｏｏレベルに保たれてい
るので、常にＯＮ”状態である。したがって、インバー
タ２５の入力はＧＮＤレベルであるため、テスト信号２
４は■ＤＤレベルとなり、アクティブとはならない。
ＧＮＤレベルからＶＤＤレベルの間にあり、Ｐ型トラン
ジスタ２３は、スレッショールド電圧の絶対値を十分大
きく設定しであるために“ＯＮ ”しない。一方、Ｎ型
トランジスタ２６はゲートがＶｏｏレベルに保たれてい
るので、常にＯＮ”状態である。したがって、インバー
タ２５の入力はＧＮＤレベルであるため、テスト信号２
４は■ＤＤレベルとなり、アクティブとはならない。
テスト時には、入力端子２１からＰ型トランジスタ２３
のゲートにＧＮＤレベルより十分低い電位を印加し、Ｐ
型トランジスタ２３を“ＯＮ”状態にさせる。このとき
、Ｎ型トランジスタ２６は“ＯＮ′°状態であるが、Ｎ
型トランジスタ２６の相互コンダクタンスは、Ｐ型トラ
ンジスタ２３と比較し、小さく設定されているためイン
バータ２５の入力レベルはＧＮＤレベルからＶｏｏレベ
ル付近に変化し、テスト信号２４はＧＮＤレベルとなり
、アクティブ状態となる。
のゲートにＧＮＤレベルより十分低い電位を印加し、Ｐ
型トランジスタ２３を“ＯＮ”状態にさせる。このとき
、Ｎ型トランジスタ２６は“ＯＮ′°状態であるが、Ｎ
型トランジスタ２６の相互コンダクタンスは、Ｐ型トラ
ンジスタ２３と比較し、小さく設定されているためイン
バータ２５の入力レベルはＧＮＤレベルからＶｏｏレベ
ル付近に変化し、テスト信号２４はＧＮＤレベルとなり
、アクティブ状態となる。
上述した従来のＣＭＯ８型Ｏ８Ｉのテスト信号発生回路
は、テスト信号発生時に、Ｐ型、Ｎ型両方のトランジス
タ２５．２６が“ＯＮ゛′するために、テスト信号発生
回路を電流が流れ、ＬＳＩ動作電流測定時にテスト回路
の消費電流が加わるため、ＣＭＯ８型Ｏ８Ｉの本来測定
すべき通常状層での動作電流の精度が悪くなるという欠
点がある。
は、テスト信号発生時に、Ｐ型、Ｎ型両方のトランジス
タ２５．２６が“ＯＮ゛′するために、テスト信号発生
回路を電流が流れ、ＬＳＩ動作電流測定時にテスト回路
の消費電流が加わるため、ＣＭＯ８型Ｏ８Ｉの本来測定
すべき通常状層での動作電流の精度が悪くなるという欠
点がある。
上述した従来のテスト信号発生回路に対し、本発明は、
通常使用時、テスト時ともテスト信号発生回路を電流が
流れないという独創的内容を有する。
通常使用時、テスト時ともテスト信号発生回路を電流が
流れないという独創的内容を有する。
本発明のテスト信号発生回路は、入力端子と、この入力
端子に接続され通常の入力信号を内部回路に供給する入
力バッファと、ゲートが前記入力端子に接続されドレイ
ンが固定電位に接続されたディプレッショントランジス
タと、このディプレッショントランジスタのソースと前
記入力端子間に接続された容量とテスト信号を発生する
ＲＳフリップフロップと、前記入力端子にテスト用の電
位が加えられて前記ディプレッショントランジスタのソ
ースに前記固定電位と異る電位が加えられたときに前記
ＲＳフリップフロップをセットするセット手段とを含ん
で構成される。
端子に接続され通常の入力信号を内部回路に供給する入
力バッファと、ゲートが前記入力端子に接続されドレイ
ンが固定電位に接続されたディプレッショントランジス
タと、このディプレッショントランジスタのソースと前
記入力端子間に接続された容量とテスト信号を発生する
ＲＳフリップフロップと、前記入力端子にテスト用の電
位が加えられて前記ディプレッショントランジスタのソ
ースに前記固定電位と異る電位が加えられたときに前記
ＲＳフリップフロップをセットするセット手段とを含ん
で構成される。
本発明のテスト信号発生回路は、ディプレッショントラ
ンジスタはドレインが電源電位に接続されたＮ型ディプ
レッショントランジスタで、セット手段は入力が前記Ｎ
型ディプレッショントランジスタのソースに接続され出
力をＲＳフリップフロップのセット端子に接続した第１
のインバータであるように構成されることもできる。
ンジスタはドレインが電源電位に接続されたＮ型ディプ
レッショントランジスタで、セット手段は入力が前記Ｎ
型ディプレッショントランジスタのソースに接続され出
力をＲＳフリップフロップのセット端子に接続した第１
のインバータであるように構成されることもできる。
本発明のテスト信号発生回路は、ディプレッショントラ
ンジスタはドレインが地気に接続されたＰ型ディプレッ
ショントランジスタで、セット手段は入力が前記Ｐ型デ
ィプレッショントランジスタのソースに接続された第２
のインバータおよびこの第２のインバータに接続され出
力をＲＳフリップフロップのセット端子に接続した第３
のインバータとからなるように構成されることもできる
、。
ンジスタはドレインが地気に接続されたＰ型ディプレッ
ショントランジスタで、セット手段は入力が前記Ｐ型デ
ィプレッショントランジスタのソースに接続された第２
のインバータおよびこの第２のインバータに接続され出
力をＲＳフリップフロップのセット端子に接続した第３
のインバータとからなるように構成されることもできる
、。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す。図において、１
は入力端子、２は電源電位、３は入力バッファ、４はＮ
型ディプレッショントランジスタ、５はインバータ、６
はテスト信号、７はＲＳフリップフロップ、８はリセッ
ト信号、９はコンデンサである。
は入力端子、２は電源電位、３は入力バッファ、４はＮ
型ディプレッショントランジスタ、５はインバータ、６
はテスト信号、７はＲＳフリップフロップ、８はリセッ
ト信号、９はコンデンサである。
入力端子１からの入力信号は、入力バッファ３に接続さ
れるとともに、Ｎ型ディプレッショントランジスタ４の
ゲート及び一端がトランジスタ４に接続されたコンデン
サ９の他端に接続される。
れるとともに、Ｎ型ディプレッショントランジスタ４の
ゲート及び一端がトランジスタ４に接続されたコンデン
サ９の他端に接続される。
通常使用状態では、入力信号はＧ Ｎ ＤレベルからＶ
ＤＤレベルの範囲と変化するために、Ｎ型ディプレッシ
ョントランジスタ４は常に’ ＯＮ ”となり、インバ
ータ５の出力が常にＧＮＤレベルになる。
ＤＤレベルの範囲と変化するために、Ｎ型ディプレッシ
ョントランジスタ４は常に’ ＯＮ ”となり、インバ
ータ５の出力が常にＧＮＤレベルになる。
このなめＲＳフリップフロップ７は、リセット状態のま
まで、ＴＥＳＴ信号６はＧ Ｎ Ｄレベルとなり、アク
ティブとはならない。従って通常動作時は、テスト状態
には決してならず、また人力バッファ３の出力信号は、
通常の入力信号として、内部回路に供給されるために、
通常動作を行なうことができる。
まで、ＴＥＳＴ信号６はＧ Ｎ Ｄレベルとなり、アク
ティブとはならない。従って通常動作時は、テスト状態
には決してならず、また人力バッファ３の出力信号は、
通常の入力信号として、内部回路に供給されるために、
通常動作を行なうことができる。
次に、テスト状態について説明する。入力端子１にＧＮ
Ｄレベルより十分低いレベルを印加したとき、Ｎ型ディ
プレッション４は“ＯＦＦ“′し、入力端子１をさらに
低いレベルにすると、コンデンサ９により、インバータ
５の入力レベルはＧＮＤレベル付近までの引張られる。
Ｄレベルより十分低いレベルを印加したとき、Ｎ型ディ
プレッション４は“ＯＦＦ“′し、入力端子１をさらに
低いレベルにすると、コンデンサ９により、インバータ
５の入力レベルはＧＮＤレベル付近までの引張られる。
インバータ５のＰ型ＭＯＳトランジスタのｇｍはＮ型Ｍ
ＯＳトランジスタ４と比較してより大きいため、入力レ
ベルがＶＤＤレベルより少く低くなると、出力が反転し
インバータ５の出力はＶＤＤレベルとなる。これにより
、ＲＳフリップフロップ７がセットされ、テスト信号６
はＶＤＤレベルとなり、アクティブとなる。
ＯＳトランジスタ４と比較してより大きいため、入力レ
ベルがＶＤＤレベルより少く低くなると、出力が反転し
インバータ５の出力はＶＤＤレベルとなる。これにより
、ＲＳフリップフロップ７がセットされ、テスト信号６
はＶＤＤレベルとなり、アクティブとなる。
第２図は、本発明の第２の実施例を示す。図において、
１１は入力端子、１２は入力バッファ、１３はＰ型ディ
プレッショントランジスタ、１４は第１のインバータ、
１５は第２のインバータ、１６はテスト信号、１７はＲ
Ｓフリップフロップ、１８はリセット信号、１つはコン
デンサである。
１１は入力端子、１２は入力バッファ、１３はＰ型ディ
プレッショントランジスタ、１４は第１のインバータ、
１５は第２のインバータ、１６はテスト信号、１７はＲ
Ｓフリップフロップ、１８はリセット信号、１つはコン
デンサである。
この第２の実施例の動作は第１の実施例と同様であり、
入力端子１１に印加される入力信号がＧＮＤ〜Ｖ００レ
ベルの場合、Ｐ型ディプレッショントランジスタ１３は
ＯＮ”Ｌ、ソースのレベルは、常にＧＮＤレベルとなる
、これにより第２のインバータ１５の出力は、ＧＮＤレ
ベルのままなので、ＲＳフリップフロップ１７は、リセ
ット状態のままで、テスト信号１６はＧＮＤレベルとな
りアクティブとはならない。従って、通常動作時は、テ
スト状態には、決してならず、また人力バッファ１２の
出力信号は、通常の入力信号として、内部回路に供給さ
れるため、通常動作を行なうことが出来る。
入力端子１１に印加される入力信号がＧＮＤ〜Ｖ００レ
ベルの場合、Ｐ型ディプレッショントランジスタ１３は
ＯＮ”Ｌ、ソースのレベルは、常にＧＮＤレベルとなる
、これにより第２のインバータ１５の出力は、ＧＮＤレ
ベルのままなので、ＲＳフリップフロップ１７は、リセ
ット状態のままで、テスト信号１６はＧＮＤレベルとな
りアクティブとはならない。従って、通常動作時は、テ
スト状態には、決してならず、また人力バッファ１２の
出力信号は、通常の入力信号として、内部回路に供給さ
れるため、通常動作を行なうことが出来る。
次に、テスト状態について説明する。入力端子１１にＶ
ＤＤレベルより十分高いレベルを印加したとき、Ｐ型デ
ィプレッショントランジスタ１３は” ＯＦ Ｆ ’″
し、入力端子１１にさらに高いレベルを印加すると、コ
ンデンサ１つにより、第１のインバータ１４の入力レベ
ルは■ＤＤレベル付近まで引張られる。第１のインバー
タ１４のＮ型ＭＯＳトランジスタのｇｍは、Ｐ型ＭＯＳ
トランジスタ１３と比較して、より大きいため、入力レ
ベルがＧＮＤレベルより少し高くなると、出力が反転し
、第２のインバータ１５の出力はＶＤＤレベルとなるた
めにＲＳフリップフロップ１７をセットし、テスト信号
１６はＶＤＤとなり、アクティブとなる。
ＤＤレベルより十分高いレベルを印加したとき、Ｐ型デ
ィプレッショントランジスタ１３は” ＯＦ Ｆ ’″
し、入力端子１１にさらに高いレベルを印加すると、コ
ンデンサ１つにより、第１のインバータ１４の入力レベ
ルは■ＤＤレベル付近まで引張られる。第１のインバー
タ１４のＮ型ＭＯＳトランジスタのｇｍは、Ｐ型ＭＯＳ
トランジスタ１３と比較して、より大きいため、入力レ
ベルがＧＮＤレベルより少し高くなると、出力が反転し
、第２のインバータ１５の出力はＶＤＤレベルとなるた
めにＲＳフリップフロップ１７をセットし、テスト信号
１６はＶＤＤとなり、アクティブとなる。
以上説明したように、本発明はテスト信号発生回路を流
れる電流を少なくすることにより、ＣＭＯ８型Ｏ８Ｉの
動作電流の正確な測定が出来るという大きな効果がある
。
れる電流を少なくすることにより、ＣＭＯ８型Ｏ８Ｉの
動作電流の正確な測定が出来るという大きな効果がある
。
第１図は、本発明の第１の実施例を示す回路図、第２図
は本発明の第２の実施例を示す回路図、第３図は従来の
テスト信号発生回路を示す回路図である。 １・・・入力端子、２・・・電源電圧、３・・・入力バ
ッファ、４・・・Ｎ型ディプレッショントランジスタ、
５・・・インバータ、６・・・テスト信号、７・・・Ｒ
Ｓフリップフロップ、８・・・リセット信号、９・・・
コンデンサ、１１・・・入力端子、１２・・・入力バッ
ファ、１３・・・Ｐ型ディプレッショントランジスタ、
１４・・・第１のインバータ、１５・・・第２のインバ
ータ、１６・・・テスト信号、１７・・・ＲＳフリップ
フロップ、１８・・・リセット信号、１９・・・コンデ
ンサ、２１・・・入力端子、２２・・・入力バッファ、
２３・・・スレショールド電圧の大きいＰ型トランジス
タ、２４・・・デス１−信号、２５・・・インバータ、
２６・・・Ｎ型トランジスタ、２７・・・電源電圧。 失埋人弁理士内原 晋、゛ ５：インハ“−タ 第１図 第３図
は本発明の第２の実施例を示す回路図、第３図は従来の
テスト信号発生回路を示す回路図である。 １・・・入力端子、２・・・電源電圧、３・・・入力バ
ッファ、４・・・Ｎ型ディプレッショントランジスタ、
５・・・インバータ、６・・・テスト信号、７・・・Ｒ
Ｓフリップフロップ、８・・・リセット信号、９・・・
コンデンサ、１１・・・入力端子、１２・・・入力バッ
ファ、１３・・・Ｐ型ディプレッショントランジスタ、
１４・・・第１のインバータ、１５・・・第２のインバ
ータ、１６・・・テスト信号、１７・・・ＲＳフリップ
フロップ、１８・・・リセット信号、１９・・・コンデ
ンサ、２１・・・入力端子、２２・・・入力バッファ、
２３・・・スレショールド電圧の大きいＰ型トランジス
タ、２４・・・デス１−信号、２５・・・インバータ、
２６・・・Ｎ型トランジスタ、２７・・・電源電圧。 失埋人弁理士内原 晋、゛ ５：インハ“−タ 第１図 第３図
Claims (3)
- （１）入力端子と、この入力端子に接続され通常の入力
信号を内部回路に供給する入力バッファと、ゲートが前
記入力端子に接続されドレインが固定電位に接続された
ディプレッショントランジスタと、このディプレッショ
ントランジスタのソースと前記入力端子間に接続された
容量と、テスト信号を発生するＲＳフリップフロップと
、前記入力端子にテスト用の電位が加えられて前記ディ
プレッショントランジスタのソースに前記固定電位と異
る電位が加えられたときに前記ＲＳフリップフロップを
セットするセット手段とを含むことを特徴とするテスト
信号発生回路。 - （２）ディプレッショントランジスタはドレインが電源
電位に接続されたＮ型ディプレッショントランジスタで
、セット手段は入力が前記Ｎ型ディプレッショントラン
ジスタのソースに接続され出力をＲＳフリップフロップ
のセット端子に接続した第１のインバータである特許請
求の範囲第１項記載のテスト信号発生回路。 - （３）ディプレッショントランジスタはドレインが地気
に接続されたＰ型ディプレッショントランジスタで、セ
ット手段は入力が前記Ｐ型ディプレッショントランジス
タのソースに接続された第２のインバータおよびこの第
２のインバータに接続され出力をＲＳフリップフロップ
のセット端子に接続した第３のインバータとからなる特
許請求の範囲第１項記載のテスト信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072013A JPS63237459A (ja) | 1987-03-25 | 1987-03-25 | テスト信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072013A JPS63237459A (ja) | 1987-03-25 | 1987-03-25 | テスト信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63237459A true JPS63237459A (ja) | 1988-10-03 |
Family
ID=13477102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62072013A Pending JPS63237459A (ja) | 1987-03-25 | 1987-03-25 | テスト信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63237459A (ja) |
-
1987
- 1987-03-25 JP JP62072013A patent/JPS63237459A/ja active Pending
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