JPH0526982A - テスト信号入力回路 - Google Patents
テスト信号入力回路Info
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- JPH0526982A JPH0526982A JP3184243A JP18424391A JPH0526982A JP H0526982 A JPH0526982 A JP H0526982A JP 3184243 A JP3184243 A JP 3184243A JP 18424391 A JP18424391 A JP 18424391A JP H0526982 A JPH0526982 A JP H0526982A
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- test
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- analog
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Abstract
(57)【要約】
【目的】アナログ・デジタル混載集積回路装置のデジタ
ル部のテストを容易にする。 【構成】アナログ・デジタル混載集積回路装置におい
て、通常使用時にはアナログ信号が印加される端子P1
に第1の入力が接続されたテスト信号入力用の論理ゲー
トQ1 〜Q4 を有し、前記集積回路装置がテストモード
であることを示す信号P2を前記論理ゲートQ1 〜Q4
の第2の入力に接続するとともに、かかる信号P2が非
テストモード時に前記論理ゲートQ1 〜Q4 の電源接地
間の電流経路をしゃ断せしめる極性で接続したテスト信
号入力回路。 【効果】ピン数を増加させないですみ、貫通電流ない。
ル部のテストを容易にする。 【構成】アナログ・デジタル混載集積回路装置におい
て、通常使用時にはアナログ信号が印加される端子P1
に第1の入力が接続されたテスト信号入力用の論理ゲー
トQ1 〜Q4 を有し、前記集積回路装置がテストモード
であることを示す信号P2を前記論理ゲートQ1 〜Q4
の第2の入力に接続するとともに、かかる信号P2が非
テストモード時に前記論理ゲートQ1 〜Q4 の電源接地
間の電流経路をしゃ断せしめる極性で接続したテスト信
号入力回路。 【効果】ピン数を増加させないですみ、貫通電流ない。
Description
【0001】
【産業上の利用分野】本発明はアナログ・デジタル混載
集積回路のテスト入力回路に関する。
集積回路のテスト入力回路に関する。
【0002】
【従来の技術】従来デジタル集積回路においては、テス
トを効率よく行うために、しばしばテストモードを採用
するものがあった。本願ではアナログ・デジタル混載集
積回路にこれを応用する場合について述べる。
トを効率よく行うために、しばしばテストモードを採用
するものがあった。本願ではアナログ・デジタル混載集
積回路にこれを応用する場合について述べる。
【0003】図4は従来のアナログ・デジタル混載集積
回路の一例であり、アナログ用の端子P1を有するアナ
ログ回路10と、デジタル回路20と、それをテストモ
ードに切換えるための入力端子P2、及びテストモード
時に必要となる信号の入力端子P3と、そのインタフェ
ース部としてのインバータを構成するQ13,Q14からな
っている。なお、端子P2についても同様のインタフェ
ース回路を設けているが、前記デジタル回路の内部に含
まれているとしておき、説明は省略する。
回路の一例であり、アナログ用の端子P1を有するアナ
ログ回路10と、デジタル回路20と、それをテストモ
ードに切換えるための入力端子P2、及びテストモード
時に必要となる信号の入力端子P3と、そのインタフェ
ース部としてのインバータを構成するQ13,Q14からな
っている。なお、端子P2についても同様のインタフェ
ース回路を設けているが、前記デジタル回路の内部に含
まれているとしておき、説明は省略する。
【0004】
【発明が解決しようとする課題】端子P2はデジタル回
路のテストのみに使用されるにもかかわらず、集積回路
の外部端子として設けなければならず、その分端子の有
効利用ができないという欠点があった。
路のテストのみに使用されるにもかかわらず、集積回路
の外部端子として設けなければならず、その分端子の有
効利用ができないという欠点があった。
【0005】
【課題を解決するための手段】本発明は、アナログ・デ
ジタル混載集積回路において、通常アナログ部とデジタ
ル部は別々にテストするという工程を有する(その後に
総合テストを行う場合ももちろんあるが)ので、デジタ
ル部のテスト時には使用しないアナログ部の一端子を前
記テスト時に必要となる入力端子と共用しようというも
のである。
ジタル混載集積回路において、通常アナログ部とデジタ
ル部は別々にテストするという工程を有する(その後に
総合テストを行う場合ももちろんあるが)ので、デジタ
ル部のテスト時には使用しないアナログ部の一端子を前
記テスト時に必要となる入力端子と共用しようというも
のである。
【0006】すなわち、通常動作時はアナログ信号を入
力する端子にテスト時にはテスト信号を入力し、かつ同
端子を論理ゲートの第1入力に接続して、その第2入力
にはテストモード信号を供給し、さらに第2入力を受け
るトランジスタは非テストモード時にはオフとなって上
記論理ゲートの電源間の直流電流路をしゃ断している。
力する端子にテスト時にはテスト信号を入力し、かつ同
端子を論理ゲートの第1入力に接続して、その第2入力
にはテストモード信号を供給し、さらに第2入力を受け
るトランジスタは非テストモード時にはオフとなって上
記論理ゲートの電源間の直流電流路をしゃ断している。
【0007】
【実施例】以下、図面により本発明を詳述する。
【0008】図1は本発明の第1の実施例であり、図4
と同じものは同一の番号をふり説明を省略する。
と同じものは同一の番号をふり説明を省略する。
【0009】アナログ用端子P1には本来のアナログ回
路10のほか、トランジスタQ1 ,Q4 のゲートが接続
されているが、ゲートは高インピーダンスであるため、
本来のアナログ動作には何ら影響を及ぼさない。デジタ
ルテストモードにするための入力信号P2は図4と同様
にデジタル回路20に印加されるとともに、トランジス
タQ2 ,Q3 のゲートにも印加されている。なお、トラ
ンジスタQ1 〜Q4 はNAND回路を構成している。
路10のほか、トランジスタQ1 ,Q4 のゲートが接続
されているが、ゲートは高インピーダンスであるため、
本来のアナログ動作には何ら影響を及ぼさない。デジタ
ルテストモードにするための入力信号P2は図4と同様
にデジタル回路20に印加されるとともに、トランジス
タQ2 ,Q3 のゲートにも印加されている。なお、トラ
ンジスタQ1 〜Q4 はNAND回路を構成している。
【0010】端子P2にテストモードを示す信号がテス
トモード時にハイとなる極性で印加された場合、トラン
ジスタQ2 がオフしトランジスタQ3 がオンする。この
ときアナログ用端子P1に本来のアナログ信号とは全く
無関係に外部からデジタルテスト時に必要となる信号を
印加せしめる。このとき、このテスト信号がハイならば
Q4 がオンし内部端子IT はローとなり、テスト信号が
ローならばQ1 がオンしIT はハイとなる。すなわちア
ナログ用端子P1が、図4のテスト時に必要となる入力
端子P3の役目をはたすことができる。
トモード時にハイとなる極性で印加された場合、トラン
ジスタQ2 がオフしトランジスタQ3 がオンする。この
ときアナログ用端子P1に本来のアナログ信号とは全く
無関係に外部からデジタルテスト時に必要となる信号を
印加せしめる。このとき、このテスト信号がハイならば
Q4 がオンし内部端子IT はローとなり、テスト信号が
ローならばQ1 がオンしIT はハイとなる。すなわちア
ナログ用端子P1が、図4のテスト時に必要となる入力
端子P3の役目をはたすことができる。
【0011】もっとも、これだけのことなら図4で端子
P1と端子P3を内部で直結し、P3端子を省略しただ
けでも可能である。しかしながら、この場合、非テスト
モード時に端子P1に生ずる本来のアナログ電圧がトラ
ンジスタQ13,Q14にも印加されることになり、これが
中間電位の場合、Q13,Q14ともオンしてしまい、いわ
ゆる貫通電流となり消費電力が増大するという欠点を有
する。
P1と端子P3を内部で直結し、P3端子を省略しただ
けでも可能である。しかしながら、この場合、非テスト
モード時に端子P1に生ずる本来のアナログ電圧がトラ
ンジスタQ13,Q14にも印加されることになり、これが
中間電位の場合、Q13,Q14ともオンしてしまい、いわ
ゆる貫通電流となり消費電力が増大するという欠点を有
する。
【0012】図1においては、非テストモード時、すな
わち端子P2がローの場合、たとえトランジスタQ1 ,
Q4 のゲートに中間電位が印加されてともにオンしたと
しても、トランジスタQ3 のゲートがローのためQ3 は
オフとなり、貫通電流の通路がしゃ断され、電流は流れ
ない。またトランジスタQ2 がオンしており、トランジ
スタQ1 ,Q4 にかかわりなく、出力IT はハイとなっ
ている(不定にはならない)。
わち端子P2がローの場合、たとえトランジスタQ1 ,
Q4 のゲートに中間電位が印加されてともにオンしたと
しても、トランジスタQ3 のゲートがローのためQ3 は
オフとなり、貫通電流の通路がしゃ断され、電流は流れ
ない。またトランジスタQ2 がオンしており、トランジ
スタQ1 ,Q4 にかかわりなく、出力IT はハイとなっ
ている(不定にはならない)。
【0013】図2は本発明の第2の実施例であり、NO
R回路を構成するトランジスタQ5 〜Q8 を用いている
点と、テストモードを示す信号MODEをデジタル回路
側から得ている点が図1と異なる。デジタル端子のある
特殊な組合せでテストモードになるものや、デジタル回
路内のテスト用フラグ(フリップフロップ)をセットし
てテストモードにするもの等いろいろなテストモードを
作る方法があるが、図2のMODE信号はこのような場
合に対応している。また図2ではMODE信号がローの
ときテストモード、ハイのときが非テストモードであ
る。
R回路を構成するトランジスタQ5 〜Q8 を用いている
点と、テストモードを示す信号MODEをデジタル回路
側から得ている点が図1と異なる。デジタル端子のある
特殊な組合せでテストモードになるものや、デジタル回
路内のテスト用フラグ(フリップフロップ)をセットし
てテストモードにするもの等いろいろなテストモードを
作る方法があるが、図2のMODE信号はこのような場
合に対応している。また図2ではMODE信号がローの
ときテストモード、ハイのときが非テストモードであ
る。
【0014】この場合テストモード時はトランジスタQ
6 がオンし、Q8 がオフするのでトランジスタQ5 ,Q
7 がインバータとして動作し、アナログ用端子P1に外
部から印加されるデジタルテスト時に必要となるデジタ
ル信号が、反転して内部端子IT にあらわれる。一方非
テストモード時にはトランジスタQ6 がオフし、Q8 が
オンするため、IT はつねにローとなる(不定ではな
い)。またアナログ用端子に本来の電圧(かりに中間電
位であるとしても)が生じていてもトランジスタQ6 が
オフのため貫通電流は流れない。
6 がオンし、Q8 がオフするのでトランジスタQ5 ,Q
7 がインバータとして動作し、アナログ用端子P1に外
部から印加されるデジタルテスト時に必要となるデジタ
ル信号が、反転して内部端子IT にあらわれる。一方非
テストモード時にはトランジスタQ6 がオフし、Q8 が
オンするため、IT はつねにローとなる(不定ではな
い)。またアナログ用端子に本来の電圧(かりに中間電
位であるとしても)が生じていてもトランジスタQ6 が
オフのため貫通電流は流れない。
【0015】図3は本発明の第3の実施例であり、図2
のNOR回路のかわりにクロックドインバータを構成す
るトランジスタQ9 〜Q12及びインバータG1 からな
る。この回路ではテストモード時にMODE信号がロー
となりトランジスタQ9 ,Q12がオンし、Q10,Q11が
インバータとして動作する。一方非テスト時にはトラン
ジスタQ9 ,Q12がともにオフするため貫通電流は流れ
ない。なお内部端子IT はハイインバータ(不定)とな
るので、ここが、バス等で他の信号も接続されるような
場合に最適である。
のNOR回路のかわりにクロックドインバータを構成す
るトランジスタQ9 〜Q12及びインバータG1 からな
る。この回路ではテストモード時にMODE信号がロー
となりトランジスタQ9 ,Q12がオンし、Q10,Q11が
インバータとして動作する。一方非テスト時にはトラン
ジスタQ9 ,Q12がともにオフするため貫通電流は流れ
ない。なお内部端子IT はハイインバータ(不定)とな
るので、ここが、バス等で他の信号も接続されるような
場合に最適である。
【0016】なおトランジスタQ9 又はQ12のいずれか
一方を省略(ドレイン・ソース間ショート)しても貫通
電流は流れないため本願の効果を有する。
一方を省略(ドレイン・ソース間ショート)しても貫通
電流は流れないため本願の効果を有する。
【0017】
【発明の効果】本発明によれば、アナログ・デジタル混
載の集積回路において、デジタル部のテストのために必
要な入力端子をわざわざ設けなくてすむばかりでなく、
付加した回路が本来のアナログ端子電圧で誤動作(貫通
電流等)することなく機能できるという特長を有する。
載の集積回路において、デジタル部のテストのために必
要な入力端子をわざわざ設けなくてすむばかりでなく、
付加した回路が本来のアナログ端子電圧で誤動作(貫通
電流等)することなく機能できるという特長を有する。
【0018】このような端子が複数個あるとさらに効果
が増す。
が増す。
【図1】本発明の第1実施例図である。
【図2】本発明の第2実施例図である。
【図3】本発明の第3実施例図である。
【図4】従来例図である。
Claims (1)
- 【特許請求の範囲】 【請求項1】 アナログ・デジタル混載の集積回路装置
において、通常使用時にはアナログ信号が印加される端
子に第1の入力が接続されたテスト信号入力用の論理ゲ
ートを有し、前記集積回路装置がテストモードであるこ
とを示す信号を前記論理ゲートの第2の入力に接続し、
かかる第2の入力を受けるトランジスタは非テストモー
ド時にオフとなって前記論理ゲートの電源間の電流経路
をしゃ断せしめることを特徴とするテスト信号入力回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3184243A JP2739785B2 (ja) | 1991-07-24 | 1991-07-24 | テスト信号入力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3184243A JP2739785B2 (ja) | 1991-07-24 | 1991-07-24 | テスト信号入力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0526982A true JPH0526982A (ja) | 1993-02-05 |
JP2739785B2 JP2739785B2 (ja) | 1998-04-15 |
Family
ID=16149892
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3184243A Expired - Fee Related JP2739785B2 (ja) | 1991-07-24 | 1991-07-24 | テスト信号入力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2739785B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020064040A (ja) * | 2018-10-18 | 2020-04-23 | 普誠科技股▲ふん▼有限公司 | 集積回路、および、そのテスト方法 |
CN111615635A (zh) * | 2018-01-17 | 2020-09-01 | 罗伯特·博世有限公司 | 用于测试asic的主要内部信号的电路 |
-
1991
- 1991-07-24 JP JP3184243A patent/JP2739785B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111615635A (zh) * | 2018-01-17 | 2020-09-01 | 罗伯特·博世有限公司 | 用于测试asic的主要内部信号的电路 |
CN111615635B (zh) * | 2018-01-17 | 2023-11-28 | 罗伯特·博世有限公司 | 用于测试asic的主要内部信号的电路 |
JP2020064040A (ja) * | 2018-10-18 | 2020-04-23 | 普誠科技股▲ふん▼有限公司 | 集積回路、および、そのテスト方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2739785B2 (ja) | 1998-04-15 |
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Legal Events
Date | Code | Title | Description |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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