JPH0526982A - テスト信号入力回路 - Google Patents
テスト信号入力回路Info
- Publication number
- JPH0526982A JPH0526982A JP3184243A JP18424391A JPH0526982A JP H0526982 A JPH0526982 A JP H0526982A JP 3184243 A JP3184243 A JP 3184243A JP 18424391 A JP18424391 A JP 18424391A JP H0526982 A JPH0526982 A JP H0526982A
- Authority
- JP
- Japan
- Prior art keywords
- test
- signal
- analog
- terminal
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】アナログ・デジタル混載集積回路装置のデジタ
ル部のテストを容易にする。 【構成】アナログ・デジタル混載集積回路装置におい
て、通常使用時にはアナログ信号が印加される端子Ｐ１
に第１の入力が接続されたテスト信号入力用の論理ゲー
トＱ1 〜Ｑ4 を有し、前記集積回路装置がテストモード
であることを示す信号Ｐ２を前記論理ゲートＱ1 〜Ｑ4
の第２の入力に接続するとともに、かかる信号Ｐ２が非
テストモード時に前記論理ゲートＱ1 〜Ｑ4 の電源接地
間の電流経路をしゃ断せしめる極性で接続したテスト信
号入力回路。 【効果】ピン数を増加させないですみ、貫通電流ない。
ル部のテストを容易にする。 【構成】アナログ・デジタル混載集積回路装置におい
て、通常使用時にはアナログ信号が印加される端子Ｐ１
に第１の入力が接続されたテスト信号入力用の論理ゲー
トＱ1 〜Ｑ4 を有し、前記集積回路装置がテストモード
であることを示す信号Ｐ２を前記論理ゲートＱ1 〜Ｑ4
の第２の入力に接続するとともに、かかる信号Ｐ２が非
テストモード時に前記論理ゲートＱ1 〜Ｑ4 の電源接地
間の電流経路をしゃ断せしめる極性で接続したテスト信
号入力回路。 【効果】ピン数を増加させないですみ、貫通電流ない。
Description
【０００１】
【産業上の利用分野】本発明はアナログ・デジタル混載
集積回路のテスト入力回路に関する。
集積回路のテスト入力回路に関する。
【０００２】
【従来の技術】従来デジタル集積回路においては、テス
トを効率よく行うために、しばしばテストモードを採用
するものがあった。本願ではアナログ・デジタル混載集
積回路にこれを応用する場合について述べる。
トを効率よく行うために、しばしばテストモードを採用
するものがあった。本願ではアナログ・デジタル混載集
積回路にこれを応用する場合について述べる。
【０００３】図４は従来のアナログ・デジタル混載集積
回路の一例であり、アナログ用の端子Ｐ１を有するアナ
ログ回路１０と、デジタル回路２０と、それをテストモ
ードに切換えるための入力端子Ｐ２、及びテストモード
時に必要となる信号の入力端子Ｐ３と、そのインタフェ
ース部としてのインバータを構成するＱ13，Ｑ14からな
っている。なお、端子Ｐ２についても同様のインタフェ
ース回路を設けているが、前記デジタル回路の内部に含
まれているとしておき、説明は省略する。
回路の一例であり、アナログ用の端子Ｐ１を有するアナ
ログ回路１０と、デジタル回路２０と、それをテストモ
ードに切換えるための入力端子Ｐ２、及びテストモード
時に必要となる信号の入力端子Ｐ３と、そのインタフェ
ース部としてのインバータを構成するＱ13，Ｑ14からな
っている。なお、端子Ｐ２についても同様のインタフェ
ース回路を設けているが、前記デジタル回路の内部に含
まれているとしておき、説明は省略する。
【０００４】
【発明が解決しようとする課題】端子Ｐ２はデジタル回
路のテストのみに使用されるにもかかわらず、集積回路
の外部端子として設けなければならず、その分端子の有
効利用ができないという欠点があった。
路のテストのみに使用されるにもかかわらず、集積回路
の外部端子として設けなければならず、その分端子の有
効利用ができないという欠点があった。
【０００５】
【課題を解決するための手段】本発明は、アナログ・デ
ジタル混載集積回路において、通常アナログ部とデジタ
ル部は別々にテストするという工程を有する（その後に
総合テストを行う場合ももちろんあるが）ので、デジタ
ル部のテスト時には使用しないアナログ部の一端子を前
記テスト時に必要となる入力端子と共用しようというも
のである。
ジタル混載集積回路において、通常アナログ部とデジタ
ル部は別々にテストするという工程を有する（その後に
総合テストを行う場合ももちろんあるが）ので、デジタ
ル部のテスト時には使用しないアナログ部の一端子を前
記テスト時に必要となる入力端子と共用しようというも
のである。
【０００６】すなわち、通常動作時はアナログ信号を入
力する端子にテスト時にはテスト信号を入力し、かつ同
端子を論理ゲートの第１入力に接続して、その第２入力
にはテストモード信号を供給し、さらに第２入力を受け
るトランジスタは非テストモード時にはオフとなって上
記論理ゲートの電源間の直流電流路をしゃ断している。
力する端子にテスト時にはテスト信号を入力し、かつ同
端子を論理ゲートの第１入力に接続して、その第２入力
にはテストモード信号を供給し、さらに第２入力を受け
るトランジスタは非テストモード時にはオフとなって上
記論理ゲートの電源間の直流電流路をしゃ断している。
【０００７】
【実施例】以下、図面により本発明を詳述する。
【０００８】図１は本発明の第１の実施例であり、図４
と同じものは同一の番号をふり説明を省略する。
と同じものは同一の番号をふり説明を省略する。
【０００９】アナログ用端子Ｐ１には本来のアナログ回
路１０のほか、トランジスタＱ1 ，Ｑ4 のゲートが接続
されているが、ゲートは高インピーダンスであるため、
本来のアナログ動作には何ら影響を及ぼさない。デジタ
ルテストモードにするための入力信号Ｐ２は図４と同様
にデジタル回路２０に印加されるとともに、トランジス
タＱ2 ，Ｑ3 のゲートにも印加されている。なお、トラ
ンジスタＱ1 〜Ｑ4 はＮＡＮＤ回路を構成している。
路１０のほか、トランジスタＱ1 ，Ｑ4 のゲートが接続
されているが、ゲートは高インピーダンスであるため、
本来のアナログ動作には何ら影響を及ぼさない。デジタ
ルテストモードにするための入力信号Ｐ２は図４と同様
にデジタル回路２０に印加されるとともに、トランジス
タＱ2 ，Ｑ3 のゲートにも印加されている。なお、トラ
ンジスタＱ1 〜Ｑ4 はＮＡＮＤ回路を構成している。
【００１０】端子Ｐ２にテストモードを示す信号がテス
トモード時にハイとなる極性で印加された場合、トラン
ジスタＱ2 がオフしトランジスタＱ3 がオンする。この
ときアナログ用端子Ｐ１に本来のアナログ信号とは全く
無関係に外部からデジタルテスト時に必要となる信号を
印加せしめる。このとき、このテスト信号がハイならば
Ｑ4 がオンし内部端子ＩT はローとなり、テスト信号が
ローならばＱ1 がオンしＩT はハイとなる。すなわちア
ナログ用端子Ｐ１が、図４のテスト時に必要となる入力
端子Ｐ３の役目をはたすことができる。
トモード時にハイとなる極性で印加された場合、トラン
ジスタＱ2 がオフしトランジスタＱ3 がオンする。この
ときアナログ用端子Ｐ１に本来のアナログ信号とは全く
無関係に外部からデジタルテスト時に必要となる信号を
印加せしめる。このとき、このテスト信号がハイならば
Ｑ4 がオンし内部端子ＩT はローとなり、テスト信号が
ローならばＱ1 がオンしＩT はハイとなる。すなわちア
ナログ用端子Ｐ１が、図４のテスト時に必要となる入力
端子Ｐ３の役目をはたすことができる。
【００１１】もっとも、これだけのことなら図４で端子
Ｐ１と端子Ｐ３を内部で直結し、Ｐ３端子を省略しただ
けでも可能である。しかしながら、この場合、非テスト
モード時に端子Ｐ１に生ずる本来のアナログ電圧がトラ
ンジスタＱ13，Ｑ14にも印加されることになり、これが
中間電位の場合、Ｑ13，Ｑ14ともオンしてしまい、いわ
ゆる貫通電流となり消費電力が増大するという欠点を有
する。
Ｐ１と端子Ｐ３を内部で直結し、Ｐ３端子を省略しただ
けでも可能である。しかしながら、この場合、非テスト
モード時に端子Ｐ１に生ずる本来のアナログ電圧がトラ
ンジスタＱ13，Ｑ14にも印加されることになり、これが
中間電位の場合、Ｑ13，Ｑ14ともオンしてしまい、いわ
ゆる貫通電流となり消費電力が増大するという欠点を有
する。
【００１２】図１においては、非テストモード時、すな
わち端子Ｐ２がローの場合、たとえトランジスタＱ1 ，
Ｑ4 のゲートに中間電位が印加されてともにオンしたと
しても、トランジスタＱ3 のゲートがローのためＱ3 は
オフとなり、貫通電流の通路がしゃ断され、電流は流れ
ない。またトランジスタＱ2 がオンしており、トランジ
スタＱ1 ，Ｑ4 にかかわりなく、出力ＩT はハイとなっ
ている（不定にはならない）。
わち端子Ｐ２がローの場合、たとえトランジスタＱ1 ，
Ｑ4 のゲートに中間電位が印加されてともにオンしたと
しても、トランジスタＱ3 のゲートがローのためＱ3 は
オフとなり、貫通電流の通路がしゃ断され、電流は流れ
ない。またトランジスタＱ2 がオンしており、トランジ
スタＱ1 ，Ｑ4 にかかわりなく、出力ＩT はハイとなっ
ている（不定にはならない）。
【００１３】図２は本発明の第２の実施例であり、ＮＯ
Ｒ回路を構成するトランジスタＱ5 〜Ｑ8 を用いている
点と、テストモードを示す信号ＭＯＤＥをデジタル回路
側から得ている点が図１と異なる。デジタル端子のある
特殊な組合せでテストモードになるものや、デジタル回
路内のテスト用フラグ（フリップフロップ）をセットし
てテストモードにするもの等いろいろなテストモードを
作る方法があるが、図２のＭＯＤＥ信号はこのような場
合に対応している。また図２ではＭＯＤＥ信号がローの
ときテストモード、ハイのときが非テストモードであ
る。
Ｒ回路を構成するトランジスタＱ5 〜Ｑ8 を用いている
点と、テストモードを示す信号ＭＯＤＥをデジタル回路
側から得ている点が図１と異なる。デジタル端子のある
特殊な組合せでテストモードになるものや、デジタル回
路内のテスト用フラグ（フリップフロップ）をセットし
てテストモードにするもの等いろいろなテストモードを
作る方法があるが、図２のＭＯＤＥ信号はこのような場
合に対応している。また図２ではＭＯＤＥ信号がローの
ときテストモード、ハイのときが非テストモードであ
る。
【００１４】この場合テストモード時はトランジスタＱ
6 がオンし、Ｑ8 がオフするのでトランジスタＱ5 ，Ｑ
7 がインバータとして動作し、アナログ用端子Ｐ１に外
部から印加されるデジタルテスト時に必要となるデジタ
ル信号が、反転して内部端子ＩT にあらわれる。一方非
テストモード時にはトランジスタＱ6 がオフし、Ｑ8 が
オンするため、ＩT はつねにローとなる（不定ではな
い）。またアナログ用端子に本来の電圧（かりに中間電
位であるとしても）が生じていてもトランジスタＱ6 が
オフのため貫通電流は流れない。
6 がオンし、Ｑ8 がオフするのでトランジスタＱ5 ，Ｑ
7 がインバータとして動作し、アナログ用端子Ｐ１に外
部から印加されるデジタルテスト時に必要となるデジタ
ル信号が、反転して内部端子ＩT にあらわれる。一方非
テストモード時にはトランジスタＱ6 がオフし、Ｑ8 が
オンするため、ＩT はつねにローとなる（不定ではな
い）。またアナログ用端子に本来の電圧（かりに中間電
位であるとしても）が生じていてもトランジスタＱ6 が
オフのため貫通電流は流れない。
【００１５】図３は本発明の第３の実施例であり、図２
のＮＯＲ回路のかわりにクロックドインバータを構成す
るトランジスタＱ9 〜Ｑ12及びインバータＧ1 からな
る。この回路ではテストモード時にＭＯＤＥ信号がロー
となりトランジスタＱ9 ，Ｑ12がオンし、Ｑ10，Ｑ11が
インバータとして動作する。一方非テスト時にはトラン
ジスタＱ9 ，Ｑ12がともにオフするため貫通電流は流れ
ない。なお内部端子ＩT はハイインバータ（不定）とな
るので、ここが、バス等で他の信号も接続されるような
場合に最適である。
のＮＯＲ回路のかわりにクロックドインバータを構成す
るトランジスタＱ9 〜Ｑ12及びインバータＧ1 からな
る。この回路ではテストモード時にＭＯＤＥ信号がロー
となりトランジスタＱ9 ，Ｑ12がオンし、Ｑ10，Ｑ11が
インバータとして動作する。一方非テスト時にはトラン
ジスタＱ9 ，Ｑ12がともにオフするため貫通電流は流れ
ない。なお内部端子ＩT はハイインバータ（不定）とな
るので、ここが、バス等で他の信号も接続されるような
場合に最適である。
【００１６】なおトランジスタＱ9 又はＱ12のいずれか
一方を省略（ドレイン・ソース間ショート）しても貫通
電流は流れないため本願の効果を有する。
一方を省略（ドレイン・ソース間ショート）しても貫通
電流は流れないため本願の効果を有する。
【００１７】
【発明の効果】本発明によれば、アナログ・デジタル混
載の集積回路において、デジタル部のテストのために必
要な入力端子をわざわざ設けなくてすむばかりでなく、
付加した回路が本来のアナログ端子電圧で誤動作（貫通
電流等）することなく機能できるという特長を有する。
載の集積回路において、デジタル部のテストのために必
要な入力端子をわざわざ設けなくてすむばかりでなく、
付加した回路が本来のアナログ端子電圧で誤動作（貫通
電流等）することなく機能できるという特長を有する。
【００１８】このような端子が複数個あるとさらに効果
が増す。
が増す。
【図１】本発明の第１実施例図である。
【図２】本発明の第２実施例図である。
【図３】本発明の第３実施例図である。
【図４】従来例図である。
Claims (1)
- 【特許請求の範囲】 【請求項１】 アナログ・デジタル混載の集積回路装置
において、通常使用時にはアナログ信号が印加される端
子に第１の入力が接続されたテスト信号入力用の論理ゲ
ートを有し、前記集積回路装置がテストモードであるこ
とを示す信号を前記論理ゲートの第２の入力に接続し、
かかる第２の入力を受けるトランジスタは非テストモー
ド時にオフとなって前記論理ゲートの電源間の電流経路
をしゃ断せしめることを特徴とするテスト信号入力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184243A JP2739785B2 (ja) | 1991-07-24 | 1991-07-24 | テスト信号入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184243A JP2739785B2 (ja) | 1991-07-24 | 1991-07-24 | テスト信号入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0526982A true JPH0526982A (ja) | 1993-02-05 |
| JP2739785B2 JP2739785B2 (ja) | 1998-04-15 |
Family
ID=16149892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3184243A Expired - Fee Related JP2739785B2 (ja) | 1991-07-24 | 1991-07-24 | テスト信号入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2739785B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020064040A (ja) * | 2018-10-18 | 2020-04-23 | 普誠科技股▲ふん▼有限公司 | 集積回路、および、そのテスト方法 |
| CN111615635A (zh) * | 2018-01-17 | 2020-09-01 | 罗伯特·博世有限公司 | 用于测试asic的主要内部信号的电路 |
-
1991
- 1991-07-24 JP JP3184243A patent/JP2739785B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111615635A (zh) * | 2018-01-17 | 2020-09-01 | 罗伯特·博世有限公司 | 用于测试asic的主要内部信号的电路 |
| CN111615635B (zh) * | 2018-01-17 | 2023-11-28 | 罗伯特·博世有限公司 | 用于测试asic的主要内部信号的电路 |
| JP2020064040A (ja) * | 2018-10-18 | 2020-04-23 | 普誠科技股▲ふん▼有限公司 | 集積回路、および、そのテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2739785B2 (ja) | 1998-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11289246A (ja) | 半導体集積回路 | |
| JPH01317022A (ja) | 電源切り換え回路 | |
| JP3415347B2 (ja) | マイクロコンピュータの動作モード設定用入力回路 | |
| JP3483609B2 (ja) | プログラマブル論理デバイスに使用するプログラム可能なピン | |
| JPH06311012A (ja) | 消費電力が低減されたトランジスタ論理回路 | |
| JPH08278840A (ja) | ３状態バス用キーパ回路及びこれを含む集積回路 | |
| JP2636749B2 (ja) | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 | |
| JP2000209074A (ja) | Ｄ型フリップフロップ | |
| US6211702B1 (en) | Input circuit | |
| JPH0526982A (ja) | テスト信号入力回路 | |
| JPS6041325A (ja) | 半導体集積回路 | |
| JPH0786905A (ja) | 多電源半導体集積回路 | |
| JP2000180510A (ja) | 半導体集積回路およびその設計方法 | |
| JPS61173518A (ja) | 信号断検出回路 | |
| JP3036962B2 (ja) | 集積回路のテスト回路 | |
| JP3184101B2 (ja) | 半導体装置 | |
| JPS6095370A (ja) | 集積回路装置 | |
| JPS63110766A (ja) | テスト信号発生回路 | |
| JPS5895427A (ja) | 集積回路 | |
| JPS61195369A (ja) | 電子回路の入力／出力回路 | |
| JPH07154236A (ja) | 半導体集積回路装置 | |
| JPH03197883A (ja) | 半導体集積回路 | |
| JPS59216330A (ja) | 相補型ｍｏｓ集積回路 | |
| JPH0492292A (ja) | 半導体集積記憶回路装置 | |
| JPH0683490A (ja) | 電子装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971224 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080123 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090123 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100123 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |