CN111615635A

CN111615635A - 用于测试asic的主要内部信号的电路

Info

Publication number: CN111615635A
Application number: CN201880087005.9A
Authority: CN
Inventors: C·赫尔曼
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2018-01-17
Filing date: 2018-11-23
Publication date: 2020-09-01
Anticipated expiration: 2038-11-23
Also published as: US20210063483A1; US11808809B2; DE102018200723A1; EP3740771B1; CN111615635B; WO2019141417A1; EP3740771A1

Abstract

本发明涉及一种用于测试ASIC的主要内部信号的电路，其中，设置仅一个测试引脚(TEST)，通过所述测试引脚能够选择待考察的数字信号或模拟信号(D₁，D₂，...，D_n；A₁，A₂，...，A_n)。所述电路包括：布置在所述测试引脚(TSET)和所述电路的输出接头(TM)之间的施密特触发器(SMT₁)，在超过所述施密特触发器(SMT₁)的切换阈值时激活测试模式；用于考察数字信号(D₁，D₂，...，D_n)的至少一个子电路，所述子电路具有电阻(R₁，R₂，...，R_n)、NMOS晶体管(M₁，M₂，...，M_n)和与门(X₁，X₂，...，X_n)，在与门的第一输入端存在数字信号(D₁，D₂，...，D_n)，电阻(R₁，R₂，...，R_n)布置在测试引脚(TEST)和NMOS晶体管(M₁，M₂，...，M_n)的漏极接头之间，NMOS晶体管(M₁，M₂，...，M_n)的源极接头与地电位(GND)连接，NMOS晶体管(M₁，M₂，...，M_n)的栅极接头和与门(X₁，X₂，...，X_n)的输出端连接，与门(X₁，X₂，...，X_n)的第二输入端与所述电路的输出端接头(TM)连接。

Description

用于测试ASIC的主要内部信号的电路

技术领域

本发明涉及一种用于测试ASIC的主要内部信号的电路，其中，仅设置一个测试引脚(Test-Pin)，通过该测试引脚能够执行选择一个或多个待考察的数字信号或选择模拟信号。

背景技术

专用集成电路(英：application-specific integrated circuits，ASIC)在其制造过程中以及在其交付之前都会接受测试。为此，必须能够提供能通过测试接口考察或测量的内部数字信号和/或模拟信号。为此通常将ASIC置于测试模式，在该模式下，数字信号和/或模拟信号能够通过多路复用器接通到ASIC的一个或多个单独的接头上。通常可以例如通过串行外围接口(SPI)或借助符合IEEE标准1149.1的接口(也称为Joint Test ActionGroup，JTAG，联合测试行动小组)来选择依次待测试的信号。到目前为止，这需要ASIC基础结构的重要部分处于运行中，例如内部电压供给、电压参考、通信接口、ASIC的数字部分或至少ASIC的数字部分的一些区域以及模拟部分的一些部分。

由此可能限制ASIC的可测试性，尤其是主要内部测试变量，例如主要电压供给、主要电压参考、主要电压供给的复位信号。

如果应能够通过测试接口将ASIC的主要内部信号引至外部，则需要谨慎的、有时高开销的设计，以便确保不会由于相应的信号的可测试性而危害ASIC的正常运行，尤其是其起动。如果例如应能够测试内部电压供给的复位信号，则有时必须在测试运行中抑制或屏蔽该复位信号的影响。然而，在正常运行中进行抑制会损害ASIC的正常功能。因此必须确保在正常运行中不损害这种信号。

此外，如果应将内部模拟电压(例如主要内部电压参考)通过分散式的模拟多路复用器引至外部，则需确保在正常运行中不会损害这些信号。分布式的多路复用器的在起动时被错误操控的传输门例如可能使主要内部电压参考与另一待测试的信号短路并因此阻止起动，即使该错误操控仅短暂地进行。

例如，如果在此内部主要电压出于测试目必须足够小，使得从内部主要电压供给导出的电压供给不足以用于运行数字部分，则在某些情况下，可能不能够通过测试接口来考察内部主电压供给的复位信号或上电复位信号(Power-on-Reset-Signal)。

发明内容

因此，根据本发明，提供一种用于测试ASIC的主要内部信号的电路，其中，设置仅一个测试引脚，通过该测试引脚能够执行选择一个或多个待考察的数字信号或选择模拟信号。

通过以这种方式实现的在测量技术上检测流入测试引脚接头的电流，可以推断出一个或多个待考察的信号的状态。这种电路特别适合于测试前面提及的主要测试变量，例如ASIC的主要电压供给、主要电压参考和主要电压供给的复位信号。

根据本发明，在此设置布置在测试引脚和电路的输出接头之间的施密特触发器，其中，在超过施密特触发器的切换阈值时激活测试模式。此外，根据本发明的电路包括用于考察数字信号的至少一个子电路，所述至少一个子电路具有电阻、NMOS晶体管和与门，在与门的第一输入端上存在所述数字信号。在此，电阻布置在测试引脚和NMOS晶体管的漏极接头之间，NMOS晶体管的源极接头接地，NMOS晶体管的栅极接头和与门的输出端连接，与门的第二输入端与所述电路的输出端接头连接。

本发明的优点

取决于相应的实现形式，所提出的电路原则上适合用于测试任何内部数字信号，并且按照优选地实施方式也适合用于测试ASIC的任何内部模拟信号。

所述电路特别有利的是，ASIC基础设施只需在以下范围内是运行准备就绪的：在测试数字信号或模拟信号期间仅内部电压可供使用。除了该电压供给和按照实施例提出的电路之外，不需要ASIC的其他电路运行准备就绪。

ASIC的数字部分尤其不必是功能准备就绪的，而是可以处于复位状态。由ASIC的数字部分操作的通信接口同样是不需要的。

与从现有技术中已知的解决方案相比，根据本发明进行用于可能切换到专门的测试模式中的通信、用于选择待考察的数字信号或模拟信号之一的通信以及通过ASIC的唯一接头对这些信号进行测量技术上的检测。

由此能够实现：主要测试变量(或任何其他数字信号或模拟信号)一定程度上在正常功能中、即在正常运行中被测试或考察。因此例如不需要屏蔽复位信号。相应地可以简化ASIC的用于描述实际功能的设计。

根据本发明，可以将测试引脚理解为双向接口，因为通过该测试引脚，可以通过以合适的时间顺序施加不同高度的电压将信息(尤其是应准确地在测量技术上检测什么或应该激活哪个测试模式)传输到ASIC中。此外，测试引脚还可以以流入引脚中的电流的形式提供关于内部信号的信息。

在此，每个内部数字信号相应于公式I_TEST＝U_TEST/R×[1/2⁰+1/(D₁×2¹)+1/(D₂×2²)+…+1/(D_n×2ⁿ)]加权地改变电流。如果所有数字信号均为“低”，则仅电流I_TEST＝U_TEST/R×1/2⁰流入测试引脚。例如如果内部数字信号D₁＝“高”，则附加地有电流I_TEST＝U_TEST/R×1/2¹流入测试引脚。在内部数字信号D₂＝“高”时，以模拟方式附加地有电流I_TEST＝U_TEST/R×1/2²流入测试引脚。电流是经过加权的并且相互重叠。以这种方式可以通过对电流进行测量技术上的检测来同时或者说并行地推断所有内部数字信号的状态。因此，电流的加权对于同时或并行检测内部数字信号是重要的，从而应重视为电路功能所使用的电阻的相应加权。

如果选择模拟信号A₁、A₂…A_m之一取代所有内部数字信号D₁、D₂…D_n，则可以推断出测试引脚的内部电压值，其方式是测量流入测试引脚的电流。该电流的结果是I_TEST＝U_TEST/R+U_A/R，其中，U_A是所选择的内部模拟信号A₁、A₂…A_m的电压值。

选择“在测试引脚上可以在测量技术上检测什么”，即，同时通过加权的电流检测所有数字信号D₁、D₂…D_n还是通过与信号的电压成比例的电流检测模拟信号A₁、A₂…A_m之一，以及选择“测试模式”，均通过协议进行，该协议也通过ASIC的测试引脚传输至ASIC中。如此实现这一点：根据测试引脚上的不同高度的电压电平借助分压器和借助施密特触发器和比较器探测并且由逻辑电路分析评价关于“应该在测量技术上检测什么”或“应激活哪个测试模式”的信息。

在一种专门的实施方式中，根据本发明设置，电路还包括布置在测试引脚和地电位之间的电阻，可以求取该电阻的值，其方式是，只要测试引脚上的电压低于施密特触发器的切换阈值，就测量流入测试引脚的电流。通过知道该值并且测量流入测试引脚的电流，随后能够实现推断出内部的数字信号和模拟信号的状态。

根据另一实施方式，所述电路还构造用于考察模拟信号并且包括运算放大器、具有施密特触发器并用于限制测试引脚上的输入电压的电路以及设置为用于考察模拟信号的至少一个子电路。以这种方式能够附加地实现测试用于本发明电路的模拟信号，以便测试ASIC。

在此，根据一种优选的构型，设置为用于考察模拟信号的子电路包括具有两个D触发器的计数器并且针对每个待考察的模拟信号包括一个具有与门的解码器以及包括一个传输门。由此能够实现，根据D触发器的计数器状态(00、01、10或11)而定，使与门之一在其输出端上具有“高”电平，因而驱控相应的传输门的“EN”输入端，使得传输门在它的另外两个接头之间建立低电阻连接。优选的方式，计数器也可以由多于两个D触发器构成。相应地可以考察m＝2^d-1个模拟信号A₁、A₂…A_m，其中，d是D触发器的数量。设置呈一般性地已知的构造方式的经典“1/m(1-aus-m)解码器”作为解码器，其在现有技术中也被称为“1/n(1-aus-n)”解码器，由2^d个与门组成，每个与门分别具有d个输入端，其中，与门的输入端全部与D触发器的反相输出端Q'连接，该与门同时设置为用于选择考察所有数字信号。

优选地，对应的与门的第一输入端与D触发器中的第一D触发器的非反相输出端或反相输出端连接；对应的与门的第二输入端与D触发器中的第二D触发器的非反相输出端或反相输出端连接；对应的与门的输出端与用于控制对应的传输门的输入端连接。由此实现，所使用的D触发器可以占据计数状态00、01、10和11，使得以这种方式能够选择不同的内部模拟信号用于考察。

根据该电路的一种优选构型，还设置有或门，该或门的第一输入端与至少两个D触发器中的第一D触发器的非反相输出端连接，该或门的第二输入端与至少两个D触发器中的第二D触发器的非反相输出端连接，该或门的输出端与用于控制运算放大器的输入端连接。这种构型的优点在于，基于由D触发器输出的信号可以进行运算放大器的控制，并且以这种方式使流入电路的测试引脚的电流受到对应选择的内部模拟信号的影响。

在另一有利构型中，还为根据本发明的电路设置与门，该与门的第一输入端与至少两个D触发器中的第一D触发器的反相输出端连接，该与门第二输入端与至少两个D触发器中的第二D触发器的反相输出端连接，该与门的输出端与至少一个与门各自的第三输入端连接，所述至少一个与门布置在为考察数字信号所设置的子电路中。由此可以实现，可以将用于考察数字信号的与门的输出端置于“低”，因此没有数字信号会影响到流入ASIC的测试引脚中的电流。如此仅能够进行考察模拟信号。

在用于限制引脚处的输入电压的电路中，有利地将该电路的输入端布置在分压器的两个电阻之间，该分压器布置在电路的测试引脚与地电位之间，所述电路的输出端与D触发器的时钟信号输入端连接。

在本发明的一种有利构型中，电路的输出端接头借助反相器反相并且分别与D触发器的清零输入端(Clear-Eingang)连接。由此可以使D触发器的计数器状态再次复位，因为借助反相器的“高”电平可以通过清零输入端使D触发器复位。

特别优选，电路还包括两个比较器，用于选择通过测试引脚待测量的数字信号或模拟信号以及用于激活不同的测试模式。这种构型特别有利，因为如此实现的电路能够实现不同的测试模式或测试方法，并且还能够容易地扩展成用多个接头运行，通过这些接头可以以相同的方式选择和考察信号。

有利地，在此在比较器的正输入端处分别存在参考电压，比较器的负输入端分别与测试引脚连接。存在以下可能性：即使运行电压或参考电压不具有其目标值，也能禁用比较器并且因此能测试内部数字信号和/或模拟信号，使得例如能够在测量技术上检测，从哪个内部供给电压起内部参考电压达到其目标值或内部上电复位信号改变其状态。

优选地，在比较器的负输入端与电路的测试引脚之间分别设置由晶体管以及由电阻和电容组成的电路。这样能够保护比较器输入端避免其输入端上的过高电压以及能够对输入信号进行滤波和延迟。

根据另一优选构型，在电路中还设置D触发器，该D触发器的时钟信号输入端与施密特触发器的输出端连接，该D触发器的非反相输出端分别与用于控制对应的比较器的输入端连接。

替代地有利地设置，电路包括两个D触发器，两个D触发器设置为用于提供输出信号。输出这样的输出信号是有利的，因为这样的输出信号可以在ASIC中使用以便实现特定的测试条件。

替代地，可以设置由D触发器组成的移位寄存器，用于选择待测试的信号以及用于设定测试模式。

本发明的有利扩展方案在从属权利要求中说明，并在说明书中进行描述。

附图说明

参照附图和随后的说明书详细阐述本发明的实施例。附图中示出：

图1：用于测试数字信号的电路的一种实施例；

图2：用于测试数字信号和模拟信号的电路的一种实施例；

图3：用于测试数字信号和模拟信号的电路的一种实施例，该电路具有激活不同测试模式的可能性；

图4：用于测试数字信号和模拟信号的电路的以上提及的实施例的信号变化过程，该电路具有根据图3的激活不同测试模式的可能性。

具体实施方式

在本发明的实施例的描述的范畴中，接头或网络处的相对于地电位GND的电压例如对于接头TEST用U_TEST表示，对于网络VDD用U_VDD表示。而流入接头的电流例如对于ASIC接头TEST用I_TEST表示。

图1中示出用于测试数字信号的电路的一种实施例，该实施例根据第一电路技术实现方式仅适用于测试内部数字信号。在施加大于施密特触发器SMT₁的切换阈值的电压时，通过ASIC接头TEST可以转换到测试模式。这通过开关电路的输出端接头TM的高电平来显示，该开关电路的输出端接头与施密特触发器SMT₁的输出端连接。施密特触发器SMT₁和与门X₁至X_n由图1中未示出的供给电压U_VDD供给。施密特触发器的切换阈值典型地为供给电压U_VDD的2/3或1/3。

如果ASIC接头TEST上的电压U_TEST从0V上升到U_VDD的运行电压，则施密特触发器SMT₁的输出端将保持在“低”电平，直到施密特触发器的输入电压或ASIC接头TEST处的电压U_TEST高于通常为2/3×U_VDD的切换阈值为止。在此期间能够借助欧姆定律确定电阻R₀＝2⁰×R的值，其方式是：确定在ASIC接头TEST处施加电压U_TEST时流入该接头的电流I_TEST。该电阻的结果为R₀＝R＝U_TEST/I_TSET。

一旦输出接头处的信号TM＝“高”，ASIC的内部数字信号D₁至D_n就确定流入ASIC接头TEST的附加电流，其方式是，晶体管M₁至M_n将电阻R₁至R_n与地电位GND连接。如果电阻R₁至R_n的值如图1中所示增加，例如R₁＝2¹×R，R₂＝2²×R…R_n＝2ⁿ×R，则通过测量流入ASIC接头TEST的总电流并且在考虑R₀＝R的情况下可以求取内部数字信号D₁至D_n中的哪些导致“高”电平或“低”电平，因为对于在ASIC接头TSET处能够测量的电流I_TEST，当TM＝“高”时适用的是：I_TEST＝U_TEST/R×[1/2⁰+1/(D₁×2¹)+1/(D₂×2²)+…+1/(D_n×2ⁿ)]，其中，在该公式中，对于D₁…D_n，对于逻辑“高”电平或“低”电平采用1或0。因为变量U_TEST和R是已知的，所以通过所测量的电流I_TEST可以确定数字信号D₁至D_n的状态。

如果ASIC接头TEST处的电压U_TEST从U_VDD降低到0V，则施密特触发器SMT₁的输出端一直保持在“高”电平，直到施密特触发器的输入电压或ASIC接头TEST处的电压处于通常为1/3×U_VDD的切换阈值之下。然后TM＝“低”，内部数字信号D₁至D_n不再对流入ASIC接头TEST的总电流产生影响。

图2示出用于测试数字信号和模拟信号的电路的实施例，在该实施例中，对由图1已知的电路扩展了内部模拟电压信号的可测试性，其中，这在图2中示例性地针对三个数字信号D₁至D₃以及三个模拟信号A₁至A₃示出。现在，流入ASIC接头TEST的电流可以附加地受到模拟信号A₁至A₃之一的电压U_A1至U_A3的影响，其方式是，将这些信号之一通过传输门TG₁至TG₃之一引至运算放大器OP₁的正输入端，该运算放大器借助晶体管M₄作为阻抗转换器工作。在此，运算放大器OP₁以这样的方式驱控晶体管M₄的栅极：使得该栅极的正输入端和负输入端之间的输入差分电压结果为0V。因此，运算放大器OP₁的正输入端处的电压U_A相当于电阻R₄＝R上的电压降U_R4。相应地，电流I_R4＝U_A/R流过电阻R₄，该电流与所选择的模拟电压信号A₁至A₃的电压U_A1至U_A3成比例。

通过由FF₁和FF₂组成D触发器组成的计数器以及由与门X₅至X₇组成的解码器，确定ASIC接头TEST上的内部模拟信号A₁至A₃中的哪个能在测量技术被检测。视计数器状态(01、10或11)而定，与门之一在其输出端导致“高”电平，并且因此驱控相应的传输门TG₁至TG₃的EN(enable，启用)输入端，使得在传输门的其他两个接头之间建立低电阻连接。其EN输入端处于“低”电平的传输门相应地是高阻抗的。

如果计数器状态不是00，则或门X₈的输出端为“高”并且运算放大器OP₁以之前描述的方式工作。同时，与门X₄的输出端以及因此与门X₁至X₃的输出端也切换到“低”，使得数字信号D₁至D₃都不能够影响流入ASIC接头TEST的电流。流入ASIC接头TEST的电流的结果为I_TEST＝U_TEST/R+U_A/R，其中，U_A相当于与计数器状态相应的电压U_A1至U_A3。因为变量U_TEST和R是已知的，所以通过所测量的电流I_TEST可以确定所选择的内部模拟信号的电压。

相反，如果计数器状态为00，则或门X₈的输出端为“低”并且运算放大器OP₁是禁用的。于是，在此所使用的运算放大器OP₁的输出为0V。替代地或附加地，运算放大器OP₁的正输入端可以被晶体管接到地电位GND上(图2中未示出)。在计数器状态00时与门X₄的输出端也为“高”，使得数字信号D₁至D₃可以影响流入ASIC接头TEST的电流，如针对图1所描述的。

计数器状态随着施密特触发器SMT₂的输出信号的每个上升沿而递增。如果达到了计数器状态11，计数器随着D触发器FF₂的CLK输入端上的下一个上升沿又被置于00。随着TM＝“低”，计数器同样被置于00，因为反相器X₉的“高”电平使D触发器FF₁和FF₂通过该D触发器的CLR(clear，清零)输入端复位(D触发器的输出端Q则为“低”)。

在施密特触发器SMT₂的输入电压上升到超过通常为2/3×U_VDD的切换阈值时，施密特触发器的输出端从“低”转换到“高”。当施密特触发器的输入电压下降到低于通常为1/3×U_VDD的切换阈值时，施密特触发器从“高”转换到“低”。通过晶体管M₆和M₉以及由R₇和R₈形成的分压器(其中R₇＝R₈＝R/2)，施密特触发器SMT₂的输入端与ASIC测试引脚TEST连接。为了使晶体管M₆能够导通，晶体管的源极接头处的电压必须比供给电压U_VDD高出PMOS晶体管的阈值电压U_THP。在根据图2的电路中，当U_TEST≥2×(U_VDD+U_THP)时，就是这种情况。如果U_TEST较小，则M₆截止并且施密特触发器SMT₂的输入端被R₆接到GND。因此，随着每个振幅大于2×(U_VDD+U_THP)的电压脉冲，计数器都会递增。

晶体管M₅和M₉用于保护施密特触发器SMT₁和SMT₂。它们将输入电压分别限制在最大值U_VDD-U_THN内，其中，U_THN是NMOS晶体管的阈值电压。相反，电阻R₅以及晶体管M₇和M₈限制M₆的源极-栅极电压。如果ASIC接头TEST上的电压这样高，使得M₇的漏极-衬底二极管导通并且在M₈中可以构成通道，则M₆的栅极电势升高，使得M₆的源极-栅极电压不会明显大于PMOS晶体管的阈值电压和漏极-衬底二极管的通流电压(Flussspannung)之和。

根据图2的实施例限于三个模拟信号A₁、A₂、A₃。然而，通过添加另外的传输门、D触发器，以及通过扩展1/m解码器，原则上能够考察任何数量的模拟信号。因此，如果要能够考察多于三个内部模拟信号，则必须根据前面的解释扩展1/m解码器。相应地，在存在三个以上的模拟信号和两个以上的D触发器时，则所述另外的D触发器的非反相输出端也必须连接至或门的附加输入端上并且另外的D触发器的反相输出端也必须连接至与门的附加输入端上。

在图3中示出用于测试数字信号和模拟信号的电路的实施例，该电路具有激活不同测试模式的可能性，其中，相应地扩展了在图2中示出的电路。通过这种电路能够实现，经由ASIC接头TEST，除了内部数字信号和模拟信号的可测试性之外，还能够激活不同的测试模式。

应指出，原则上能够进一步加强图2所示的方案，在该方案中对于多个施密特触发器实现不同高度的响应阈值。然而，因为内部供给电压U_VDD在测试期间也可能发生改变(尤其是向下改变)，于是在ASIC接头TEST上必须与内部供给电压U_VDD成比例地一起输入电压U_TEST，这有时是不可能的，因为可能不能够通过单独的ASIC接头来测量内部供给电压。

因此可能有利的是，除了用于激活测试模式的施密特触发器SMT₁之外，还使用具有很高的响应阈值的另一施密特触发器，使得即使内部供给电压U_VDD显著降低也不会导致：当在ASIC接头TEST上的电压U_TEST保持不变且内部供给电压U_VDD强烈降低的情况下该施密特触发器意外发生切换。使用应多个具有很高响应阈值的施密特触发器仍然是可以的，但有时要求在ASIC中与ASIC接头TEST内部连接的部件具有很高的耐压强度。

因此，在图3示出的电路中，除了用于激活测试模式的施密特触发器SMT₁之外，还使用具有很高响应阈值的另一施密特触发器SMT₂。该电路也示例性地实现三个数字信号D₁至D₃和三个模拟信号A₁至A₃的可测试性。附加地，可以激活四个不同的测试模式。

在施密特触发器SMT₂的输入电压上升到超过通常为2/3×U_VDD的切换阈值时，该施密特触发器的输出端从“低”转换到“高”。当施密特触发器的输入电压下降到低于通常为1/3×U_VDD的切换阈值时，该施密特触发器从“高”转换到“低”。通过晶体管M₆和M₉以及由R₇至R₉形成的分压器(其中R₇＝2R/3，R₈＝R/12，R₉＝R/4)，施密特触发器SMT₂的输入端与ASIC测试引脚TEST连接。为了使晶体管M₆能够导通，该晶体管的源极接头上的电压必须比供给电压U_VDD高出PMOS晶体管的阈值电压U_THP。在根据图3的电路中，当U_TEST≥3×(U_VDD+U_THP)时就是这种情况。如果U_TEST较小，则M₆截止并且施密特触发器SMT₂的输入端被R₆接到地电位GND上。随着每个振幅大于3×(U_VDD+U_THP)的电压脉冲，D触发器FF₃的输出端Q从“低”切换到“高”(或者从“高”切换到“低”)。随着TM＝“低”，所有D触发器FF₁至FF₆均被置于Q＝“低”，因为反相器X₉的高电平使D触发器FF₁至FF₆通过其CLR(clear，清零)输入端复位(D触发器的输出端Q则为“低”)。

如果D触发器的输出端(网络EN_CMP)为“低”，则比较器CMP₁和CMP₂被禁用。在此使用的比较器的输出端则为“低”。如果D触发器的输出端为“高”，则比较器CMP₁和CMP₂被激活。借助比较器CMP₁和CMP₂，一方面通过改变ASIC测试引脚TEST上的电压能够选择：通过ASIC接头TEST在测量技术上应能够检测数字信号D₁至D₃还是模拟信号A₁至A₃之一。另一方面能够激活不同的测试模式。由于存在禁用比较器CMP₁和CMP₂的可能性，即使运行电压U_VDD或参考电压U_VREF不具有其目标值，也可以测试内部信号D₁至D₃或A₁至A₃。因而例如通过ASIC接头TEST在测量技术上能够检测，从哪个内部供给电压U_VDD起内部参考电压U_VREF达到其目标值或内部上电复位信号改变其状态，而不存在比较器CMP₁和CMP₂之一可能意外切换的风险。

如果在比较器的各自的负输入端上的电压小于参考电压U_VREF，则已激活的比较器CMP₁和CMP₂提供“高”电平。电阻R₁₀和R₁₁以及电容C₁和C₂用作滤波器和延迟元件。晶体管M₁₀和M₁₁保护比较器输入端免于其输入端处的过高电压，其方式是，晶体管将电压限制到最大U_VDD-U_THN，其中，U_THN是NMOS晶体管的阈值电压。在考虑由电阻R₇至R₉组成的分压器的情况下，在电压U_TEST>3×U_VREF或U_TEST>4×U_VREF时，CMP₁或CMP₂的比较器输出端相应地为“高”，否则对应的比较器输出端为“低”。

在根据图2和3的实施例中，触发器FF₁和FF₂以及触发器FF₄、FF₅和FF₆均被复位。在此，触发器FF₁和FF₂或者同时选择所有数字信号(计数器状态00)、或着选择模拟信号之一(计数器状态01、10、11)。相反，触发器FF₅和FF₆设置为用于选择测试模式。

在图4中示出用于测试数字信号和模拟信号的电路的以上提及的实施例的信号变化过程，具有根据图3的激活不同测试模式的可能性，其中，为了示出时间信号变化过程，示例性地假设U_VDD＝5V的供给电压和U_VREF＝1V的参考电压，并用带圆圈的数字标记时间点1至7。

如在图4中示出的，在测试引脚上部分地出现比后面的施密特触发器所能够处理的电压更高的电压，例如高至20V。在图2中所示的由部件M₆、M₇、M₈、M₉、R₅和R₆组成的电路保护施密特触发器SMT₂的输入端免受这些高电压。

在时间点1，电压U_TEST的值从0V变为5V。相应地，施密特触发器SMT₁的输出端为“高”，反相器X₉的输出端为“低”(CLR_FF＝“低”)。

在时间点2，电压U_TEST的值短暂地从5V变为20V(随后又回到5V)。相应地，施密特触发器SMT₂的输出端(短暂地)为“高”，而D触发器FF₃的输出端从“低”转换到“高”。因此，比较器CMP₁和CMP₂被激活。

在时间点3，电压U_TEST的值从5V变为2.5V。相应地，比较器CMP₂的输出端延时地从“低”变为“高”(CMPB＝“高”)，比较器CMP₁的输出端与CMP₂相比也延时地从“低”变为“高”(CMPA＝“高”)。相应地，D触发器FF₄的输出端从“低”变为“高”(CMPA_Q＝“高”)，或门X₁₅的输出从“低”转换到“高”(CMPB_H＝“高”)。

在时间点4，电压U_TEST的值从2.5V变为5V。相应地，比较器CMP₁的输出端延时间从“高”变为“低”(CMPA＝“低”)，比较器CMP₂的输出端与CMP₁相比也延时地从“高”变为“低”(CMPB＝“低”)。由于由晶体管M₁₂和M₁₃、电阻R₁₂和电容C₃组成的延迟元件，或门X₁₅的输出端与CMP₂相比延时地从“高”变为“低”(CMPB_H＝“低”)。随着CMPB_H＝“低”，或门X₁₂的输出端置于“高”，而D触发器FF₄的输出端置于“低”，这是因为X₁₂的“高”信号施加在D触发器的CLR(清零)输入端上。在CMPB已经为“低”而CMPB_H仍然为“高”期间，与门X₁₃的输出端短暂地为“高”(CMPB_P短时为“高”)。因为D触发器FF₄的输出端在时间点3已被置于“高”，所以在与门X₁₁的输出端上同样会产生短的“高”脉冲，这使由D触发器FF₅和FF₆组成的计数器递增并且因此从测试模式00变换到测试模式01。相应的输出信号MD₀和MD₁可以在ASIC中使用，以便实现确定的测试条件。代替当前也在图3中示出的由D触发器FF₅和FF₆组成的计数器，同样可以使用移位寄存器以设定测试模式，其中，通过短脉冲和长脉冲能够在0和1之间进行区分。

在时间点5，电压U_TEST的值从5V变为3.5V。相应地，(仅)比较器CMP₂的输出端延时地从“低”变为“高”(CMPB＝“高”)。相应地，或门X₁₅的输出端从“低”转换为“高”(CMPB_H＝“高”)。

在时间点6，电压U_TEST的值从3.5V变为5V。相应地，比较器CMP₂的输出端延时地从“高”变为“低”(CMPB＝“低”)。由于延迟元件(M₁₂、M₁₃、R₁₂、C₃)，或门X₁₅的输出端与比较器CMP₂的输出端相比延时地从“高”切换为“低”(CMPB_H＝“低”)。在CMPB已经为“低”而CMPB_H仍然为“高”时，与门X₁₃的输出端短暂地为“高”(CMPB_P短时地为“高”)。因为D触发器FF₄的输出端在时间点4已被置于“高”，所以在与门X₁₀的输出端上同样会产生短的“高”脉冲，该脉冲使由D触发器FF₁和FF₂组成的计数器从00递增到01，并且因此如相应地针对图2所描述的，模拟信号A₁通过传输门TG₁接通到运算放大器OP₁上，使得通过ASIC测试引脚TEST能够在测量技术上检测该模拟信号。

在时间点7，电压U_TEST的值短暂地从5V变为20V(随后又回到5V)。相应地，施密特触发器SMT₂的输出端(短暂地)为“高”，而D触发器FF₃的输出端从“高”转换成“低”。因此，比较器CMP₁和CMP₂被禁用。现在，例如通过ASIC接头TEST能够在测量技术上检测，从哪个内部供给电压U_VDD起内部参考电压U_VREF达到其目标值或者内部上电复位信号改变其状态，而不存在比较器之一可能意外切换的风险。

在图4中，在时间点7之后的进一步时间变化过程中示出，电压U_TEST从5V变换为2.5V不再对比较器CMP₁和CMP₂产生影响，并且因此不再对D触发器的状态产生影响。如果电压U_TEST置于0V，则完全退出测试模式并且所有D触发器复位。

Claims

1.一种用于测试ASIC的主要内部信号的电路，其中，设置仅一个测试引脚(TEST)，通过所述测试引脚能够执行选择待考察的数字信号(D₁，D₂，...，D_n)或选择一个模拟信号(A₁，A₂，...，A_m)，所述电路包括：

布置在所述测试引脚(TSET)和所述电路的输出接头(TM)之间的施密特触发器(SMT₁)，其中，在超过所述施密特触发器(SMT₁)的切换阈值时，设置激活测试模式，

至少一个子电路，设置为用于考察数字信号(D₁，D₂，...，D_n)，所述至少一个子电路具有电阻(R₁，R₂，...，R_n)、NMOS晶体管(M₁，M₂，...，M_n)和与门(X₁，X₂，...，X_n)，在所述与门的第一输入端上存在所述数字信号(D₁，D₂，...，D_n)，

其中，所述电阻(R₁，R₂，...，R_n)布置在所述测试引脚(TEST)和所述NMOS晶体管(M₁，M₂，...，M_n)的漏极接头之间，所述NMOS晶体管(M₁，M₂，...，M_n)的源极接头与地电位(GND)连接，所述NMOS晶体管(M₁，M₂，...，M_n)的栅极接头与所述与门(X₁，X₂，...，X_n)的输出端连接，所述与门(X₁，X₂，...，X_n)的第二输入端与所述电路的所述输出端接头(TM)连接。

2.根据权利要求1所述的电路，其中，在所述测试引脚(TSET)上能测量的电流能够根据所有数字信号(D₁，D₂，...，D_n)的或所选择的模拟信号(A₁，A₂，...，A_m)的状态来确定，借助所述能测量的电流能够推断出所有数字信号(D₁，D₂，...，D_n)的状态或推断出所选择的模拟信号(A₁，A₂，...，A_m)的状态。

3.根据权利要求1或2所述的电路，所述电路还包括布置在所述测试引脚(TEST)和所述地电位(GND)之间的电阻(R₀)。

4.根据权利要求1至3中任一项所述的电路，其中，设置有按照计算式R₀＝2⁰×R,R₁＝2¹×R,R₂＝2²×R,…R_n＝2ⁿ×R确定大小的电阻(R₁，R₂，...，R_n)。

5.根据权利要求1至4中任一项所述的电路，所述电路还构造为用于考察模拟信号(A₁，A₂，...，A_m)，包括：

运算放大器(OP₁)

用于限制所述测试引脚上的输入电压、具有施密特触发器(SMT₂)的电路，

至少一个设置为用于考察所述模拟信号(A₁，A₂，...，A_m)的子电路。

6.根据权利要求5所述的电路，其中，设置为用于考察所述模拟信号(A₁，A₂，...，A_m)的所述子电路包括：

具有至少两个D触发器(FF₁，FF₂，...FF_d)的计数器，和

针对每个待考察的模拟信号(A₁，A₂，...，A_m)一个具有与门(X₅，X₆，X₇)的解码器以及一个传输门(TG₁，TG₂，TG₃)。

7.根据权利要求5或6所述的电路，其中，对应的与门(X₅，X₆，X₇)的第一输入端分别与所述D触发器中的第一D触发器(FF₁)的非反相输出端(Q)或反相输出端(Q')连接；对应的与门(X₅，X₆，X₇)的第二输入端分别与所述D触发器中的第二D触发器(FF₂)的非反相输出端(Q)或反相输出端(Q')连接；对应的与门(X₅，X₆，X₇)的输出端与用于控制对应的传输门(TG₁，TG₂，TG₃)的输入端(EN)连接。

8.根据权利要求5至7中任一项所述的电路，其中，还设置有或门(X₈)，所述或门的第一输入端与所述至少两个D触发器(FF₁，FF₂)中的第一D触发器的非反相输出端(Q)连接，所述或门的第二输入端与所述至少两个D触发器中的第二D触发器的非反相输出端(Q)连接，所述或门的输出端与用于控制所述运算放大器(OP₁)的输入端(EN)连接。

9.根据权利要求5至8中任一项所述的电路，其中，还设置有与门(X₄)，所述与门的第一输入端与所述至少两个D触发器中的第一D触发器的反相输出端(Q')连接，所述与门的第二输入端与所述至少两个D触发器中的第二D触发器的反相输出端(Q')连接，所述与门的第三输入端与所述施密特触发器(SMT₁)的输出端连接，所述与门的输出端与所述至少一个与门(X₁，X₂，X₃)各自的第三输入端连接，所述至少一个与门(X₁，X₂，X₃)布置在设置为用于考察数字信号(D₁，D₂，D₃，D_n)的子电路中。

10.根据权利要求5至9中任一项所述的电路，其中，在所述用于限制所述测试引脚(TEST)上的输入电压、具有施密特触发器(SMT₂)的电路中，所述电路的输入端布置在分压器的两个电阻(R₇，R₈)之间，所述分压器布置在所述电路的所述测试引脚(TEST)与所述地电位(GND)之间，所述电路的输出端与D触发器(FF₂；FF₃)的时钟信号输入端(CLK)连接。

11.根据权利要求5至10中任一项所述的电路，其中，所述电路的输出端接头(TM)借助反相器(X₉)反相并且分别与D触发器(FF₁，FF₂；FF₁，FF₂，FF₃，FF₄，FF₅，FF₆)的清零输入端(CLR)连接。

12.根据权利要求5至11中任一项所述的电路，所述电路还包括两个比较器(CMP₁，CMP₂)，所述比较器用于选择通过所述测试引脚(TSET)待测量的所述数字信号(D₁，D₂，...，D_n)或所述模拟信号(A₁，A₂，...，A_m)以及用于激活不同的测试模式。

13.根据权利要求12所述的电路，其中，在所述比较器(CMP₁，CMP₂)的正输入端上分别存在参考电压(U_VREF)，所述比较器(CMP₁，CMP₂)的负输入端分别与所述测试引脚(TEST)连接。

14.根据权利要求13所述的电路，其中，在所述比较器(CMP₁，CMP₂)的所述负输入端与所述电路的所述测试引脚(TEST)之间分别设置有由晶体管(M₁₀，M₁₁)以及由电阻(R₁₀，R₁₁)和电容(C₁，C₂)组成的电路。

15.根据权利要求12至14中任一项所述的电路，其中，还设置有D触发器(FF₃)，所述D触发器的时钟信号输入端(CLK)与所述施密特触发器(SMT₂)的输出端连接，所述D触发器的非反相输出端(Q)分别与用于控制对应的比较器(CMP₁，CMP₂)的输入端(EN)连接。

16.根据权利要求12至15中任一项所述的电路，所述电路还包括两个D触发器(FF₅，FF₆)，所述两个D触发器设置为用于提供输出信号(MD₀，MD₁)。

17.根据权利要求12至15中任一项所述的电路，所述电路还包括由D触发器(FF₁，FF₂；FF₅，FF₆)组成的移位寄存器，所述移位寄存器用于选择待测试的信号(D₁，D₂，D₃；A₁，A₂，A₃)以及用于设定测试模式(00-11)。