DE102019210684A1

DE102019210684A1 - Vorrichtung und Verfahren zur Ansteuerung eines Testbetriebs eines ASICs

Info

Publication number: DE102019210684A1
Application number: DE102019210684.6A
Authority: DE
Inventors: Carsten Hermann; Matthias Kuehnle
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2019-07-19
Filing date: 2019-07-19
Publication date: 2021-01-21

Abstract

Vorrichtung (100) zur Ansteuerung eines Testbetriebs eines ASICs (108) mit einer ersten Schaltung (103) zur Erfassung eines Logiksignals, wobei die erste Schaltung (103) einen Testspannungseingang (102) aufweist, dadurch gekennzeichnet, dass die Vorrichtung (100) einen Spannungspegel oder ein Spannungssignal oder einen zeitlichen Verlauf eines Spannungssignals mit verschiedenen Spannungspegeln am Testspannungseingang (102) erfasst und ein Ausgangssignal erzeugt, wobei das Ausgangssignal den ASIC (108) ansteuert.

Description

Stand der Technik
Die Erfindung betrifft eine Vorrichtung und ein Verfahren zur Ansteuerung eines ASICs.
ASICs werden im Zuge des Fertigungsprozesses und vor ihrer Auslieferung getestet. Zu diesem Zweck kann ein ASIC so beschaffen sein, daß es während des Fertigungstests in einen Test-Betrieb mit verschiedenen Test-Modi versetzt werden kann, die über dafür vorgesehene externe Anschlüsse ausgewählt werden können. Dabei muß sichergestellt werden, daß das ASIC nicht unbeabsichtigt in den Test-Betrieb bzw. einen der Test-Modi versetzt wird. Im einfachsten Fall kann dies durch einen Test-Pin erfolgen, der den Übergang in den Test- Betrieb bzw. in einen der Test-Modi nur erlaubt, wenn er beispielsweise auf einen logischen HIGH-Pegel gezogen wird. Im eigentlichen Produkt muß dieser Test-Pin dann beispielsweise an Masse , dem sogenannten LOW-Pegel, angeschlossen werden. Im Sinne der funktionalen Sicherheit, beispielsweise ISO 26262, ist dieser Verriegelungsmechanismus nicht ausreichend, da bereits ein einfacher Fehler, beispielsweise ein Bondabriß im Gehäuse des ASICs oder ein Kurzschluß auf der Leiterplatte, auf der sich das ASIC befindet, ausreichen kann, um das ASIC ungewollt in den Test-Betrieb zu versetzen.
Durch zusätzlichen Hardwareaufwand, der die Prüfung einer weiteren Bedingung ermöglicht, kann hier Abhilfe geschaffen werden. Es kann beispielsweise gefordert sein, daß der Wechsel des Test-Pins vom einem LOW-Pegel auf einen HIGH-Pegel nur dann in den Test-Betrieb bzw. in einen der Test-Modi umschaltet, wenn beispielsweise ein separater Reset-Eingang des ASICs zusätzlich einen definierten Pegel, beispielsweise einen LOW-Pegel, eingenommen hat. Dadurch wird die Wahrscheinlichkeit, unbeabsichtigt den Test-Betrieb bzw. einen der Test- Modi zu aktivieren, etwas herabgesetzt.
Das Umschalten zwischen den verschiedenen Test-Modi, z. B. ATPG-Pattern, kann auch über dedizierte Eingänge des Digitalteils erfolgen, die mit Pins des ASICs verbunden sein können, deren Funktionen im normalen Betrieb andere sein können. Auch hier ist ein gewisser Hardware-Aufwand erforderlich, um die Funktionalität dieser Pins im Normal- Betrieb von der im Test-Betrieb zu isolieren.
Während des Fertigungstests kann es beispielsweise gefordert sein, die Reset-Schwelle des Komparators zu ermitteln bzw. ihr Vorhandensein zu prüfen, wobei die Reset-Schwelle des Komparators die Spannungsversorgung des Digitalteils überwacht. Es könnte dann ein spezieller Test-Modus eingerichtet sein, der zum einen verhindert, daß das Auslösen dieses Komparators den Digitalteil tatsächlich in den Reset versetzt, sodass der Testbetrieb abbrechen würde, zum anderen könnte es in diesem speziellen Test-Modus ermöglicht werden, die Spannung des Digitalteils von außen vorgeben zu können, indem beispielsweise die interne Spannungsversorgung des Digitalteils abgeschaltet und dieser dann über einen externen Pin versorgt würde, um das Schalten des Komparators zu forcieren. Die Steuersignale, die zum einen das Reset-Signal des Komparators unterdrücken könnten und die die interne Spannungsversorgung des Digitalteils abschalten könnten, kämen dabei nach dem Stand der Technik jedoch aus dem Digitalteil selbst. Diese Vorgehensweise erfordert ein sehr sorgfältiges Design, um im Normal-Betrieb gewährleisten zu können, daß weder der Komparator zur Überwachung der Spannungsversorgung des Digitalteils wirkungslos würde, noch daß es möglich wäre, daß der Digitalteil unbeabsichtigt seine eigene Spannungsversorgung abschalten könnte. Zu berücksichtigen wäre hier zusätzlich, daß sich der Komparator und der Spannungsregler, der den Digitalteil mit Spannung versorgt, in unterschiedlichen Spannungsdomänen und darüber hinaus in einer vom Digitalteil verschiedenen Spannungsdomäne befinden könnten, zwischen denen Signale mit Hilfe von Level-Shiftern hin- und hertransferiert würden, insbesondere die Steuersignale, die in diesem Beispiel das Reset-Signal des Komparators unterdrückten und die Spannungsversorgung des Digitalteils abschalteten.
Nachteilig ist hierbei, dass insbesondere im Spannungshochlauf eines solchen ASICs, bei dem die unterschiedlichen Spannungsdomänen zu unterschiedlichen Zeitpunkten zur Verfügung stehen könnten und bei dem insbesondere die Spannungsdomäne des Digitalteils zu einem sehr späten Zeitpunkt oder sogar zuletzt zur Verfügung stehen könnten, Verriegelungsmechanismen nötig sind, die sicherstellen, dass undefinierte Steuersignale des eventuell noch unversorgten Digitalteils zu unerwünschten Effekten, z. B. das unbeabsichtigte Unterdrücken des Reset-Signals des Komparators, führen.
Die Aufgabe der Erfindung ist es, diesen Nachteil zu überwinden.
Offenbarung der Erfindung
Die Vorrichtung zur Ansteuerung eines Testbetriebs eines ASICs umfasst eine erste Schaltung zur Erfassung eines mehrwertigen Logiksignals. Die erste Schaltung weist einen Testspannungseingang auf. Erfindungsgemäß erfasst die Vorrichtung Spannungspegel bzw. ein Spannungssignal bzw. den zeitlichen Verlauf eines Spannungssignals mit verschiedenen Spannungspegeln, welches das mehrwertige Logiksignal repräsentiert, am Testspannungseingang und erzeugt ein Ausgangssignal, wobei das Ausgangssignal das ASIC ansteuert. Dabei kann die Vorrichtung durch Änderung des Eingangswiderstands des Testspannungseingangs Rückmeldung über den Status interner Signale der Vorrichtung selbst oder des ASICs geben. Mit anderen Worten es handelt sich um ein Testinterface, das eine bidirektionale Ein-Draht-Schnittstelle bereitstellt, nämlich den Testspannungseingang, über die mit Hilfe eines mehrwertigen Logiksignals ein Ausgangssignal an das ASIC gesendet wird und über die der Status interner Signale durch eine Änderung des Eingangswiderstands des Testspannungseingangs rückgemeldet wird.
Der Vorteil ist hierbei, dass zur Ansteuerung des Testbetriebs nur ein ASIC-Pin benötigt wird. Zur Detektion der verschiedenen Spannungspegel des mehrwertigen Logiksignals sind weder Referenzspannungen noch Referenzstrom noch Unterstützung vom Digitalteil erforderlich, da die mehrwertige Logik eine Auswerteelektronik aufweist. Dadurch ist das Testinterface autark. Es wird lediglich eine Versorgungsspannung benötigt.
In einer Weiterbildung weist die Vorrichtung bzw. das Testinterface eine zweite Schaltung zur Ermittlung eines Status interner digitaler Signale, ein Schieberegister und ein Parallelregister auf. Die zweite Schaltung ist elektrisch mit der ersten Schaltung verbunden. Das Schieberegister ist elektrisch mit der ersten Schaltung verbunden. Das Parallelregister ist elektrisch mit dem Schieberegister und der ersten Schaltung verbunden. Die zweite Schaltung kann den Eingangswiderstand des Testspannungseingangs verändern. Sie ist elektrisch mit dem Testspannungseingang verbunden.
Vorteilhaft ist hierbei, dass ein wesentlicher Teil des Test-Interfaces vom Digitalin den Analogteil verlagert wird. Mit anderen Worten ein Mitwirken des Digitalteils zur Aktivierung eines Test-Betriebes, zur Umschaltung zwischen verschiedenen Test-Modi des Digitalteils und zur Aktivierung besonderer Test-Modi des Analogteils ist überflüssig. Zusätzlich ist durch die Auslagerung in den Analogteil ein Standardsyntheseaufsatz ohne Scanexcludes für den Digitalteil möglich.
In einer weiteren Ausgestaltung umfasst das Ausgangssignal mindestens ein Datenwort.
Der Vorteil ist hierbei, dass die Umschaltung der Test-Modi des Digitalteils sowie die Manipulation des Analogteils über Steuerleitungen im Testbetrieb erfolgen.
In einer Weiterbildung ist das Datenwort ein 16-Bit-Wort.
Vorteilhaft ist hierbei, dass ein sicheres Anschalten des Testbetriebs ermöglicht wird.
Das erfindungsgemäße Verfahren zur Ansteuerung eines Testbetriebs eines ASICs umfasst das Erfassen von Spannungspegeln bzw. eines Spannungssignals bzw. eines zeitlichen Verlaufs eines Spannungssignals mit verschieden Spannungspegeln, welches das mehrwertige Logiksignal repräsentiert, an einem Testspannungseingang der Vorrichtung bzw. des Testinterfaces und das Erzeugen eines Ausgangssignals, wobei das Ausgangssignal den ASIC ansteuert.
Der Vorteil ist hierbei, dass sich Fehlerquellen vermeiden lassen, die sich insbesondere im Hochlauf des ASICs aus dem Zusammenspiel des Analog- und Digitalteils, bei gleichzeitig geforderter Prüfbarkeit, durch die Verlagerung, eines kleinen aber wesentlichen Teils des Test-Interfaces, vom Digital- in den Analogteil ergeben. So müssen viele der Testsignale nicht den Umweg über den Digitalteil nehmen, sondern verbleiben in der analogen Spannungsdomäne und machen damit die Verriegelungsmechanismen beim Wechsel zwischen den Spannungsdomänen überflüssig.
In einer Weiterbildung umfasst das Ausgangssignal mindestens ein Datenwort.
Vorteilhaft ist hierbei, dass die Auswertung des mehrwertigen Logiksignals zur Generierung des Ausgangssignals, nämlich dem Datenwort, im Analogteil des ASICs und nicht im Digitalteil erfolgt.
In einer weiteren Ausgestaltung ist das mindestens eine Datenwort ein 16-Bit-Wort. Das Datenwort kann einen 16-Bit-Schlüssel zum Einstieg in den Testbetrieb repräsentieren.
Der Vorteil ist hierbei, dass ein sicherer Einstieg in den Testbetrieb ermöglicht wird.
Weitere Vorteile ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen bzw. den abhängigen Patentansprüchen.
Figurenliste
Die vorliegende Erfindung wird nachfolgend anhand bevorzugter Ausführungsformen und beigefügter Zeichnungen erläutert. Es zeigen:

1 eine Vorrichtung zur Ansteuerung eines Testbetriebs eines ASICs,
2 ein Verfahren zur Ansteuerung eines Testbetriebs eines ASICs,
3 eine erste Schaltung zur Detektion von Spannungspegeln und zur Generierung von Ansteuersignalen für das Schieberegister und das Parallelregister,
4 eine zweite Schaltung zur Ermittlung eines Status interner digitaler Signale,
5 ein Schieberegister,
6 ein Parallelregister,
7 einen Aufbau eines 16-Bit-Worts, und
8 ein Timing-Diagramm.

1 zeigt eine Vorrichtung 100 zur Ansteuerung eines Testbetriebs eines ASICs 108. Die Vorrichtung 100 umfasst eine erste Schaltung 103 zur Detektion von Spannungspegeln bzw. eines Spannungssignals 101 bzw. des zeitlichen Verlaufs eines Spannungssignals mit verschiedenen Spannungspegeln, die einen Testspannungseingang 102 aufweist, eine zweite Schaltung 104 zur Ermittlung eines Status interner digitaler Signale, ein Schieberegister 105 und ein Parallelregister 106. Der Testspannungseingang 102 ist elektrisch mit einem Eingang der ersten Schaltung 103 verbunden. Ein Ausgang der ersten Schaltung 103 ist elektrisch mit einem Eingang der zweiten Schaltung 104 verbunden. Ein Ausgang der zweiten Schaltung 104 ist elektrisch mit dem Testspannungseingang 102 verbunden. Die zweite Schaltung 104 kann so den Eingangswiderstand des Testspannungseingangs 102 beeinflussen. Die erste Schaltung 103 generiert zusätzlich Ansteuersignale für das Schieberegister 105 und das Parallelregister 106. Ein Ausgang der ersten Schaltung 103 ist daher elektrisch mit einem Eingang des Schieberegisters 105 und einem Eingang des Parallelregisters 106 verbunden.
Ein Ausgang des Schieberegisters 105 ist elektrisch mit einem Eingang des Parallelregisters 106 verbunden. Ein Ausgang des Parallelregisters 106 ist mit dem ASIC 108 verbunden. Am Ausgang des Parallelregisters 106 wird ein Ausgangssignal 107 erzeugt, dass zum einen die funktionale Sicherheit gemäß ISO 26262 beim Übergang in den Testbetrieb sicherstellt und zum anderen das Aktivieren verschiedener Testmodi ermöglicht und Testbedingungen erfüllt. Das bedeutet eine unbeabsichtigte Aktivierung des Testbetriebs ist ausgeschlossen. Zur Umschaltung der Testmodi ist kein Takt bzw. Oszillatorsignal erforderlich. Das bedeutet die Umschaltung erfolgt taktlos und ist robuster. Somit existieren keine Einschränkungen in Bezug auf Test-Cases, die den Oszillator betreffen würden, und auch keine Einschränkungen in der Entwicklungsphase bzw. der Debuggingphase, sollt der Oszillator in einem Fehlerfall nicht funktionieren. Außerdem ist der Hardware-Aufwand zur Bereitstellung einiger Testfunktionen gering und leicht implementierbar. Das bedeutet die Testfunktionen sind leichter verifizierbar und können somit sicher ausgeführt werden. Dies spart Entwicklungszeit und aufwändige Re-Designs.
Die Anzahl der Test-Modi ist flexibel, d. h. nicht auf einen festen Wert fixiert. Bezüglich der Anzahl und der Kodierung der Test-Modi ist dennoch eine Vereinheitlichung möglich, wodurch Entwicklungszeit durch Re-Use des entsprechenden Analog- und Digital-Moduls und Re-Use des entsprechenden Prüfprogramm-Moduls eingespart werden kann.
Alle Register im Digitalteil sind voll scanbar, da die Funktion zum Einstieg in den Test-Betrieb und zur Umschaltung der Test-Modi in den Analogteil verlagert ist. Der in den Analogteil ausgelagerte Hardwareteil ist vollständig funktional prüfbar.
Die vollständige Testbarkeit der digitalen Eingangspins zur Test-Modi-Umschaltung ist durch den Anschluß dieser an ein über den Systembus adressierbares Register gewährleistet.
2 zeigt ein Verfahren 200 zur Ansteuerung eines Testbetriebs eines ASICs. Das Verfahren 200 startet mit einem Schritt 210, in dem Spannungspegel bzw. ein Spannungssignal bzw. ein zeitlicher Verlauf eines Spannungssignals mit verschiedenen Spannungspegeln, welches das mehrwertige Logiksignal repräsentiert, an einem Testspannungseingang einer ersten Schaltung erfasst wird. In einem folgenden Schritt 220 wird ein Ausgangssignal erzeugt, das den Testbetrieb des ASICs ansteuert. Dabei kann das Test-Interface durch Änderung des Eingangswiderstands des Testspannungseingangs Rückmeldung geben. Das Ausgangssignal kann unterschiedliche Datenworte umfassen. Das bedeutet es gibt Datenworte, die einen sicheren Einstieg in den Testbetrieb gewährleisten und es gibt Datenworte, die verschiedene digitale und analoge Test-Modi bzw. Test-Bedingungen auswählen bzw. antriggern.
3 zeigt die erste Schaltung zur Detektion von Spannungspegeln. In 3 sind beispielhaft MOS-Transistoren gezeigt. Die erste Schaltung ist jedoch auch mit Bipolartransistoren realisierbar.
Um bei der Detektion der Spannungsschwellen auf eine Referenzspannung bzw. einen Referenzstrom verzichten zu können, sind verschiedener Hilfsspannungen UN0 und UP0 - UP2 an den mit N0 und P0 - P2 bezeichneten Punkten der ersten Schaltung in 3 vorgesehen, deren Generation im Folgenden beschrieben wird.
Im Sättigungsbereich, bei der die Drain-Source-Spannung UDS eines MOS-Transistors größer als die Drain-Source-Sättigungsspannung UDS.sat ≈ 200 mV ist, ist der Drain-Source-Strom IDS des MOS-Transistors im wesentlichen von der Gate-Source-Spannung UGS abhängig. Eine gebräuchliche Formel für den Drain-Source-Strom eines NMOS-Transistors ist: $IDS = \frac{1}{2} \times μ n \times cox \times W/L \times {(UGS - Uthn)}^{\land} 2$
Entsprechend ist $IDS = \frac{1}{2} \times μ p \times cox \times W/L \times {(UGS - Uthp)}^{\land} 2$
eine gebräuchliche Formel für den Source-Drain-Strom eines PMOS-Transistors.
Dabei ist µn bzw. µp die Beweglichkeit der Ladungsträger, cox ist die Kapazität pro Fläche des Gate-Oxids, W und L sind Weite bzw. Länge des Gates des MOS-Transistors und Uthn bzw. Uthp ist die Schwellspannung. Entsprechend bestimmen bei gegebenen Transistor-Parametern (µn, cox, W, L und Uthn) der Widerstand R7 und die Betriebsspannung UVDD den Drain-Source-Strom IREF des Referenztransistors M22 des Stromspiegels aus M20 - M25. Bei gleichem Weite/Länge-Verhältnis WD/LD der Transistoren M20 - M25, kann in erster Näherung der gleiche Strom IREF, der durch den Referenztransistor M22 fließt, auch durch die Spiegeltransistoren M20, M21 und M23 - M25 fließen, vorausgesetzt deren Drain-Source-Spannungen sind jeweils höher als die Drain-Source-Sättigungsspannung dieser Transistoren.
Unter der Annahme, daß die Betriebsspannung UVDD größer als die Summe aus den Schwellspannungen der Transistoren M19 und M26, sowie der Drain-Source-Sättigungsspannung des Transistors M21 ist, fließt der Strom IREF auch durch die Transistoren M19, M26 und M21 bzw. M31 und M25 und aufgrund des Stromspiegels aus M29 - M31, bei gleichem Weite/Länge-Verhältnis WF/LF, auch durch die Transistoren M29 und M27 bzw. M30 und M28. Entsprechend sind bei gleichem Weite/Länge-Verhältnis WE/LE und gleichem Drain-Source-Strom IREF der Transistoren M26 und M27 bzw. M28 auch deren Source-Gate-Spannungen USG26 und USG27 bzw. USG28 gleich, so daß sich aufgrund der Maschengleichungen UVDD - USG19 - USG26 + USG27 - UP1 = 0 bzw. UVDD - USG19 - USG26 + USG28 - UP2 = 0 an den Punkten P1 bzw. P2 eine Spannung ergibt, die um USG19 bzw. unterhalb der Betriebsspannung UVDD liegt.
Im Folgenden wird zur Vereinfachung angenommen, daß alle PMOS-Transistoren die Schwellspannung Uthp und alle NMOS-Transistoren die Schwellspannung Uthn aufweisen.
Nach Umstellen der Gleichung 2 und mit ISD19 = IREF ergibt sich $USG19 = \sqrt{} (2 \times IREF / (μ p \times cox \times W / L)) + Uthp$
Der Term √2 × IREF/ (µ × cox × W / L)) wird als effektive Gate-Source-Spannung bzw. Gate-Source-Overdrive-Voltage ΔU bezeichnet, die hier bei geeigneter Wahl der Weiten/Längen-Verhältnisses der Transistoren aller Stromspiegel und geeigneter Dimensionierung des Widerstandes R7 bei ΔUn = ΔUp = ΔU = 100 .. 200mV liegen kann, aber prinzipiell auch kleinere bzw. größere Werte annehmen kann. Die Gate-Source-Overdrive-Voltage ΔU gibt den Wert an, um den die Gate-Source-Spannung UGS bzw. die Source-Gate-Spannung USG über der Schwellspannung Uthn bzw. Uthp eines NMOS- bzw. PMOS-Transistors liegt. Entsprechend liegen die Spannungen der Punkte P0 - P2 etwa um Uthp + ΔU unterhalb der Betriebsspannung UVDD: $UP0 = UP1 = UP2 = UVDD - (Uthp + Δ U)$
Bei gleichem Weite/Länge-Verhältnis WD/LD der Transistoren M20 und M22 kann auch M20 den Strom IREF führen und nach Masse ableiten, sofern seine Drain-Source-Spannung größer als seine Drain-Source-Sättigungsspannung ist.
Entsprechend kann der Strom IREF auch vom Pin TEST über den Widerstand R1 und die Transistoren M15 und M18 fließen und von dem als Stromquelle arbeitenden Transistor M20 nach Masse abgeleitet werden, sofern die Spannung UTEST am Pin TEST so groß ist, daß diese Transistoren den Strom IREF führen können. Dies ist der Fall, wenn gilt: $UTEST - R1 \times IREF - UGS15 - USG18 + USG19 = UVDD$
und mit UGS15 = Uthn + ΔU und USG18 = USG19 = Uthp + ΔU, wenn gilt: $UTEST = UVDD + Uthn + Δ U + R1 \times IREF$
Für UTEST > UVDD + Uthn + ΔU + R1 × IREF wird vom Pin TEST über den Widerstand R1 ein Strom IR1 > IREF bereitgestellt, der von dem Transistor M20 nicht vollständig gegen Masse abgeleitet werden kann, sondern auf den Wert von IREF begrenzt ist. Aufgrund seiner Eigenschaft als Stromquelle, steigt in diesem Fall die Drain-Source-Spannung UDS20 des Transistors M20 an, die der Gate-Source-Spannung UGS17 des Transistors M17 entspricht, so daß der Stromspiegel aus M16 und M17 den überschüssigen Strom IR1 - IREF über die Transistoren M16 und M17 gegen Masse ableitet. Aufgrund des Weite/Länge-Verhältnisses α (mit α >> 1, z.B. α = 10 oder α = 100) der Transistoren M16 und M17, fließt dabei der größere Anteil des Stromes, nämlich der Anteil (α/ α + 1) × (IR1 - IREF) über den Transistor M16 nach Masse ab. Nur der sehr viel kleinere Anteil (1 / α + 1) × (IR1 - IREF) fließt über den Transistor M17, und damit auch über die Transistoren M15 und M18 nach Masse ab, so daß die Transistoren M15 und M18 in erster Näherung unabhängig von der Spannung UTEST am Pin TEST ab UTEST ≥ UVDD + Uthn + ΔU + R1 × IREF vom Strom IREF durchflossen werden. Da M18 und M19 also von nahezu dem gleichen Strom durchflossen werden, haben sie bei gleichem Weite/Länge-Verhältnis WC/LC auch nahezu die gleiche Gate-Source-Spannung, so das sowohl der Source-Anschluß des Transistors M18 als auch der mit ihm verbundene Source-Anschluß des Transistors M15 auf nahezu dem Potential der Betriebsspannung UVDD liegen.
Entsprechend ist auch die Spannung UN0 = UGS15 + USG18 - USG19 + UVDD mit UGS15 = Uthn + ΔU und USG18 = USG19 = Uthp + ΔU am Punkt N0 mit $UN0 = UVDD + Uthn + Δ U für UTEST \geq UVDD + Uthn + Δ U + R1 \times IREF$
nahezu unabhängig von der Spannung UTEST am Pin TEST. Bei einer Spannung UTEST < UVDD + Uthn sperren die beiden Transistoren M15 und M18 und die Spannung am Punkt N0 folgt der Spannung UTEST: $UN0 = UTEST für UTEST<UVDD + Uthn$
In dem Übergangsbereich 0 ≤ UTEST - (UVDD + Uthn) < ΔU + R1 × IREF geht die Spannung von UTEST = UVDD + Uthn auf UTEST = UVDD + Uthn + ΔU über. Die oben beschriebenen Spannungen UN0 und UP0 - UP2 an den Punkten N0 und P0 - P2 dienen den im Folgenden beschriebenen Komparatorschaltungen, die so auf das für Komparatorschaltungen normalerweise notwendige Vorhandensein einer Referenzspannung verzichten können.
Das mehrwertige Logiksignal, das an den Pin TEST angelegt wird, kann in dieser Ausführungsform neben dem Spannungspegel 0V noch drei weitere Spannungspegel annehmen. Zur Detektion der verschiedenen Spannungspegel des mehrwertigen Logiksignals sind Komparatoren erforderlich, wobei die Komparatoren Schmitt-Trigger aufweisen.
Die Schmitt-Trigger SMT1 - SMT3, die Verzögerungsglieder DEL1 und DEL2 sowie die Logikgatter X1 - X5 werden von der Betriebsspannung UVDD versorgt. Die Eingangsspannung UTEST am Pin TEST kann Vielfache der Betriebsspannung UVDD annehmen. Die Schaltschwellen der Komparatoren liegen dabei etwa bei ganzzahligen Vielfachen der Betriebsspannung UVDD.
Die Detektion des ersten Spannungspegels erfolgt mit Hilfe des Schmitt-Triggers SMT1. Dazu wird die Eingangsspannung UTEST vom Pin TEST über die Transistoren M0 und M1 an den Eingang des Schmitt-Triggers SMT1 geführt. Auf diese Weise wird der Eingang des Schmitt-Triggers vor zu hohen Spannungen geschützt, denn die Transistoren M0 und M1 können nur leiten, wenn das Potential an dem jeweiligen Gate-Anschluß um die Schwellspannung größer ist, als das Potential des jeweiligen Source-Anschlusses. Die Transistoren M0 und M1 müssen eine entsprechende Spannungsfestigkeit aufweisen; die maximal zulässige Drain-Source-Spannung und die maximal zulässige Drain-Gate-Spannung müssen der maximal am Pin TEST auftretenden Spannung entsprechen.
Der Gate-Anschluß des Transistors M0 ist mit der Betriebsspannung UVDD verbunden. Der Source-Anschluß des Transistors M0 folgt dem Drain-Anschluß bis zu einer Eingangsspannung UTEST ≤ UVDD - Uthn, da die Gate-Source-Spannung in diesem Eingangsspannungsbereich die Schwellspannung nicht unterschreitet. Ab einer Eingangsspannung UTEST > UVDD - Uthn kann der Transistor M0 den Source-Anschluß nicht weiter anheben, da die Gate-Source-Spannung sonst kleiner als die Schwellspannung werden würde. Ab einer Eingangsspannung UTEST ≥ UVDD leitet jedoch der Transistor M1 und unter Berücksichtigung, daß die Spannung UNO, die mit dem Gate-Anschluß verbunden ist, der Eingangsspannung UTEST entsprechend der Gleichungen 7 und 8 bis UN0 = UVDD + Uthn + ΔU folgt, kann die Spannung am Eingang des Schmitt-Triggers SMT1 über den Pin TEST mit Hilfe von M1 bis auf ca. UVDD angehoben werden. Als Überspannungsschutz ist der Gate-Anschluß des Transistors M2 mit dem Punkt P0 und der Source-Anschluß mit dem Eingang des Schmitt-Triggers SMT1 verbunden, sodass der Eingang des Schmitt-Triggers SMT1 nicht über die Betriebsspannung UVDD hinaus angehoben werden kann, weil M2 sonst leiten würde und den Eingang des Schmitt-Triggers SMT1 so auf UVDD begrenzen würde. Die Schaltschwellen der hier verwendeten Schmitt-Trigger liegen typischerweise bei 2/3 bzw. 1/3 der Betriebsspannung UVDD, sodass das Ausgangssignal TP_HI des Schmitt-Triggers SMT1 bei einer Eingangsspannung UTEST > 2/3 × UVDD einen HIGH-Pegel annimmt und bei UTEST < 1/3 × UVDD einen LOW-Pegel annimmt. Die Ausgänge der Inverter X1 und X2 stellen die Signale PCLR = /TP_HI bzw. TPL = /TP_HI zur Verfügung.
Über den Spannungsteiler aus R2, R3 und R4 wird die Eingangsspannung UTEST auf die Hälfte bzw. auf ein Drittel heruntergeteilt und über die Transistoren M5 und M6 bzw. M11 und M12 an die Eingänge der Schmitt-Trigger SMT2 bzw. SMT3 geführt. Am Source-Anschluß des Transistors M5 liegt somit die Spannung UTEST / 2 an. Da das Gate des Transistors M5 über den Widerstand R5 mit dem Punkt P1 verbunden ist, beginnt M5 erst zu leiten, wenn die Spannung an seinem Source-Anschluß größer als UP1 + Uthp = UVDD - ΔU ist. Unter der Annahme, daß der Source-Drain-Strom der Transistoren M26 und M27 dem Strom IREF entspricht und bei gleichem Weite/Länge-Verhältnis WE/LE der Transistoren M5, M26 und M27, kann auch der Transistor M5 den Strom IREF bereitstellen, sobald die Spannung an seinem Source-Anschluß den Wert UP1 + Uthp + ΔU = UVDD erreicht hat. Würde die Spannung an seinem Source-Anschluß den Wert UVDD überschreiten, könnte er einen Strom > IREF bereitstellen.
Das Gate des Transistors M6 ist mit dem Punkt N0 verbunden, sodass der Source-Anschluß des Transistors M6 bei Anhebung seines Drain-Anschlusses diesem bis zur Spannung UN0 - Uthn = UVDD + ΔU folgen könnte, wenn sein Drain-Source-Strom 0 A wäre. Da sein Source-Anschluß über den Punkt S1 mit dem als Stromquelle arbeitenden Transistor M23 verbunden ist, fließt jedoch ein Strom durch den Transistor M6, sobald der Transistor M5 zu leiten beginnt. Der Strom, den der als Stromquelle arbeitende Transistor M23 nach Masse ableiten kann, und der folglich als Source-Drain- bzw. Drain-Source-Strom maximal durch die Transistoren M5 bzw. M6 fließen kann, ist begrenzt auf den Strom IREF. Entsprechend ist bei gleichem Weite/Länge-Verhältnis WA/LA der Transistoren M6 und M15 die Gate-Source-Spannung UGS6 des Transistors M6 auf den Wert der Gate-Source-Spannung UGS15 des Transistors M15 begrenzt, sodass der Transistor M6 unter Berücksichtigung des durch ihn maximal fließenden Drain-Stromes IREF seinen Source-Anschluß bis auf UN0 - (Uthn + ΔU) = UVDD anheben kann.
Überschreitet die Spannung an dem Source-Anschluß des Transistors M5 den Wert UVDD, so arbeitet der Transistor M5 nicht mehr im Sättigungs- sondern im Triodenbereich, da der durch ihn fließende Strom von dem als Stromquelle arbeitenden Transistor M23 auf den Wert IREF begrenzt wird, seine Source-Gate-Spannung USG5 aber nun größer als Uthp + ΔU ist, wobei sein Gate-Anschluß wird über den Widerstand R5 auf dem Punkt P1 festgehalten, sodass der Transistor M5 seinen Drain-Anschluß und damit auch den Drain-Anschluß des Transistors M6 auf das Potential seines Source-Anschlusses anhebt und folglich die Spannung UTEST / 2 dann auch am Drain-Anschluß und, wie im Absatz zuvor beschrieben, auf UVDD begrenzt, auch am Source-Anschluß des Transistors M6 anliegt. Dies geschieht genau dann, wenn die Eingangsspannung UTEST / 2 der Wert UVDD erreicht bzw. diesen überschritten hat, bzw. wenn UTEST ≥ 2 × UVDD ist. Mit dem Überschreiten der Eingangsspannung UTEST > 2 × UVDD steigt aufgrund seiner Eigenschaft als Stromquelle, die Drain-Source-Spannung des Transistors M23 und damit auch der Punkt S1, der auch mit dem Eingang des Schmitt-Trigger SMT2 verbunden ist, steil an, und das Ausgangssignal SR_WR_EN des Schmitt-Triggers SMT2 nimmt einen HIGH-Pegel an. Die Umschaltschwelle dieses Komparators ist, wie beim klassischen Komparator, der i.d.R. eine Eingangsspannung mit einer Referenzspannung vergleicht, genau genug einstellbar, erfordert jedoch nicht das Vorhandensein einer Referenzspannung.
Als Überspannungsschutz ist das Gate des Transistors M7 mit dem Punkt P0 verbunden, so daß der Eingang des Schmitt-Triggers SMT2 nicht über UVDD hinaus angehoben werden kann, weil M7 sonst leiten würde und den Eingang des Schmitt-Triggers SMT2 so auf UVDD begrenzen würde.
Der Transistor M8 hält den Eingang des Schmitt-Triggers SMT2 auf Masse, solange das Signal TPL = HIGH ist. Die Transistoren M3 und M4 begrenzen die Source-Gate-Spannung USG5 des Transistors M5 für höhere Eingangsspannungen UTEST am Pin TEST. Der Widerstand R5 begrenzt den Strom, der dabei durch die Transistoren M3 und M4 fließen kann.
Auf die gleiche Art und Weise arbeitet auch der aus den Transistoren M9 - M14, dem Widerstand R6 und dem Schmitt-Trigger SMT3 aufgebaute Komparator, dessen Widerstand R6 über den Punkt P2 mit dem Source-Anschluß des Transistors M28 verbunden ist und dessen Transistor M12 mit seinem Source-Anschluß über den Punkt S2 mit dem Drain-Anschluß des als Stromquelle arbeitendem Transistors M24 verbunden ist. Für diesen Komparator ergibt sich eine Schaltschwelle bei einer Eingangsspannung von UTEST = 3 × UVDD. Oberhalb dieser Schwelle nimmt der Ausgang des Schmitt-Trigger SMT3 einen HIGH-Pegel an, unterhalb dieser Schwelle einen LOW-Pegel.
Das Ausgangssignal SR_WR_EN des Schmitt-Triggers SMT2 durchläuft das Verzögerungsglied DEL1, das nur die fallende, aber nicht die steigende Flanke seines Eingangssignals um die Verzögerungszeit tD1H von beispielsweise einigen Nanosekunden oder auch Mikrosekunden verzögert und negiert und an jeweils einen Eingang des ODER-Gatters X3 bzw. X4 führt, von dem es mit dem Signal TPL bzw. SR_WR_EN ODER-verknüpft und an dem jeweiligen Ausgang des ODER-Gatters X3 bzw. X4 als Signal SCLR bzw. CAPTURE bereitgestellt wird. Das Signal CAPTURE stellt so, mit jeder fallenden Flanke von SR_WR_EN, für die Dauer der Verzögerung des Verzögerungsglieds DEL1 einen LOW-Puls zur Verfügung. Das Signal SCLR ist immer dann HIGH, wenn TPL = HIGH ist, oder wenn die Verzögerungszeit tD1H des Verzögerungsglieds DEL1 nach der fallenden Flanke von SR_WR_EN verstrichen ist. Das Ausgangssignal des Schmitt-Triggers SMT3 wird von dem Inverter X5 negiert und steht an seinem Ausgang als Signal SCLK zur Verfügung. Das Ausgangssignal des Schmitt-Triggers SMT3 durchläuft außerdem das Verzögerungsglied DEL2, welches sowohl die steigende als auch die fallende Flanke seines Eingangssignals um die Verzögerungszeit tD2H bzw. tD2L von beispielsweise einigen Nanosekunden oder auch Mikrosekunden verzögert. Es steht an dem Ausgang des Verzögerungsglieds DEL2 als Signal SDATA zur Verfügung.
Bei einer Eingangsspannung UTEST > 3 × UVDD ist SCLK = HIGH und nachdem die Verzögerungszeit tD2H des Verzögerungsgliedes DEL2 für die steigende Flanke verstrichen ist, ist auch SDATA = HIGH. Fällt die Eingangsspannung anschließend wieder auf einen Wert UTEST < 2 × UVDD zurück, ist SCLK wieder LOW und nachdem die Verzögerungszeit tD2L des Verzögerungsgliedes DEL2 für die fallende Flanke verstrichen ist, ist auch SDATA wieder LOW. Über die Dauer, für die die Eingangsspannung UTEST einen Wert UTEST > 3 × UVDD und anschließend wieder einen Wert UTEST < 2 × UVDD annimmt, kann bestimmt werden, welchen Pegel SDATA bei der fallenden Flanke von SCLK hat. Ein Puls, der länger als die Verzögerungszeit tD2H des Verzögerungsgliedes DEL2 für die steigende Flanke ist, führt dazu, daß SDATA mit der fallenden Flanke von SCLK einen HIGH-Pegel hat. Ein Puls, der kürzer als die Verzögerungszeit tD2H des Verzögerungsgliedes DEL2 für die steigende Flanke ist, führt dazu, daß SDATA mit der fallenden Flanke von SCLK einen LOW-Pegel hat.
Der Pin TEST hat einen Eingangswiderstand RTEST, der durch Anlegen einer Spannung UTEST an ihn und Messen des in ihn hineinfließenden Stromes ITEST bestimmt werden kann. Solange die Eingangsspannung UTEST kleiner als die Betriebsspannung UVDD ist, fließt kein Strom über den Widerstand R1, weil zum einen der Transistor M15 sperrt und zum anderen der Stromspiegel aus M16 und M17 keinen Strom führt. Solange die Eingangsspannung UTEST kleiner als die Betriebsspannung UVDD ist, fließt auch kein Strom über die Transistoren M0 - M2, M3 - M6, bzw. M9 - M12, weil bei dieser Eingangsspannung die PMOS-Transistoren M2, M3 - M5, bzw. M9 - M11 eine Source-Gate-Spannung haben, die unterhalb ihrer Schwellspannung liegt, und diese Transistoren daher sperren. In die hier verwendeten Schmitt-Trigger fließt nie ein Strom, da deren Eingänge nur mit Gate-Anschlüssen der intern in den Schmitt-Triggern verwendeten Transistoren verbunden sind. Solange die Eingangsspannung UTEST kleiner als die Betriebsspannung UVDD ist, kann der Strom, der in den Pin TEST hineinfließt, also nur über den Spannungsteiler aus R2, R3 und R4 nach Masse abgeleitet werden und der am Pin TEST messbare Widerstand RTEST entspricht dem des Spannungsteilers aus R2, R3 und R4. Auf diese Weise kann der Widerstand R2 + R3 + R4 = R / 2 + R / 6 + R / 3 = R des Spannungsteilers bestimmt werden.
Die angegeben Weite/Länge-Verhältnisse der MOS-Transistoren entsprechen einem Ausführungsbeispiel. Sie sind keineswegs ausschlaggebend für die Funktion der Schaltung und dienen nur einer einfacheren Nachvollziehbarkeit der Schaltungen. Andere Dimensionierungen der Schaltungen sind möglich, ohne die prinzipielle Funktion der Schaltung zu beeinträchtigen oder im wesentlichen zu verändern. Insbesondere sind die weiter unten oft verwenden gleichen Weite/Länge-Verhältnisse nicht ausschlaggebend und können verschieden sein; sie dienen ebenfalls nur einer einfachen Nachvollziehbarkeit der Schaltungen.
Generell gilt, daß die in den 3 bis 6 bezeichneten Ein- und Ausgänge und Signale, deren Namen gleich sind, miteinander verbunden sind. Beispielsweise ist der Ausgang SR_WR_EN der Schaltung in 3 mit dem Eingang SR_WR_EN der Schaltung in 4 bzw. dem Eingang SR_WR_EN des Schieberegisters in 5 verbunden und im Text mit dem gleichnamigen Bezugszeichen SR_WR_EN bezeichnet.
Über die in 4 als Schalter arbeitenden Transistoren M32 und M33 kann der Eingangswiderstand RTEST des Pins TEST verändert werden. Bei einer Eingangsspannung UTEST > 2 × UVDD ist SR_WR_EN = HIGH, und entsprechend hat auch das ODER-Gatter X7 an seinem Ausgang einen HIGH-Pegel, sodass der Transistor M33 den Widerstand R9 gegen Masse schaltet, und der meßtechnisch am Pin TEST erfaßbare Eingangswiderstand RTEST ist unter Vernachlässigung des Fehlerstromes IREF, der über die Transistoren M5, M6 und M23 nach Masse abfließt, in erster Näherung R / 2. Es kann so der Zustand des SR_WR_EN-Signals meßtechnisch erfaßt werden.
Bei einer Eingangsspannung UTEST > 3 × UVDD und nachdem die Verzögerungszeit tD2H des Verzögerungsgliedes DEL2 für die steigende Flanke verstrichen ist, ist zusätzlich zu SR_WR_EN = HIGH auch SDATA = HIGH, und entsprechend haben die beiden ODER-Gatter X7 und X8 an ihren Ausgängen einen HIGH-Pegel, sodass die Transistoren M32 und M33 die Widerstände R8 und R9 gegen Masse schalten, und der meßtechnisch am Pin TEST erfaßbare Eingangswiderstand RTEST ist unter Vernachlässigung des Fehlerstromes IREF, der jeweils über die Transistoren M5, M6 und M23 bzw. M11, M12 und M24 nach Masse abfließt, in erster Näherung R / 3. Es kann so zum einen die zeitliche Verzögerung des Signals SDATA als auch dessen Zustand nach der fallenden Flanke des Signals SCLK meßtechnisch erfaßt werden.
Bei geeigneter Dimensionierung des Stromes IREF und des Widerstandes R wird die Messung des Eingangswiderstandes RTEST des Pins TEST für eine Eingangsspannung UTEST, die größer als die Betriebsspannung UVDD ist, nur unwesentlich verfälscht, sodass eine Änderung der internen Signale SR_WR_EN, SDATA, CAPTURE bzw. des weiter unten beschriebenen Signals VALID aufgrund der Änderung des Eingangswiderstandes RTEST des Pins TEST zuverlässig meßtechnisch erfaßbar ist.
Fällt die Eingangsspannung wieder auf einen Wert UTEST < 2 × UVDD nachdem sie zuvor einen Wert UTEST > 3 × UVDD hatte, wechselt das Signal SDATA von HIGH auf LOW nachdem die Verzögerungszeit tD2L des Verzögerungsgliedes DEL2 für die fallende Flanke verstrichen ist und falls es zuvor HIGH war. Fällt die Eingangsspannung anschließend auf einen Wert UTEST < UVDD, wechselt auch das Signal SR_WR_EN von HIGH auf LOW. Es wird, wie oben beschrieben, für die Dauer der Verzögerung des Verzögerungsglieds DEL1 ein CAPTURE-LOW-Puls generiert. Ist zusätzlich das weiter unten beschriebene Signal VALID ebenfalls LOW, hat das NOR-Gatter X6 an seinem Ausgang einen HIGH-Pegel und folglich haben die beiden ODER-Gatter X7 und X8 an ihren Ausgängen einen HIGH-Pegel, so daß die Transistoren M32 und M33 die Widerstände R8 und R9 gegen Masse schalten, und der meßtechnisch am Pin TEST erfaßbare Eingangswiderstand RTEST ist R / 3 für die Dauer des CAPTURE-LOW-Pulses. Es kann so zum einen die Dauer des CAPTURE-LOW-Pulses als auch der Zustand des VALID-Signals nach der fallenden Flanke des Signals SR_WR_EN meßtechnisch erfaßt werden.
5 zeigt ein Schieberegister. Das Schieberegister wird von den Signalen SR_WR_EN, SDATA, SCLK und SCLR angesteuert. Der Enable-Eingang SR_WR_EN muß HIGH sein und der Rücksetz-Eingang SCLR muß LOW sein, damit das Schieberegister ein Bit an seinem seriellen Eingang SDATA mit der fallenden Flanke des Taktsignals SCLK übernimmt und an seinem Ausgang SREG<15:0> parallel mit den zuvor empfangenen Bits zur Verfügung stellt. Mit SCLR = HIGH wird der Inhalt des Schieberegisters auf SREG<15:0> = 0000h zurückgesetzt.
Die meßtechnische Erfassung interner analoger und digitaler Signale über eine am Pin TEST erfaßbare Änderung des Eingangswiderstandes RTEST ist möglich, solange die Eingangsspannung UTEST kleiner als die Betriebsspannung UVDD ist, denn dann wird der der Eingangswiderstand RTEST des Pins TEST, wie oben beschrieben, nur von dem Spannungsteiler aus R2, R3 und R4 mit R2 + R3 + R4 = R / 2 + R / 6 + R / 3 = R bestimmt.
Das Ausgangssignal VALID des Schieberegisters SREG ist HIGH, wenn ein Datenwort mit korrekter Anzahl an Bits - in dem hier vorgeschlagenen Beispiel sind es 16 Bits - gesendet wurde und wenn der 4-Bit-Header inklusive der Parity-Bits korrekt ist. Das Ausgangssignal VALID wird mit der fallenden Flanke von SR_WR_EN aktualisiert.
Das Ausgangssignal TST_EN kann dazu genutzt werden, den Analogteil oder auch das ganze AISC mit TST_EN = HIGH in den Test-Betrieb zu versetzen, indem ein besonderes 16-Bit-Wort - ein 16-Bit-Schlüssel - gesendet wird, dessen Parity-Bits zu Unterscheidung von einem normalen 16-Bit-Wort zur Übermittlung eines 4-Digitalwortes und eines 8-Bit-Analogwortes gezielt entgegengesetzt sind. Ein weiteres besonderes 16-Bit-Wort, bzw. ein weiterer 16-Bit-Schlüssel, kann dazu verwendet werden, das Signal TST_EN wieder auf LOW zu setzen. Das Ausgangssignal TST_EN wird mit der fallenden Flanke von SR_WR_EN aktualisiert.
Werden die Parity-Bits beispielsweise jeweils bei einer ungeraden Anzahl von Bits im 4-Bit-Digitalwort bzw. 8-Bit-Analogwort gesetzt, so könnte das Signal TST_EN beispielsweise mit dem 16-Bit-Schlüssel 8DB6h auf HIGH und mit dem 16-Bit-Schlüssel B924h auf LOW gesetzt werden, denn diese beiden 16-Bit-Worte lassen sich von den beiden gültigen 16-Bit-Worten BDB6h bzw. 8924h zur Übermittlung des 4-Digitalwortes Dh und des 8-Bit-Analogwortes B6h bzw. zur Übermittlung des 4-Digitalwortes 9h und des 8-Bit-Analogwortes 24h eindeutig unterscheiden, da die beiden Parity-Bits der beiden Schlüssel in dem hier gewählten Beispiel jeweils trotz einer ungeraden Anzahl von 3 Bits im 4-Bit-Digitalwort bzw. 5 Bits im 8-Bit-Analowort nicht gesetzt bzw. trotz einer geraden Anzahl von 2 Bits im 4-Bit-Digitalwort bzw. 2 Bits im 8-Bit-Analowort gesetzt sind. Auf diese Weise gibt es keine Einschränkungen für den Wertebereich des 4-Bit-Digitalwortes bzw. des 8-Bit-Analogwortes.
Natürlich wären beliebige andere Schlüssel, die diese Bedingung erfüllen oder auch anstelle der beiden entgegengesetzten Parity-Bits eine andere Bedingung erfüllen, wie z.B. ein führendes LOW-Bit im Header oder ähnliches, denkbar. Dieser Mechanismus bietet unabhängig von der gewählten Bedingung ein sehr hohes Maß an Sicherheit, denn aus den 216 möglich 16-Bit-Worten ist nur eines geeignet, den Test-Betrieb zu aktivieren, und darüber hinaus wäre ein entsprechender Verlauf der Eingangsspannung UTEST am Pin TEST erforderlich, der unter Berücksichtigung der Schaltschwellen der mehrwertigen Logik und des geforderten Timings überhaupt einem auswertbares 16-Bit-Wort entspräche. Eine unbeabsichtigte Aktivierung des Test-Betriebes ist damit nahezu ausgeschlossen.
Wird einer der 16-Bit-Schlüssel gesendet, so wird das TST_EN-Signal entsprechend dem Schlüssel gesetzt bzw. rückgesetzt und das VALID-Signal wird auf LOW gesetzt.
6 zeigt ein Parallelregister. Die Eingänge SREG<15:0>, VALID und TST_EN des Parallelregisters PREG sind mit den gleichnamigen Ausgängen des Schieberegisters SREG verbunden. Sind die Eingänge VALID und TST_EN des Parallelregisters PREG auf einem HIGH- und sein Rücksetz-Eingang PCLR auf einem LOW-Pegel, so übernimmt das Parallelregister das im Schieberegister gespeicherten 16-Bit-Wort an seinem Eingang SREG<15:0> mit der fallenden Flanke des Signals CAPTURE und stellt dieses an seinen Ausgängen PREG_HDR<3:0> = SREG<15:12>, PREG_DIG<3:0> = SREG<11:8> und PREG_ANA<7:0> = SREG<7:0> zur Verfügung. Ist wenigstens einer der Eingänge VALID oder TST_EN des Parallelregisters PREG während der fallenden Flanke des Signals CAPTURE auf einem LOW-Pegel, so werden nur die Ausgänge PREG_HDR<3:0> = SREG<15:12> und PREG_DIG<3:0> = SREG<11:8> aktualisiert, und der Ausgang PREG_ANA<7:0> bleibt unverändert.
Der Ausgang PREG_ANA<7:0>, der den Analogteil zu Testzwecken manipulieren kann, ändert sich somit nur, wenn zuvor der richtige Schlüssel, in diesem Beispiel der Schlüssel 8DB6h, gesendet wurde und wenn danach ein gültiges 16-Bit-Wort gesendet wird, dessen 4-Bit-Header inklusive der Parity-Bits, wie oben beschrieben, korrekt ist. Dieser Sicherheitsmechanismus ließe sich beliebig anpassen, so daß beispielsweise zusätzlich zu PREG_ANA<7:0> auch der Ausgang PREG_DIG<3:0> unverändert bleiben könnte, während PREG_HDR<3:0> aktualisiert würde, wenn an einem der Eingänge VALID oder TST_EN des Parallelregisters PREG während der fallenden Flanke des Signals CAPTURE ein LOW-Pegel anläge. In diesem Ausführungsbeispiel obliegt es dem Digitalteil die Auswertung PREG_DIG<3:0> in Abhängigkeit von den Zuständen der Signale VALID und TST_EN durchzuführen.
Mit der steigenden Flanke des Signals CAPTURE kann der Digitalteil die Signale an den Ausgängen PREG_HDR<3:0>, PREG_DIG<3:0> und PREG_ANA<7:0> des Parallelregisters PREG übernehmen.
Mit PCLR = HIGH wird der Inhalt des Parallelregisters auf 0000h zurückgesetzt, so daß alle Ausgänge LOW sind: PREG_HDR<3:0> = 0h, PREG_DIG<3:0> = 0h und PREG_ANA<7:0> = 00h.
7 zeigt den Aufbau des für die Erfindung vorzugsweise verwendeten 16-Bit-Wortes, das sich in eine 4-Bit-Header, ein 4-Bit-Digitalwort und ein 8-Bit-Analogwort aufteilt, wobei auch eine ganz andere Aufteilung mit ganz anderem Inhalt oder eine kleinere oder größere Wortbreite denkbar ist. Der 4-Bit-Header besteht aus einem HIGH-Bit, einem LOW-Bit, einem Parity-Bit für das 4-Bit-Digitalwort und einem Parity-Bit für das 8-Bit-Analogwort. Mit dem 4-Bit-Digitalwort können beispielsweise verschiedene Test-Modi ausgewählt werden. Über das 8-Bit-Analogwort können beispielsweise Test-Leitungen manipuliert werden, die im Analogteil Test-Bedingungen schaffen, die ein Mitwirken des Digitalteils entbehrlich machen. Oder es können, z.B. auch unter Verwendung eines 1-aus-n-Dekoders, analoge Signale ausgewählt werden, die den Pin TEST meßtechnisch erfaßbar gemacht werden können.
8 zeigt ein Timing-Diagramm, bei dem zunächst der Schlüssel 8DB6h zum Aktivieren des Test-Betriebes, daran anschließend ein gültiges 16-Bit-Wort 9ABCh und abschließend der Schlüssel B924h zum Beenden des Test-Betriebes gesendet wird.
Überschreitet die Eingangsspannung UTEST die erste Schaltschwelle 1 × UVDD, so wird dies durch TP_HI = HIGH, TPL = /TP_HI = LOW und PCLR = /TP_HI = LOW signalisiert.
Überschreitet die Eingangsspannung UTEST die zweite Schaltschwelle 2 × UVDD, so wird dies durch SR_WR_EN = HIGH signalisiert und wegen TPL = LOW ist auch SCLR = LOW, sodass das Schieberegister nun empfangsbereit für die serielle Übertragung eines 16-Bit-Wortes ist. Dazu wechselt die Eingangsspannung in diesem Ausführungsbeispiel 16 mal von UTEST < 3 × UVDD auf einen Wert UTEST > 3 × UVDD und wieder zurück auf einen Wert UTEST < 3 × UVDD. Verbleibt die Eingangsspannung UTEST dabei für eine Dauer, die länger als die Verzögerungszeit tD2H des Verzögerungsgliedes DEL2 für die steigende Flanke ist, auf einem Wert UTEST > 3 × UVDD, führt das dazu, daß SDATA mit der fallenden Flanke von SCLK einen HIGH-Pegel hat. Entsprechend übernimmt das Schieberegister in diesem Fall an seinem Eingang SDATA ein HIGH-Bit. Verbleibt die Eingangsspannung UTEST dabei für eine Dauer, die kürzer als die Verzögerungszeit tD2H des Verzögerungsgliedes DEL2 für die steigende Flanke ist, auf einem Wert UTEST > 3 × UVDD, führt das dazu, daß SDATA mit der fallenden Flanke von SCLK einen LOW-Pegel hat. Entsprechend übernimmt das Schieberegister in diesem Fall an seinem Eingang SDATA ein LOW-Bit. Über lange und kurze Pulse der Eingangsspannung UTEST werden also HIGH- und LOW-Bits seriell in das Schieberegister übertragen, die nach Beendigung des sechzehnten Pulses am Ausgang SREG<15:0> des Schieberegisters SREG zur weiteren Verarbeitung zur Verfügung stehen. In diesem Beispiel entspricht das erste 16-Bit-Wort dem Schlüssel 8DB6h. Dieser liegt nun am Eingang SREG<15:0> = 8DB6h des Parallelregisters PREG an. Unterschreitet die Eingangsspannung UTEST die zweite Schaltschwelle 2 × UVDD, so wird dies durch SR_WR_EN = LOW signalisiert, und die Ausgangssignale VALID und TST_EN des Schieberegisters SREG werden aktualisiert. Da in diesem Beispiel das erste 16-Bit-Wort dem Schlüssel 8DB6h entspricht, wird VALID = LOW, und es wird TST_EN = HIGH, womit signalisiert wird, daß sich das ASIC nun im Test-Betrieb befindet.
Das Signal CAPTURE nimmt mit der fallenden Flanke von SR_WR_EN, für die Dauer der Verzögerung des Verzögerungsglieds DEL1 einen LOW-Pegel an und wechselt danach wieder auf einen HIGH-Pegel. Mit der fallenden Flanke des CAPTURE-Signals werden die Ausgangssignale des Parallelregister PREG aktualisiert. Wegen VALID = LOW werden hier aber nur dir Ausgänge PREG_HDR<3:0> = SREG <15:12> =8h und PREG_DIG<3:0> = SREG <11:8> = Dh gesetzt. Der Ausgang PREG_ANA<7:0> bleibt unverändert und nimmt nicht den Wert B6h an.
Das Signal SCLR wechselt von LOW auf HIGH, nachdem die Verzögerungszeit tD1H des Verzögerungsglieds DEL1 nach der fallenden Flanke von SR_WR_EN verstrichen ist. Mit SCLR = HIGH wird der Inhalt des Schieberegisters auf SREG<15:0> = 0000h zurückgesetzt.
Überschreitet die Eingangsspannung UTEST die zweite Schaltschwelle 2 × UVDD erneut, so ist das Schieberegister empfangsbereit für die serielle Übertragung eines weiteren 16-Bit-Wortes, hier 9ABCh, so daß nach anschließendem Unterschreitet der Eingangsspannung UTEST unter die zweite Schaltschwelle 2 × UVDD, VALID = HIGH ist. Der Ausgang TST_EN bleibt HIGH. Mit der fallenden Flanke des CAPTURE-Signals werden nun alle Ausgänge PREG_HDR<3:0> = SREG <15:12> = 9h, PREG_DIG<3:0> = SREG<11:8> = Ah und PREG_ANA<7:0> = PREG_HDR<7:0> = BCh gesetzt.
Nach der Übertragung des dritten 16-Bit-Wort, welches dem Schlüssel B924h entspricht, wird VALID = LOW, und es wird TST_EN = LOW, womit signalisiert wird, daß sich das ASIC nun nicht mehr im Test-Betrieb befindet. Wegen VALID = LOW werden hier nur dir Ausgänge PREG_HDR<3:0> = SREG <15:12> =Bh und PREG_DIG<3:0> = SREG <11:8> = 9h gesetzt. Der Ausgang PREG_ANA<7:0> bleibt unverändert und nimmt nicht den Wert 24h an.

Claims

Vorrichtung (100) zur Ansteuerung eines Testbetriebs eines ASICs (108) mit einer ersten Schaltung (103) zur Erfassung eines Logiksignals, wobei die erste Schaltung (103) einen Testspannungseingang (102) aufweist, dadurch gekennzeichnet, dass die Vorrichtung (100) einen Spannungspegel oder ein Spannungssignal oder einen zeitlichen Verlauf eines Spannungssignals mit verschiedenen Spannungspegeln am Testspannungseingang (102) erfasst und ein Ausgangssignal erzeugt, wobei das Ausgangssignal den ASIC (108) ansteuert.
Vorrichtung (100) nach Anspruch 1, dadurch gekennzeichnet, dass die Vorrichtung (100) eine zweite Schaltung (104) zur Ermittlung eines Status interner digitaler Signale, ein Schieberegister (105) und ein Parallelregister (106) aufweist, wobei die zweite Schaltung (104) dazu eingerichtet ist, einen Eingangswiderstand des Testspannungseingangs (102) zu verändern und die zweite Schaltung (104) elektrisch mit der ersten Schaltung (103) verbunden ist, wobei das Schieberegister (105) elektrisch mit der zweiten Schaltung (104) verbunden ist und wobei das Parallelregister (106) elektrisch mit dem Schieberegister (105) verbunden ist.
Vorrichtung (100) nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass das Ausgangssignal mindestens ein Datenwort umfasst.
Vorrichtung (100) nach Anspruch 3, dadurch gekennzeichnet, dass das Datenwort ein 16-Bit-Wort ist.
Verfahren (200) zur Ansteuerung eines Testbetriebs eines ASICs mit den Schritten: • Erfassen (210) von Spannungspegeln oder Spannungssignal oder eines zeitlichen Verlaufs eines Spannungssignals mit verschiedenen Spannungspegeln an einem Testspannungseingang einer Vorrichtung, und • Erzeugen (220) eines Ausgangssignals, wobei das Ausgangssignal den ASIC ansteuert.
Verfahren (200) nach Anspruch 5, dadurch gekennzeichnet, dass das Ausgangssignal mindestens ein Datenwort umfasst.
Verfahren (200) nach Anspruch 6, dadurch gekennzeichnet, dass das mindestens eine Datenwort ein 16-Bit-Wort ist.