KR100373799B1 - 에스램프리챠지신호발생기 - Google Patents
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Abstract
이 발명은 에스램 프리챠지신호 발생기에 관한 것으로, 프리챠지신호의 하이레벨을 피모스를 오프시키지 않는 전압으로 피모스의 게이트에 공급함으로써 데크 및 비트, 비트바(bit, bitb) 노드에 연결된 엔모스 드레인의 역포화전류 만큼의 전류를 피모스의 소스에서 드레인으로 흐르게 하여 이 노드의 전압이 하이레벨을 유지하도록 하여 램셀이 작동할때 전압하강현상을 없애는 것을 동작상의 특징으로 하는 에스램 프리챠지신호 발생기에 관한 것이다.
Description
이 발명은 에스램 프리챠지 신호 발생기에 관한 것으로 더욱 상세하게 말하자면, 반도체 메모리 소자인 에스램(SRAM)에 프리챠지(Pre-Charge) 신호를 발생하기 위한 에스램 프리챠지 신호 발생기에 관한 것이다.
일반적으로 램은 데이타의 읽고 쓰기가 모두 가능하며 휘발성 메모리이다.
램은 내부구조와 제조기술에 따라 에스램과 디램(DRAM)으로 나누어진다.
디램은 커패시터에 전하가 있고 없음에 따라 2진수 1 또는 0으로 해석된다.
커패시터에 충전된 전하는 시간이 지나면 소멸하는 성질이 있기 때문에 디램들은 저장된 데이타를 유지하기 위하여 주기적으로 재충전을 해 주어야 한다.
에스램에서는 데이타가 플립플롭들에 저장된다. 에스램은 전원이 공급되고 있는 동안에는 안정되게 데이타를 가지고 있다.
또한, 에스램은 액세스 속도가 디램에 비해 빠르다.
이하, 상기한 에스램에 프리챠지 신호를 발생하기 위한 회로에 관하여 첨부된 도면을 참조로 하여 설명하기로 한다.
제1도는 종래의 에스램 블럭의 예시도이다.
제1도에 도시되어 있듯이, 종래의 에스램의 구성은,
프리챠지신호를 입력받아 디코딩을 하는 디코더(11)에 상기 디코더의 출력신호를 입력받아 어드레스를 저장하고 있는 램셀(12)이 연결되는 구조로 이루어진다.
참고로 상기한 디코더의 상세한 구조는 제2도에 도시되어 있고, 램셀의 상세한 구조는 제3도에 도시되어 있다.
상기 구성에 의한 종래의 에스램의 동작은 다음과 같다.
먼저 사용자에 의해 전원이 인가되면 종래의 에스램의 동작이 시작된다.
동작이 시작되면, 컴퓨터 사용자의 선택에 따라서 중앙처리장치로부터 프리챠지신호가 발생된다.
프리챠지신호의 m비트의 입력에 의하여 N개의 디코더(11) 중 1개가 인에이블(High)되어 신호(address_Y)와 함께 하나의 램셀(12)을 억세스한다.
다음, 중앙처리장치는 램셀(12)의 출력(bit, bitb)을 입력받아 작업을 수행한다.
그러나 종래의 에스램의 프리챠지신호 발생기는 제4도의 파형에 도시된 바와 같이, 디코더(11) 입력(i＜1:m＞)이 모두 VDD가 아닐때 프리챠지신호의 하이 구간에서 VDD레벨에 있어야 될 데크 노드(DEC)의 전압이 시간이 지남에 따라 일정한 전압으로 하강하는 단점이 있다.
상기 전압이 하강하는 것은 제5도에 도시되어 있듯이, 프리챠지신호의 VSS구간에 충전된 데크 노드(DEC)의 전하가 i＜1＞을 게이트 입력으로 하는 엔모스 드레인의 역포화전류(Reverse Saturation Current)에 의하여 방전되기 때문이다. 그리고 이 일정전압은 프리챠지신호(en_up)를 게이트 입력으로 하는 피모스 및 상기 엔모스의 드레인 역포화전류가 동일하게 되는 지점에서 결정되게 된다.
데크 노드(DEC)의 전압이 VDD에서 피모스 문턱전압이상 하강하면 데크노드(DEC)를 게이트 입력으로 하는 인버터의 출력전압변화 및 인버터의 관통전류가 발생한다.
또한, 종래의 에스램의 프리챠지 발생기는 제1도에 도시된 바와 같이,주소(address_Y) 및 주소(address_X＜1:N＞)가 모두 VSS일때 프리챠지신호가 VSS에서 VDD로 상승한후 VDD 레벨을 유지하여야 할 출력단자(bit, bitb)의 전압이 시간이 지남에 따라 일정전압으로 하강하는 단점이 있다.
이것은 첫번째 단점의 경우와 마찬가지로 단자(bit, bitb)에 연결된 노드에 연결된 엔모스와 피모스 드레인의 역포화 전류에 기인한다.
상기 단자(bit, bitb)의 전압이 VDD 레벨을 유지하지 않으면 주소(address_Y)와 주소(address_X)의 신호가 VDD로 상승하여 램셀의 데이타를 리드(Read)할때 정확한 데이타가 단자(bit, bitb)로 전달되지 않는다.
그러므로 본 발명의 목적은 종래의 단점을 해결하기 위한 것으로 프리챠지신호의 하이레벨을 피모스를 오프시키지 않는 전압으로 피모스의 게이트에 공급함으로써 데크 및 비트, 비트바(bit, bitb) 노드에 연결된 엔모스 드레인의 역포화전류 만큼의 전류를 피모스의 소스에서 드레인으로 흐르게 하여 이 노드의 전압이 하이레벨을 유지하도록 하는 것이다.
상기 목적을 달성하고자 하는 이 발명의 구성은,
전압을 분배하여 전압강하를 하기 위한 전압강하수단과;
프리챠지신호를 입력받아 낮은 레벨의 전압은 그대로 출력하고, 높은 레벨의 전압은 상기 전압강하수단의 강하된 전압으로 출력하기 위한 변환출력수단으로 이루어진다.
상기 구성에 의하여 이 발명을 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 설명하면 다음과 같다.
제6도는 이 발명의 실시예에 따른 에스램 프리챠지 신호 발생기의 상세 회로도이고,
제7도는 이 발명의 실시예에 따른 에스램 프리챠지 신호 발생기가 램블럭에 적용된 예를 도시한 블럭도이다.
제6도에 도시되어 있듯이 이 발명의 실시예에 따른 에스램 프리챠지 신호 발생기의 구성은,
프리챠지신호(precharge)가 변환출력수단(62)으로 입력되고, 전압강하수단(61)의 출력도 변환출력수단(62)으로 입력되어 입력신호에 따라 그 조건에 맞는 신호가 출력되는 구조로 이루어진다.
상기한 전압강하수단(61)의 구성은,
전압(VDD)에 제1피모스 트랜지스터(PT1)의 소스가 연결되고, 제1피모스 트랜지스터(PT1)의 드레인은 제1엔모스 트랜지스터(NT1)의 드레인에 연결되며,
제1엔모스 트랜지스터(NT1)의 소스에는 제2엔모스 트랜지스터(NT2)의 드레인이 연결되며, 상기 제1엔모스와 제2엔모스가 연결되는 구조로 수개의 엔모스 트랜지스터가 연결되며, 최종 연결단은 전압(VSS)에 연결되는 구조로 이루어진다.
상기한 변환출력수단(62)의 구성은,
전압강하수단(61)의 출력에 제2피모스 트랜지스터(PT2)의 드레인이 연결되고, 제2피모스 트랜지스터(PT2)의 소스에 엔모스 트랜지스터(NT)의 드레인이 연결되어 출력되며, 프리챠지신호(precharge)가 직접 엔모스 트랜지스터(NT)의 소스로, 인버터(63)를 통해서 엔모스 트랜지스터(NT)의 게이트로 입력되는 구조로 이루어지는 것을 특징으로 한다.
상기 구성에 의한 이 발명의 실시예에 따른 에스램 프리챠지 신호 발생기의 작용은 다음과 같다.
먼저 사용자에 의해 전원이 인가되면 이 발명의 실시예에 따른 에스램 프리챠지 신호 발생기의 동작이 시작된다.
동작이 시작되면, 프리챠지신호(precharge)가 변환출력수단(62)의 인버터(63) 및 엔모스 트랜지스터(NT)에 인가된다.
이때 입력되는 프리챠지신호(precharge)가 OV의 전압일때라면 엔모스 트랜지스터(NT)가 온되어 0V의 전압이 그대로 출력(precharge')된다.
또한, 입력되는 프리챠지신호(precharge)가 5V의 전압일때라면 엔모스 트랜지스터(NT)가 오프되고, 제2피모스 트랜지스터(PT2)가 온되어 전압강하수단(61)의 노드(d＜1＞)에서의 전압이 출력(precharge')된다. 이 전압은 약 4.7V정도이다.
상기한 바와 같은 4.7V의 전압이 제7도에 도시한 바와 같이, 램블럭으로 입력되면 잔류전류로 인하여 역포화 전류가 발생되지않아 전압하강현상이 일어나지 않는다.
이하, 참고로 본 발명의 상세한 부분을 설명하기로 한다.
상기한 전압강하수단(61)의 제1피모스 트랜지스터(PT1) 엔모스 트랜지스터(NT1, NT2, ....., NTn)의 총 액티브 저항값에 따라 전압(VDD)에서 전압(VSS)으로 관통전류가(i)가 발생한다.
이 전류값에 따라 노드(d＜1＞)에서의 전압이 결정된다.
상기 전압강하수단(61)에 사용되는 엔모스 트랜지스터의 갯수(n)는 사용전압(VSS, VDD)에 따라 조절한다.
제6도의 전압강하수단(61)에서, VDD = 5.5V, 피모스 및 엔모스 트랜지스터의 너비/길이가 각각 30κm/1.5κm, 1.3κm/1.3κm, 엔모스의 갯수 3개일때 csp공정 파라메타를 사용한 스파이스(Spice) 시뮬레이션의 결과는 i = 9.0κA, 노드(d＜1＞)전압 = 4.22V가 된다.
여기서 노드(d＜1＞)의 전압을 프리챠지신호의 입력으로 사용하면 관통전류(i)가 무시할 수 없는 제한요인이 된다.
가능한 노드(d＜1＞)의 전압을 높이고, 관통전류(i)를 줄이기 위하여 엔모스의 길이를 키워야 하는데, 이는 레이아웃의 면적증가를 가져온다.
엔모스의 갯수(n)를 6개로 하면 엔모스 및 피모스 트랜지스터(PT1)는 모두 위크 인버젼(Weak Inversion) 영역에서 동작하게 되고 관통전류 i = 2.73nA, 노드(d＜1＞)전압 = 5.32V가 된다.
따라서 엔모스의 갯수(n)는 엔모스 및 피모스 트랜지스터(PT1)가 스트롱 인버젼 영역에서 동작함으로써 큰 관통전류(i)를 발생시키지 않게 하기 위하여 ｜Vtp｜ + n*Vtn ＞ VDD - VSS 에서, n ＞ (VDD - VSS - ｜Vtp｜)/Vtn으로 한다.
여기서 ｜Vtp｜= 0.98V(피모스 스레소울드 볼티지)
｜Vtn｜ = 0.82V(엔모스 스레소울드 볼티지)이므로
n ＞ 5.6 즉, 엔모스 트랜지스터의 갯수(n)는 6개 이상이어야 한다.
그리고 엔모스 및 피모스 트랜지스터가 오프되지 않기 위한 엔모스 트랜지스터의 갯수는
｜Vtp(weak)｜+ n * Vtn(weak) ＜ VDD - VSS 에서,
n ＜ (VDD - VSS - ｜Vtp(weak))/｜Vtn(weak)｜가 된다.
VDD - VSS = 5.5V에서 n ＜ 38.07, 즉, 엔모스의 갯수(n)는 38개를 초과하지 않아야 한다.
제6도에서 엔모스 트랜지스터의 벌크 노드를 VSS로 연결하면 엔모스의 갯수(n)는 엔모스의 보디 바이어스 이펙트(Body Bios Effect)에 의한 엔모스 스레소울드 전압의 상승으로 상기 식의 갯수보다 작아지게 된다.
이상에서와 같이 이 발명의 실시예에서, 5V의 하이레벨의 전압을 4.7V로 낮추어 입력함으로써 전압하강현상을 없게 하여 램이 정상적인 작용을 할 수 있도록 한 에스램 프리챠지 신호 발생기를 제공할 수 있다.
제1도는 종래의 에스램 블럭의 예시도.
제2도는 종래의 디코더의 상세 회로도,
제3도는 종래의 램셀의 상세 회로도.
제4도는 종래의 에스램 프리챠지신호 발생기의 각부 파형도.
제5도는 종래의 에스램의 단면도.
제6도는 이 발명의 실시예에 따른 에스램 프리챠지 신호 발생기의 상세회로도.
제7도는 이 발명의 실시예에 따른 에스램 프리챠지 신호 발생기가 램블럭에 적용된 예를 도시한 블럭도.
제8도는 이 발명의 실시예에 따른 에스램 프리챠지 신호 발생기의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
61: 전압강하수단 62: 변환출력수단 63: 인버터
NT; 엔모스 트랜지스터 PT2: 제2피모스 트랜지스터
Claims (6)
- 전압을 분배하여 전압강하를 하기 위한 전압강하수단과;프리챠지신호를 입력받아 기준레벨 미만의 전압은 그대로 출력하고, 상기 기준레벨이상의 전압은 상기 전압강하수단의 강하된 전압으로 출력하기 위한 변환출력수단을 포함하며,상기한 전압강하수단의 구성은,전압(VDD)에 제1피모스 트랜지스터(PT1)의 소스가 연결되고, 제1피모스 트랜지스터(PT1)의 드레인은 제1엔모스 트랜지스터 (NT1)의 드레인에 연결되며, 제1엔모스 트랜지스터(NT1)의 소스에는 제2엔모스 트랜지스터(NT2)의 드레인이 연결되며, 상기 제1엔모스 트랜지스터와 제2엔모스 트랜지스터가 연결되는 구조로 수개의 엔모스 트랜지스터가 연결되며, 최종 연결단은 전압(VSS)에 연결되는 구조로 이루어지는 것을 특징으로 하는 에스램 프리챠지 신호 발생기.
- 제1항에 있어서,상기한 엔모스 트랜지스터의 갯수(n)는 엔모스 및 피모스 트랜지스터(PT1)가 스트롱 인버젼 영역에서 동작함으로써 큰 관통전류(i)를 발생시키지 않게 하기 위하여 ｜Vtp｜+ n*Vtn > VDD - VSS 에서, n > (VDD - VSS - ｜Vtp｜)/Vtn의 식을 만족하여야 하는 것을 특징으로 하는 에스램 프리챠지 신호 발생기.
- 제2항에 있어서,상기한 엔모스 트랜지스터의 갯수는 6개 이상이어야 하는 것을 특징으로 하는 에스램 프리챠지 신호 발생기.
- 제1항에 있어서,상기한 엔모스 및 피모스 트랜지스터가 오프되지 않기 위한 엔모스 트랜지스터의 갯수는｜Vtp(weak)｜+ n*Vtn(weak) < VDD - VSS 에서,n < (VDD - VSS - ｜Vtp(weak)｜를 만족해야 하는 것을 특징으로 하는, 에스램 프리챠지 신호 발생기.
- 제4항에 있어서,상기한 엔모스의 갯수는 38개 이하인 것을 특징으로 하는 에스램 프리챠지 신호 발생기.
- 제1항에 있어서,상기한 변환출력수단의 구성은,상기 전압강하수단(61)의 출력에 제2피모스 트랜지스터(PT2)의 드레인이 연결되고, 제2피모스 트랜지스터(PT2)의 소스에 엔모스 트랜지스터(NT)의 드레인이 연결되어 출력되며, 프리챠지신호(precharge)가 직접 엔모스 트랜지스터(NT)의 소스로, 인버터(63)를 통해서 엔모스 트랜지스터(NT)의 게이트로 입력되는 구조로 이루어지는 것을 특징으로 하는 에스램 프리챠지 신호 발생기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950010087A KR100373799B1 (ko) | 1995-04-27 | 1995-04-27 | 에스램프리챠지신호발생기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950010087A KR100373799B1 (ko) | 1995-04-27 | 1995-04-27 | 에스램프리챠지신호발생기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960039002A KR960039002A (ko) | 1996-11-21 |
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Family
ID=37416742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019950010087A KR100373799B1 (ko) | 1995-04-27 | 1995-04-27 | 에스램프리챠지신호발생기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100373799B1 (ko) |
-
1995
- 1995-04-27 KR KR1019950010087A patent/KR100373799B1/ko not_active IP Right Cessation
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|---|---|
| KR960039002A (ko) | 1996-11-21 |
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