DE10205693B4

DE10205693B4 - Halbleiterspeicherbauelement und zugehöriges Signalleitungsanordnungsverfahren

Info

Publication number: DE10205693B4
Application number: DE10205693A
Authority: DE
Inventors: Jong Hak Won
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-02-08
Filing date: 2002-02-04
Publication date: 2010-01-28
Anticipated expiration: 2022-02-05
Also published as: DE10205693A1; US20020105850A1; KR20020066012A; KR100380387B1; US6522564B2; TWI246690B

Abstract

Halbleiterspeicherbauelement mit
– mehreren Speicherzellenfeldblöcken (BL1, BL2, BL3, BL4),
– einer vorgegebenen Anzahl von sich in einer ersten Richtung erstreckenden lokalen Dateneingabe-/Datenausgabeleitungen (LIO1, LIO1B, ..., LIO4, LIO4B) für jeden der Speicherzellenfeldblocke,
– einer Mehrzahl von Spaltenauswahlsignalleitungen (CSL1, ..., CSLn), die sich entlang einer zur ersten Richtung senkrechten zweiten Richtung erstrecken und jeweils ein Steuersignal führen, und
– einer vorgebbaren Anzahl von Paaren globaler Dateneingabe-/Datenausgabeleitungen (GIO1, GIO1B, GIO2, GIO2B), die sich jeweils benachbart zu einer der Spaltenauswahlleitungen entlang derselben Richtung wie die Spaltenauswahlsignalleitungen erstrecken,
– wobei jedes Paar globaler Dateneingabe-/Datenausgabeleitungen (GIO1, GIO1B, GIO2, GIO2B) unter Bildung eines verschränkten Paares verschränkt ist, benachbart zu einer jeweiligen Spaltenauswahlsignalleitung angeordnet ist und ein Signal mit einem Sig nalhub kleiner als demjenigen des von letzterer geführten Steuersignals führt.

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit Speicherzellenfeldblöcken, lokalen und globalen Dateneingabe-/Datenausgabeleitungen und Spaltenauswahlsignalleitungen und auf ein Verfahren zur Signalleitungsanordnung in einem Halbleiterspeicherbauelement mit mehreren Speicherzellenfeldblöcken.
Mit zunehmender Höchstintegration von Halbleiterspeicherbauelementen steigt der Bedarf an einer effizienten Entwurfsauslegung der Speicherzellen. Ein herkömmliches Halbleiterspeicherbauelement beinhaltet eine Mehrzahl von Speicherzellenfeldblöcken, eine Mehrzahl von lokalen Dateneingabe-/Datenausgabeleitungspaaren, die mit mehreren der Speicherzellenfeldblöcke verbunden sind, mehrere Spaltenauswahlsignalleitungen und eine Mehrzahl von globalen Dateneingabe-/Datenausgabeleitungspaaren, die senkrecht zu den lokalen Dateneingabe-/Datenausgabeleitungspaaren angeordnet sind. 1 veranschaulicht eine entsprechende Konfiguration eines herkömmlichen Halbleiterspeicherbauelements. In diesem sind Spaltenauswahlsignalleitungen CSL1, CSL2, ..., CSLn und mehrere globale Dateneingabe-/Datenaus gabeleitungspaare GIO1, GIO1B bzw. GIO2, GIO2B in gleicher Richtung verlaufend und einander benachbart im Speicherzellenfeld angeordnet. Typischerweise führt jede Spaltenauswahlsignalleitung ein Signal mit vollem Hub, während das Paar globaler Dateneingabe-/Datenausgabeleitungen Signale mit kleinerem Hub führt. Eine Schwierigkeit, die mit einem derartigen Signalleitungsentwurf verknüpft ist, besteht darin, dass ein Konflikt des Spaltenauswahlsignals mit den benachbarten globalen Dateneingabe-/Datenausgabeleitungen aufgrund von Kopplungskapazität auftreten kann.
Beispielsweise beinhaltet das Halbleiterspeicherbauelement von 1 Speicherzellenfeldblöcke BL1, BL2, BL3, BL4, Paare lokaler Dateneingabe-/Datenausgabeleitungen LIO1 und LIO1B, LIO12 und LIO12B, LIO23 und LIO23B, LIO34 und LIO34B, LIO4 und LIO4B, eine Wortleitung WL, die Spaltenauswahlsignalleitungen CSL1, CSL2, .., CSLn und die Paare globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B, GIO2 und GIO2B. Die Wortleitung WL ist entlang der Richtung der Paare lokaler Dateneingabe-/Datenausgabeleitungen LIO1 und LIO1B, ..., LIO4 und LIO4B angeordnet. Die Spaltenauswahlsignalleitungen CSL1, CSL2, ..., CSLn und die Paare globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B, GIO2 und GIO2B sind in einer zu den Paaren lokaler Dateneingabe-/Datenausgabeleitungen LIO1 und LIO1B, ..., LIO4 und LIO4B senkrechten Richtung angeordnet. Die Spaltenauswahlsignalleitungen CSL1, CSL2, ..., CSLn sind benachbart zu Paaren globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B, GIO2 und GIO2B angeordnet.
2 veranschaulicht schematisch Kopplungskapazitäten zwischen einer Spaltenauswahlsignalleitung und einem globalen Dateneingabe-/Datenausgabeleitungspaar in dem herkömmlichen Halbleiterspeicherbauelement. Die Spaltenauswahlsignalleitung CSL1 und das globale Dateneingabe-/Datenausgabeleitungspaar GIO1, GIO1B sind in drei Teile unterteilt, und zwischen der Spaltenauswahlsignalleitung CSL1 und der globalen Dateneingabe-/Datenausgabeleitung GIO1 liegen Kopplungskapazitäten CA1, CB1, CC1, und CD1 im jeweiligen Speicherzellenfeldblock BL1, BL2, BL3 bzw. BL4 vor. Zwischen dem globalen Dateneingabe-/Datenausgabeleitungspaar GIO1 und GIO1B liegen Kopplungskapazitäten CA2, CB2, CC2 und CD2 im jeweiligen Speicherzellenfeldblock BL1, BL2, BL3 bzw. BL4 vor. Zwischen dem Spaltenauswahlleitungssignal CSL1 und der invertierten globalen Dateneingabe-/Datenausgabeleitung GIO1B liegen Kopplungskapazitäten CA3, CB3, CC3 und CD3 im jeweiligen Speicherzellenfeldblock BL1, BL2, BL3 bzw. BL4 vor.
Wenn die Spaltenauswahlsignalleitung CSL1 freigegeben oder deaktiviert wird, koppelt die Summe der Kopplungskapazitäten CA1 + CB1 + CC1 + CD1 das Signal der CSL1-Leitung und beeinflusst ein Signal in der globalen Dateneingabe-/Datenausgabeleitung GIO1. Wenn die Kopplung beträchtlich ist, kann es sein, dass sich das Signal auf der globalen Dateneingabe-/Datenausgabeleitung GIO1 in Abhängigkeit von einer Signaländerung auf der Spaltenauswahlsignalleitung CSL1 ändert.
In gleicher Weise kann es sein, dass sich das Signal auf der invertierten globalen Dateneingabe-/Datenausgabeleitung GIO1B in Abhängigkeit von einer Signaländerung auf der Spaltenauswahlsignalleitung CSL1 ändert, wenn die Spaltenauswahlsignalleitung CSL1 freigegeben bzw. deaktiviert wird. Die invertierte globale Dateneingabe-/Datenausgabeleitung GIO1B ist jedoch weiter von der Spaltenauswahlsignalleitung CSL1 entfernt als die globale Dateneingabe-/Datenausgabeleitung GIO1, so dass der Effekt der Leitung CSL1 auf die invertierte globale Dateneingabe-/Datenausgabeleitung GIO1B kleiner als derjenige des Signals auf der globalen Dateneingabe-/Datenausgabeleitung GIO1 ist.
3 zeigt ein Zeitsteuerungsdiagramm für den Betrieb des Speicherzellenfeldblocks BL1 von 1, und zwar speziell für den Fall, dass ein invertiertes Schreibfreigabesignal WEB of hohem Logikpegel angelegt wird und Daten auf niedrigem Logikpegel von einem Bitleitungspaar BLP1 und BLP2 gelesen werden.
Eine Zeilenadresse X wird in Reaktion auf einen niedrigen Logikpegel eines Zellenadressenabtastsignals RASE eingegeben, und eine Spaltenadresse Y wird in Reaktion auf einen niedrigen Logikpegel eines Spaltenadressenabtastsignals CASB eingegeben. Durch Decodieren der Zeilenadresse X wird ein Wortleitungsfreigabesignal WL auf hohem Logikpegel erzeugt, und außerdem werden Blockauswahlsignale BLS1 und BLS12 auf hohem Logikpegel erzeugt. Durch Decodieren der Spaltenadresse Y wird ein Steuersignal auf hohem Pegel auf der Spaltenauswahlsignalleitung CSL1 erzeugt. Außerdem wird ein Vorladesignal PRE auf niedrigem Logikpegel erzeugt, bevor das Wortleitungsfreigabesignal WL auf hohem Logikpegel erzeugt wird. In Reaktion auf den niedrigen Logikpegel des Vorladesignals PRE werden Paare von Bitleitungen BLP1 und BLP2, Paare von lokalen Dateneingabe-/Datenausgabeleitungen LIO1, LIO1B, LIO2 und LIO2B sowie Paare von globalen Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B, GIO2 und GIO2B vorgeladen.
Wenn die Erzeugung des Wortleitungsfreigabesignals WL auf hohem Logikpegel beginnt, fängt jedes Paar von Bitleitungen BLP1, BLP2 an, sich zum hohen bzw. niedrigen Logikpegel hin zu entwickeln.
Wenn das Steuersignal auf hohem Logikpegel auf der Spaltenauswahlsignalleitung CSL1 erzeugt wird, werden Daten von Bitleitungspaaren BLP1, BLP2 zu Paaren lokaler Dateneingabe-/Datenausgabeleitungen LIO1 und LIO1B, LIO12 und LIO12B übertragen. In Reaktion auf die Blockauswahlsignale BLS1, BLS2 werden Daten auf lokalen Datenein gabe-/Datenausgabeleitungspaaren LIO1 und LIO1B, LIO12 und LIO12B zu entsprechenden Paaren globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B, GIO2 und GIO2B übertragen und durch Eingabe-/Ausgabe-Abtastverstärker verstärkt.
Wenn Daten in jedem Paar globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B, GIO2 und GIO2B beginnen, sich zum hohen bzw. niedrigen Logikpegel hin zu entwickeln, detektieren die Eingabe-/Datenausgabe-Abtastverstärker eine Spannungsdifferenz der zu den Paaren globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B, GIO2 und GIO2B übertragenen Daten und verstärken dann die Spannungsdifferenz. Die Datenlesezugriffszeit ist daher um so schneller, je schneller die Startzeit für das Übergehen zum hohen bzw. niedrigen Logikpegel bei der Datenübertragung zu den Paaren globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B, GIO2 und GIO2B ist.
Beim herkömmlichen Halbleiterspeicherbauelement sind jedoch, wie in 2 gezeigt, die Spaltenauswahlsignalleitung CSL1 und die globale Dateneingabe-/Datenausgabeleitung GIO1 benachbart angeordnet. Daher beeinflussen die Kopplungskapazitäten zwischen der Spaltenauswahlsignalleitung CSL1 und der globalen Dateneingabe-/Datenausgabeeitung GIO1 die Datenübertragung zu einem Paar globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B. Mit anderen Worten steigert ein voller Hub auf hohen Logikpegel auf der Spaltenauswahlsignalleitung CSL1 eine Spannung eines ΔV1-Pegels auf der globalen Dateneingabe/Datenausgabeleitung GIO1. Ein Übergang auf niedrigen Logikpegel auf dem Spaltenauswahlleitungssignal CSL1 erniedrigt die Spannung des ΔV1-Pegels auf der globalen Dateneingabe-/Datenausgabeleitung GIO1. Andererseits wird die Spannung auf der invertierten globalen Dateneingabe-/Datenausgabeleitung GIO1B etwas erhöht.
Mit anderen Worten werden Daten der globalen Dateneingabe-/Datenausgabeleitung GIO1, wenn ein Signal auf der Spaltenauswahlsignalleitung CSL1 freigegeben bzw. deaktiviert wird, aufgrund einer hohen Kopplungskapazität zwischen dem Spaltenauswahlleitungssignal CSL1 und der globalen Dateneingabe-/Datenausgabeleitung GIO1 beeinflusst bzw. geändert. Daher wird die Anfangszeit des Erscheinens gültiger Daten des Paares globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B um etwa ΔT1 verzögert, was die zugehörige Lesedatenzugriffszeit verzögert.
In der Patentschrift DE 692 30 810 T2 ist ein Halbleiterspeicherbauelement mit mehreren Speicherzellenfeldblöcken, einer vorgegebenen Anzahl von lokalen Dateneingabe-/Datenausgabeleitungen für jeden der Speicherzellenfeldblöcke, einer Mehrzahl von Spaltenauswahlsignalen und einer vorgebbaren Anzahl von Paaren globaler Dateneingabe-/Datenausgabeleitungen offenbart. Dabei erstrecken sich die lokalen Dateneingabe-/Datenausgabeleitungen in einer ersten Richtung über den jeweiligen Speicherblock hinweg, während sich die globalen Dateneingabe-/Datenausgabeleitungen in einer zur ersten senkrechten zweiten Richtung auf zwei gegenüberliegenden Seiten des Speicherblocks erstrecken und sich die Spaltenauswahlleitungen entlang der zweiten Richtung über den Speicherblock hinweg zwischen den randseitig verlaufenden globalen Dateneingabe-/Datenausgabeleitungen erstrecken.
In der Patentschrift US 5.973.953 A ist ein Halbleiterspeicherbauelement offenbart, bei dem benachbarte Paare von globalen Dateneingabe-/Datenausgabeleitungen in vorgebbaren Abständen ihrer Längserstreckung unter Bildung verschränkter Paare verschränkt sind, wobei ein erstes Paar in einer ersten und zweiten Verdrahtungsebene und ein zweites, benachbartes Paar in der zweiten und einer dritten Verdrahtungsebene angeordnet sind. Damit sollen Rauschinterferenzen zwi schen den benachbarten globalen Dateneingabe-/Datenausgabeleistungen vermindert werden.
In der Patentschrift US 5.625.234 A ist ein Halbleiterspeicherbauelement mit einer speziellen verschränkten Bitleitungsanordnung offenbart, bei dem parallel zu den Bitleitungen verlaufende Auswahlleitungen in elektrisch isolierter Beziehung zu ausgewählten Sätzen von Bitleitungspaaren vorgesehen sind, um eine Gleichgewichtsbedingung für eine parasitäre Kapazität zwischen der Auswahlleitung und dem benachbarten Bitleitungspaar zu erreichen.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelements und eines Signalleitungsanordnungsverfahrens hierfür zugrunde, die eine Reduzierung der Kopplungskapazität zwischen einer Spaltenauswahlsignalleitung und einem Paar globaler Dateneingabe-/Datenausgabeleitungen ermöglichen, so dass die Lesedatenzugriffszeit verbessert werden kann.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelements mit den Merkmalen des Anspruchs 1 und eines Signalleitungsanordnungsverfahrens mit den Merkmalen des Anspruchs 5.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
1 ein Blockdiagramm zur Veranschaulichung einer Konfiguration eines herkömmlichen Halbleiterspeicherbauelements,
2 ein schematisches Ersatzschaltbild zur Veranschaulichung von Kopplungskapazitäten zwischen einer Spaltenauswahlsignalleitung und einem globalen Dateneingabe-/Datenausgabeleitungspaar im herkömmlichen Halbleiterspeicherbauelement von 1,
3 ein Betriebs-Zeitsteuerungsdiagramm zur Veranschaulichung von Betriebsabläufen eines Speicherzellenfeldblocks von 1,
4 ein Blockdiagramm zur Veranschaulichung einer Konfiguration eines erfindungsgemäßen Halbleiterspeicherbauelements,
5 ein Schaltbild eines Speicherzellenfeldblocks von 4,
6 ein schematisches Ersatzschaltbild zur Veranschaulichung von Kopplungskapazitäten zwischen einer Spaltenauswahlsignalleitung und einem Paar von globalen Dateneingabe-/Datenausgabeleitungen in einem Halbleiterspeicherbauelement gemäß der Erfindung,
7 ein Betriebs-Zeitsteuerungsdiagramm zur Veranschaulichung von Betriebsabläufen des Halbleiterspeicherbauelements von 4 und
8 ein Blockdiagramm zur Veranschaulichung einer Konfiguration eines weiteren erfindungsgemäßen Halbleiterspeicherbauelements.
4 veranschaulicht eine Konfiguration eines erfindungsgemäßen Halbleiterspeicherbauelements, das eine Mehrzahl von Speicherzellenfeldblöcken BL1, BL2, BL3, BL4, verschränkte Paare von globalen Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B, GIO2 und GIO2B, eine Wortleitung WL und Spaltenauswahlsignalleitungen CSL1, CSL2, ..., CSLn umfasst. Die Speicherzellenfeldblöcke BL1 und BL2 teilen sich ein Paar lokaler Dateneingabe-/Datenausgabeleitungen LIO12 und LIO12B, die Speicherzellenfeldblöcke BL2 und BL3 teilen sich ein Paar lokaler Dateneingabe-/Datenausgabeleitungen LIO23 und LIO23B und die Speicherzellenfeldblöcke BL3 und BL4 teilen sich ein Paar lokaler Dateneingabe-/Datenausgabeleitungen LIO34 und LIO34B.
Ein Paar lokaler Dateneingabe-/Datenausgabeleitungen LIO1 und LIO1B sind benachbart zum Speicherzellenfeldblock BL1 angeordnet, und ein Paar lokaler Dateneingabe-/Datenausgabeleitungen LIO4 und LIO4B sind benachbart zum Speicherzellenfeldblock BL4 angeordnet. Die Wortleitung WL ist in der Richtung der Paare lokaler Dateneingabe-/Datenausgabeleitungen LIO1, LIO1B angeordnet. Die Spaltenauswahlsignalleitungen CSL1, ..., CSLn sind in der zu den Paaren lokaler Dateneingabe-/Datenausgabeleitungen LIO1, LIO1B senkrechten Richtung angeordnet. Die Paare globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B, GIO2 und GIO2B sind ebenfalls in der zu den Paaren lokaler Dateneingabe-/Datenausgabeleitungen LIO1 und LIO1B orthogonalen Richtung angeordnet. Die Paare globaler Dateneingabe-/Datenausgabeleitungen sind jedoch verschränkt, im Unterschied zum Fall des oben erläuterten herkömmlichen Halbleiterspeicherbauelements. Beispielsweise ist das Paar globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B so verschränkt, dass es ein verschränktes Paar globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B bildet. Wenngleich 4 drei verschränkte Paarabschnitte der globalen Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B, GIO2 und GIO2B in einer bevorzugten erfindungsgemäßen Realisierung veranschaulicht, kann erfindungsgemäß jede mindestens einmal verschränkte Konfiguration von Paaren globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B, GIO2 und GIO2B die entsprechenden Wirkungen haben. Des weiteren gibt es, wenngleich 4 Paare globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B, GIO2 und GIO2B veranschaulicht, die zwischen den Speicherzellenfeldblöcken BL1, BL2, BL3 und BL4 verschränkt sind, im Grunde keine Beschränkung bezüglich der Verschränkungspunkte für die Paare globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B, GIO2 und GIO2B. Mit anderen Worten hat die Erfindung unabhängig von der Anzahl an Verschränkungen und deren Positionen dieselben Wirkungen.
5 veranschaulicht im Schaltbild den Speicherzellenfeldblock BL1 von 4 und dessen Umgebung. Der Speicherzellenfeldblock BL1 beinhaltet eine Vielzahl von Speicherzellen MC. Mit dem Block BL1 verknüpfte Schaltkreise beinhalten Vorladeschaltkreise 10-1, 10-2, 20-1, 20-2, 22-1 und 22-2, Bitleitungsisolationsschaltkreise 12-1 und 12-2, Bitleitungsabtastverstärker 14-1 und 14-2, Spaltenauswahlgatter 16-1 und 16-2, Umschalt-Schaltkreise 18-1 und 18-2 sowie Eingabe-/Ausgabe-Abtastverstärker (IOSA) 24-1 und 24-2.
Jede Speicherzelle MC ist mit einer Wortleitung WL und mit einem jeweils zugehörigen Paar von Bitleitungen BLP1, BLP2, BLP3, BLP4 verbunden. Jeder der Vorladeschaltkreise 10-1 ist zwischen ein jeweiliges Paar von Bitleitungen BLP1 und BLP3 eingeschleift, und jeder der Vorladeschaltkreise 10-2 ist zwischen ein jeweiliges Paar von Bitleitungen BLP2 und BLP4 eingeschleift. Jeder der Vorladeschaltkreise 20-1 und 20-2 ist mit einem zugehörigen Paar lokaler Dateneingabe-/Datenausgabeleitungen LIO1 und LIO1B, LIO12 und LIO12B verbunden. Jeder der Vorladeschaltkreise 22-1 und 22-2 ist mit einem zugehörigen Paar globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B, GIO2 und GIO2B verbunden. Der Umschalt-Schaltkreis 18-1 verbindet das Paar lokaler Dateneingabe-/Datenausgabeleitungen LIO1 und LIO1B mit dem Paar globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B, und der Umschalt-Schaltkreis 18-2 verbindet das Paar lokaler Dateneingabe-/Datenausgabeleitungen LIO2 und LIO2B mit dem Paar globaler Dateneingabe-/Datenausgabeleitungen GIO2 und GIO2B.
Der Vorladeschaltkreis 10-1 beinhaltet NMOS-Transistoren N1 und N2, und der Vorladeschaltkreis 10-2 beinhaltet NMOS-Transistoren N3 und N4. Die Vorladeschaltkreise 10-1 und 10-2 laden Paare von Bitleitungen BLP1 und BLP2 in Reaktion auf einen hohen Logikpegel eines Vorladesignals PRE vor. Dann werden Paare von Bitleitungen BLP1 und BLP2 mit einer Vorladespannung VBL beaufschlagt, die einen niedrigeren Pegel aufweist als eine Speisespannung und einen höheren Pegel als ein Massepegel. Die Konfigurationen der Vorladeschaltkreise 20-1, 20-2, 22-1 und 22-2 sind in 5 nicht dargestellt, entsprechen jedoch derjenigen des Vorladeschaltkreises 10-1. Die Vorladeschaltkreise 20-1, 20-2, 22-1 und 22-2 laden Paare lokaler Dateneingabe-/Datenausgabeleitungen LIO1 und LIO1B, LIO12 und LIO12B sowie Paare globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B, GIO2 und GIO2B in Reaktion auf einen niedrigen Logikpegel des Vorladesignals PRE vor.
Der Bitleitungsisolationsschaltkreis 12-1 weist NMOS-Transistoren N5 und N6 auf. Der Bitleitungsisolationsschaltkreis 12-2 weist NMOS-Transistoren N7 und N8 auf. Jeder der Bitleitungsisolationsschaltkreise 12-1 und 12-2 isoliert das zugehörige Paar von Bitleitungen BLP1 und BLP2 in Reaktion auf einen niedrigen Pegel eines Isolationssignals ISO und verbindet das zugehörige Paar von Bitleitungen BLP1 und BLP2 in Reaktion auf einen hohen Logikpegel des Isolationssignals ISO.
Jeder Abtastverstärker 14-1 und 14-2 verstärkt das zugehörige Paar von Bitleitungen BLP1 und BLP2. Die Konfigurationen der Abtastverstärker 14-1 und 14-2 sind in 5 nicht dargestellt, sie beinhalten aber im allgemeinen einen PMOS-Bitleitungsabtastverstärker und einen NMOS-Bitleitungsabtastverstärker.
Das Spaltenauswahlgatter 16-1 beinhaltet NMOS-Transistoren N9 und N10 und überträgt Daten in Reaktion auf einen hohen Logikpegel eines von der Spaltenauswahlsignalleitung CSL1 zugeführten Spaltenauswahlsignals zur Bitleitung BLP1 und zum Paar lokaler Dateneingabe-/Datenausgabeleitungen LIO1 und LIO1B. Das Spaltenauswahlgatter 16-2 umfasst NMOS-Transistoren N11 und N12 und überträgt Daten in Abhängigkeit von einem hohen Logikpegel des von der Spaltenauswahlsignalleitung CSL1 zugeführten Spaltenauswahlsignals zum Bitleitungspaar BLP2 und zum Paar lokaler Dateneingabe-/Datenausgabeleitungen LIO2 und LIO2B.
Der Umschalt-Schaltkreis 18-1 enthält NMOS-Transistoren N13 und N14 und überträgt Daten in Abhängigkeit von einem hohen Logikpegel des Blockauswahlsignals BLS1 zum Paar lokaler Dateneingabe-/Datenausgabeleitungen LIO1 und LIO1B und zum Paar globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B. Der Umschalt-Schaltkreis 18-2 beinhaltet NMOS-Transistoren N15 und N16 und überträgt Daten in Reaktion auf einen hohen Logikpegel des Blockauswahlsignals BLS12 zum Paar lokaler Dateneingabe-/Datenausgabeleitungen LIO12 und LIO12B und zum Paar globaler Dateneingabe-/Datenausgabeleitungen GIO2 und GIO2B.
Die Eingabe-/Ausgabe-Abtastverstärker 24-1 und 24-2 verstärken Daten, die zu jedem Paar globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B, GIO2 und GIO2B übertragen werden.
6 veranschaulicht schematisch Kopplungskapazitäten zwischen einer Spaltenauswahlsignalleitung und einem Paar globaler Dateneingabe-/Datenausgabeleitungen in einer bevorzugten Realisierung des erfindungsgemäßen Halbleiterspeicherbauelements. Die Spaltenauswahlsignalleitung CSL1 und das globale Dateneingabe-/Datenausgabeleitungspaar GIO1 und GIO1B sind in drei Teile unterteilt. Zwischen der Spaltenauswahlsignalleitung CSL1 und der globalen Dateneingabe-/Datenausgabeleitung GIO1 in den Speicherzellenfeldblöcken BL1, BL2, BL3 bzw. BL4 liegen Kopplungskapazitäten CA1, CB3, CC1 und CD3 vor. Zwischen der Spaltenauswahlsignalleitung CSL1 und der invertierten globalen Dateneingabe-/Datenausgabeleitung GIO1B in den Speicherzellenfeldblöcken BL1, BL2, BL3 und BL4 liegen Kopplungskapazitäten CA3, CB1, CC3 bzw. CD1 vor. Zwischen dem globalen Dateneingabe-/Datenausgabeleitungspaar GIO1 und GIO1B liegen Kopplungskapazitäten CA2, CB2, CC2 und CD2 in den Speicherzellenfeldblöcken BL1, BI2, BL3 bzw. BL4 vor.
Wie aus 6 ersichtlich, beeinflusst die Summe CA1 + CC1 der Kopplungskapazitäten CA1 und CC1 zwischen der Spaltenauswahlsignalleitung CSL1 und der globalen Dateneingabe-/Datenausgabeleitung GIO1 ein Signal auf der globalen Dateneingabe-/Datenausgabeleitung GIO1, wenn die Spaltenauswahlsignalleitung CSL1 freigegeben oder deaktiviert wird. Die Summe CB1 + CD1 der Kopplungskapazitäten CB1 und CD1 zwischen der Spaltenauswahlsignalleitung CSL1 und der invertierten globalen Dateneingabe-/Datenausgabeleitung GIO1B beeinflusst in gleicher Weise ein Signal der invertierten globalen Dateneingabe-/Datenausgabeleitung GIO1B.
Im herkömmlichen Halbleiterspeicherbauelement von 3 steigt eine Spannung auf der globalen Dateneingabe-/Datenausgabeleitung GIO1 aufgrund der Summe CA1 + CB1 + CC1 + CD1 aller Kopplungskapazitäten zwischen der Spaltenauswahlsignalleitung CSL1 und der globalen Dateneingabe-/Datenausgabeleitung GIO1 an oder fällt ab, wenn die Spaltenauswahlsignalleitung CSL1 freigegeben bzw. deaktiviert wird.
Bei der erfindungsgemäßen Ausführungsform von 6 wird hingegen eine Spannungsänderung auf der globalen Dateneingabe-/Datenausgabeleitung GIO1 durch die Summe CA1 + CC1 der Kopplungskapa zitäten CA1 und CC1 zwischen der Spaltenauswahlsignalleitung CSL1 und der globalen Dateneingabe-/Datenausgabeleitung GIO1 beeinflusst, wenn die Spaltenauswahlsignalleitung CSL1 freigegeben bzw. deaktiviert wird. Außerdem ändert die Summe CB1 + CD1 der Kopplungskapazitäten CB1 und CD1 zwischen der Spaltenauswahlsignalleitung CSL1 und der invertierenden globalen Dateneingabe-/Datenausgabeleitung GIO1B die Spannung auf der invertierten globalen Dateneingabe-/Datenausgabeleitung GIO1B. Daher ändert sich die Spannung des globalen Dateneingabe-/Datenausgabeleitungspaares GIO1 und GIO1B um einen geringeren Betrag als im Fall des herkömmlichen Halbleiterspeicherbauelements, wenn die Spaltenauswahlsignalleitung CSL1 freigegeben bzw. deaktiviert wird.
Wenn beispielsweise die Kopplungskapazitäten CA1, CB1, CC1 und CD1 zwischen der Spaltenauswahlsignalleitung CSL1 und der invertierenden globalen Dateneingabe-/Datenausgabeleitung GIO1 alle einen gleich großen Kapazitätswert C haben, hat die Summe der Kopplungskapazitäten zwischen der Spaltenauswahlsignalleitung CSL1 und der globalen Dateneingabe-/Datenausgabeleitung GIO1 beim herkömmlichen Halbleiterspeicherbauelement den Wert 4C. Hingegen hat die Summe der Kopplungskapazitäten zwischen der Spaltenauswahlsignalleitung CSL1 und der globalen Dateneingabe-/Datenausgabeleitung GIO1 ebenso wie die Summe der Kopplungskapazitäten zwischen der Spaltenauswahlsignalleitung CSL1 und der invertierten globalen Dateneingabe-/Datenausgabeleitung GIO1B beim erfindungsgemäßen Ausführungsbeispiel jeweils den Wert 2C. Daher beeinflusst eine Spannungsänderung auf der Spaltenauswahlsignalleitung CSL1 erfindungsgemäß die Spannungsänderung auf der globalen Dateneingabe-/Datenausgabeleitung GIO1 nicht so stark wie im Fall des herkömmlichen Halbleiterspeicherbauelements.
7 veranschaulicht in einem Zeitsteuerungsdiagramm einen typischen Betriebsablauf des Speicherzellenfeldblocks BL1 von 4, speziell eine Situation, in der ein invertiertes Schreibfreigabesignal WEB auf hohem Logikpegel angelegt wird und Daten auf niedrigem Logikpegel von Bitleitungspaaren BLP1 und BLP2 gelesen werden.
Wie aus 7 ersichtlich, wird dabei eine Zeilenadresse X in Reaktion auf einen niedrigen Logikpegel eines Zeilenadressenabtastsignals RASE eingegeben, und eine Spaltenadresse Y wird in Reaktion auf einen niedrigen Logikpegel eines Spaltenadressenabtastsignals CASB eingegeben. Durch Decodieren der Zellenadresse X wird ein Wortleitungsfreigabesignal WL auf hohem Logikpegel erzeugt, und in gleicher Weise werden Blockauswahlsignale BLS1 und BLS12 auf hohem Logikpegel erzeugt. Durch Decodieren der Spaltenadresse Y wird das Spaltenauswahlleitungssignal CLS1 auf hohem Logikpegel erzeugt. Außerdem wird das Vorladesignal PRE auf niedrigem Logikpegel erzeugt, bevor das Wortleitungsfreigabesignal WL auf hohem Logikpegel erzeugt wird. In Reaktion auf den niedrigen Logikpegel des Vorladesignals PRE werden die Bitleitungspaare BLP1 und BLP2, die lokalen Dateneingabe-/Datenausgabeleitungspaare LIO1 und LIO1B, LIO2 und LIO2B sowie die globalen Dateneingabe-/Datenausgabeleitungspaare GIO1, und GIO1B, GIO2 und GIO2B vorgeladen.
Wenn die Erzeugung des Wortleitungsfreigabesignals WL auf hohem Logikpegel beginnt, fängt jedes Bitleitungspaar BLP1 und BLP2 an, sich zum hohen bzw. niedrigen Logikpegel hin zu entwickeln.
Wenn der hohe Logikpegel auf der Spaltenauswahlsignalleitung CSL1 erzeugt wird, werden Daten auf den Bitleitungspaaren BLP1 und BLP2 zu den Paaren lokaler Dateneingabe-/Datenausgabeleitungen LIO1 und LIO1B, LIO12 und LIO12B übertragen. In Reaktion auf die Blockauswahlsignale BLS1 und BLS12 werden Daten in den lokalen Dateneinga be-/Datenausgabeleitungspaaren LIO1 und LIO1B, LIO12 und LIO12B zu zugehörigen globalen Dateneingabe-/Datenausgabeleitungspaaren GIO1 und GIO1B, GIO2 und GIO2B übertragen und durch Eingabe-/Ausgabe-Abtastverstärker verstärkt.
Die Eingabe-/Ausgabe-Abtastverstärker detektieren und verstärken eine Spannungsdifferenz von Daten, die zu den globalen Dateneingabe-/Datenausgabeleitungspaaren GIO1 und GIO1B, GIO2 und GIO2B übertragen werden, wenn Daten in jedem Paar globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B, GIO2 und GIO2B beginnen, sich zum hohen bzw. niedrigen Logikpegel hin zu entwickeln.
Die in 7 veranschaulichten Daten des Paares globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B unterscheiden sich von denen beim herkömmlichen Speicherbauelement gemäß 3. Das Freigeben bzw. Aktivieren der Spaltenauswahlleitung CSL1 hebt oder senkt die Spannung auf dem Paar globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B um einen Differenzbetrag ΔV2. Die erfindungsgemäß durch die Kopplungskapazitäten verursachte Spannungsdifferenz ΔV2 ist niedriger als die Spannungsdifferenz ΔV1 beim herkömmlichen Halbleiterspeicherbauelement von 3. Daher reduziert sich die Startzeit zum Entwickeln sowohl des hohen als auch des niedrigen Logikpegels von der Verzögerungszeit ΔT1 beim herkömmlicher Halbleiterspeicherbauelement auf die Verzögerungszeit ΔT2 bei der vorliegenden Erfindung, so dass erfindungsgemäß die Lesedatenzugriffszeit viel schneller als beim herkömmlichen Halbleiterspeicherbauelement ist.
Die Erläuterung einer vorteilhaften Ausführungsform der Erfindung bezieht sich auf eine Konfiguration, bei der jedes Paar globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B für den Fall verschränkt ist, dass dieses Leitungspaar benachbart zur Spaltenauswahlsignallei tung CSL1 angeordnet ist. Die verschränkte Konfiguration des Paares globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B kann jedoch die Lesedatenzugriffszeit auch in dem Fall verbessern, dass die globale Dateneingabe-/Datenausgabeleitung GIO1 benachbart zur Spaltenauswahlsignalleitung CSL1 und die invertierte globale Dateneingabe/Datenausgabeleitung GIO1B benachbart zur Spaltenauswahlsignalleitung CSL2 angeordnet sind.
8 veranschaulicht in Blockdiagrammdarstellung eine alternative erfindungsgemäße Konfiguration eines Halbleiterspeicherbauelements. In diesem Fall ist die globale Dateneingabe-/Datenausgabeleitung GIO1 zwischen den Spaltenauswahlsignalleitungen CSL1 und CSL2 angeordnet, die invertierte globale Dateneingabe-/Datenausgabeleitung GIO1B ist zwischen der Spaltenauswahlsignalleitung CSL2 und einer nicht gezeigten weiteren Spaltenauswahlsignalleitung angeordnet, und das Paar globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B ist verschränkt.
Die alternative Ausführungsform der Erfindung gemäß 8 veranschaulicht eine dreifach verschränkte Konfiguration des Paares globaler Dateneingabe-/Datenausgabeleitungen GIO1 und GIO1B analog zur erfindungsgemäßen Ausführungsform von 4. Wie das letztgenannte Ausführungsbeispiel kann auch das alternative Ausführungsbeispiel der Erfindung von 8 die Lesedatenzugriffszeit verbessern.
Wie sich aus den vorstehenden Erläuterungen ergibt, sind das erfindungsgemäße Halbleiterspeicherbauelement und das erfindungsgemäße Signalleitungsanordnungsverfahren für einen Fall einsetzbar, bei dem ein Paar von globalen Dateneingabe-/Datenausgabeleitungen mit kleinerem Signalhub benachbart zu einer Spaltenauswahlsignalleitung mit einem größeren Signalhub angeordnet sind, ohne dass dies durch das Anordnungsverfahren beeinflusst wird. Mit anderen Worten spielt es keine Rolle, ob das Paar globaler Dateneingabe-/Datenausgabeleitungen benachbart zu einer Spaltenauswahlsignalleitung angeordnet ist oder jede einzelne globale Dateneingabe-/Datenausgabeleitung benachbart zu einer jeweils zugehörigen Spaltenauswahlsignalleitung angeordnet ist.
Während die Erfindung anhand von Beispielen erläutert wurde, bei denen das Paar globaler Dateneingabe-/Datenausgabeleitungen in einem peripheren Bereich eines Speicherzellenfeldes eines Halbleiterspeicherbauelements angeordnet ist, versteht es sich, dass die Erfindung auch Ausführungsformen umfasst, bei denen das Paar globaler Dateneingabe-/Datenausgabeleitungen an irgendeiner anderen Stelle des Speicherzellenfeldes des Halbleiterspeicherbauelements angeordnet ist.
Das erfindungsgemäße Halbleiterspeicherbauelement und das erfindungsgemäße Signalleitungsanordnungsverfahren umfassen eine Konfiguration, bei der jede der beiden Leitungen eines globalen Dateneingabe-/Datenausgabeleitungspaares mit kleinerem Signalhub benachbart zu einer Spaltenauswahlsignalleitung mit größerem Signalhub angeordnet ist und einmal oder mehr als ein Mal verschränkt wird. Daher sind das erfindungsgemäße Halbleiterspeicherbauelement und das erfindungsgemäße Signalleitungsanordnungsverfahren in der Lage, die Verzögerungszeit bei der Datenübertragung zu einem globalen Dateneingabe-/Datenausgabeleitungspaar zu unterdrücken bzw. zu minimieren und die Lesedatenzugriffszeit zu verbessern, indem Kopplungskapazitäten zwischen einer Spaltenauswahlsignalleitung und einem Paar globaler Dateneingabe-/Datenausgabeleitungen reduziert werden.

Claims

Halbleiterspeicherbauelement mit – mehreren Speicherzellenfeldblöcken (BL1, BL2, BL3, BL4), – einer vorgegebenen Anzahl von sich in einer ersten Richtung erstreckenden lokalen Dateneingabe-/Datenausgabeleitungen (LIO1, LIO1B, ..., LIO4, LIO4B) für jeden der Speicherzellenfeldblocke, – einer Mehrzahl von Spaltenauswahlsignalleitungen (CSL1, ..., CSLn), die sich entlang einer zur ersten Richtung senkrechten zweiten Richtung erstrecken und jeweils ein Steuersignal führen, und – einer vorgebbaren Anzahl von Paaren globaler Dateneingabe-/Datenausgabeleitungen (GIO1, GIO1B, GIO2, GIO2B), die sich jeweils benachbart zu einer der Spaltenauswahlleitungen entlang derselben Richtung wie die Spaltenauswahlsignalleitungen erstrecken, – wobei jedes Paar globaler Dateneingabe-/Datenausgabeleitungen (GIO1, GIO1B, GIO2, GIO2B) unter Bildung eines verschränkten Paares verschränkt ist, benachbart zu einer jeweiligen Spaltenauswahlsignalleitung angeordnet ist und ein Signal mit einem Sig nalhub kleiner als demjenigen des von letzterer geführten Steuersignals führt.
Halbleiterspeicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass jedes Paar globaler Dateneingabe-/Datenausgabeleitungen mehrmals verschränkt ist.
Halbleiterspeicherbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass wenigstens ein Paar globaler Dateneingabe-/Datenausgabeleitungen eine globale Dateneingabe-/Datenausgabeleitung und eine invertierte globale Dateneingabe-/Datenausgabeleitung umfasst, wobei die globale Dateneingabe-/Datenausgabeleitung und die invertierte globale Dateneingabe-/Datenausgabeleitung auf gegenüberliegenden Seiten der jeweiligen Spaltenauswahlsignalleitung angeordnet sind.
Halbleiterspeicherbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass wenigstens ein Paar globaler Dateneingabe-/Datenausgabeleitungen eine globale Dateneingabe-/Datenausgabeleitung und eine invertierte globale Dateneingabe-/Datenausgabeleitung beinhaltet, wobei die globale Dateneingabe-/Datenausgabeleitung und die invertierte globale Dateneingabe-/Datenausgabeleitung auf derselben Seite der jeweiligen Spaltenauswahlsignalleitung angeordnet sind.
Verfahren zur Signalleitungsanordnung in einem Halbleiterspeicherbauelement mit mehreren Speicherzellenfeldblöcken (BL1, BL2, BL3, BL4), mit folgenden Schritten: – Anordnen einer vorgegebenen Anzahl von Paaren lokaler Dateneingabe-/Datenausgabeleitungen (LIO1, LIO1B, ..., LIO4, LIO4B), die sich in einer ersten Richtung erstrecken, für jeden der Speicherzellenfeldblöcke, – Anordnen einer Mehrzahl von Spaltenauswahlsignalleitungen (CSL1, ..., CSLn), die sich entlang einer zur ersten senkrechten zweiten Richtung erstrecken, zum Führen von Steuersignalen und – Anordnen einer vorgebbaren Anzahl von sich entlang der zweiten Richtung erstreckenden Paaren globaler Dateneingabe-/Datenausgabeleitungen (GIO1, GIO1B, GIO2, GIO2B) zum Führen von Signalen mit einem gegenüber demjenigen der Steuersignale niedrigeren Signalhub, wobei die beiden globalen Dateneingabe-/Datenausgabeleitungen jedes Paares unter Bildung eines verschränkten Paares miteinander verschränkt und benachbart zu einer jeweiligen Spaltenauswahlsignalleitung angeordnet werden.
Signalleitungsanordnungsverfahren nach Anspruch 5, weiter dadurch gekennzeichnet, dass das jeweilige Paar globaler Dateneingabe-/Datenausgabeleitungen mehrmals verschränkt wird.
Signalleitungsanordnungsverfahren nach Anspruch 5 oder 6, weiter dadurch gekennzeichnet, dass für das jeweilige Paar globaler Dateneingabe-/Datenausgabeleitungen eine globale Dateneingabe-/Datenausgabeleitung und eine invertierte globale Dateneingabe-/Datenausgabeleitung vorgesehen werden, wobei die Spaltenauswahlsignalleitung zwischen der globalen Dateneingabe-/Datenausgabeleitung und der invertierten globalen Dateneingabe-/Datenausgabeleitung angeordnet wird und das Paar globaler Dateneingabe-/Datenausgabeleitungen unter Bildung eines verschränkten Leitungspaars kreuzt.
Signalleitungsanordnungsverfahren nach Anspruch 5 oder 6, weiter dadurch gekennzeichnet, dass für das jeweilige Paar globaler Dateneingabe-/Datenausgabeleitungen eine globale Dateneingabe-/Datenausgabeleitung und eine invertierte globale Dateneingabe-/Datenausgabeleitung vorgesehen werden, wobei die globale Dateneingabe-/Datenausgabeleitung und die invertierte globale Dateneingabe-/Daten ausgabeleitung auf der gleichen Seite der jeweiligen Spaltenauswahlsignalleitung angeordnet werden.