1246690 九、發明說明： 本發明爲韓國專利申請案號2001-6179之對應案，其 申請日爲西元2001年2月8日，其內容在此一倂做爲參考。 【發明所屬之技術領域】 本發明是有關於一種半導體記憶體裝置，且特別是有 關於一種半導體方法及其信號線排列方法，其在相鄰信號 線對之擺動寬度彼此不同之情況下，能減少相鄰信號線對 間之耦合電容。 【先前技術】 傳統半導體記憶體裝置包括記憶體單元陣列，其包括 複數個記憶體單元陣列方塊。複數個區域（local)資料輸出入 線對係排列於複數個記憶體單元陣列方塊間。多重行選擇 信號線與複數個整體（global)資料輸出入線對係以正交方向 排列於複數個區域資料輸出入線對。行選擇信號線與複數 個整體資料輸出入線對係皆排列成相同方法，且相鄰放置 於記憶體單元陣列中。 各行選擇信號線送出全擺動（swing)信號，而整體資料 輸出入線對送出一對小擺動信號。全擺動信號進行從電源 電壓轉態至接地電壓，而該對小擺動信號進行從預充電電 壓至具該電源電壓與該接地電壓之互補資料電位之轉態。 然而，在行選擇信號線中之全擺動信號產生耦合電容於行 選擇信號線與各整體資料輸出入線對之間。因此，耦合電 容使得該整體資料輸出入線對產生全擺動信號。 也就是，行選擇信號線中之致能信號與失能信號皆影 1246690 響在小擺動信號中之該整體資料輸出入線對產生全擺動信 號。因而，傳統半導體裝置具有在讀取資料存取之延遲時 間之困擾。 【發明内容】 爲克服上述問題，本發明之較佳實施例提供一種半導 體記憶體裝置，其減少行選擇信號線與整體資料輸出入線 對之間的耦合電容，以改善讀取資料存取時間。 本發明之較佳實施例之另一目的是提供在半導體記 憶體裝置中之信號線排列方法。 爲達上述目的，本發明之半導體記憶體裝置係包括： 複數個記憶體單元陣列方塊；在各記憶體單元陣列方塊中 之既定數量之區域資料輸出入線對；複數個行選擇信號 線，其正交排列於該區域資料輸出入線對；以及既定數量 之整體資料輸出入線對，各整體資料輸出入線對係扭曲至 少多於一次，且以相同方向相鄰排列於該行選擇信號線。 爲達本發明之較佳實施例之另一目的，本發明之半導 體記憶體裝置係提供一種信號線排列方法，包括：複數個 記憶體單元陣列方塊；在各記憶體單元陣列方塊中之既定 數量之區域資料輸出入線對；複數個行選擇信號線，其正 交排列於該區域資料輸出入線對；以及既定數量之整體資 料輸出入線對，各整體資料輸出入線對係扭曲至少多於一 次，且以相同方向相鄰排列於該行選擇信號線。 在本發明之較佳實施例中，該行選擇信號線係全擺動 信號線，且各整體資料輸出入線對係小擺動信號線。 1246690 爲讓本發明之上述目的、特徵、和優點能更明顯易 懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說 明如下： 【實施方式】 詳細參考本發明之較佳實施例，其範例係繪示於附圖 中。 第1圖係傳統半導體記憶體裝置之方塊圖。傳統半導 體記憶體裝置包括四個記憶體單元陣列方塊BL1、BL2、 BL3與BL4，區域資料輸出入線對LI01與LI01B、LI04與 LI04B、LI012 與 LI012B、LI023 與 LI023B、以及 LI034 與 LI034B，字元線WL，行選擇信號線CSL1，CSL2,…CSLn， 以及整體資料輸出入線對GI01與GI01B，GI02與GI02B。 記憶體單元陣列方塊BL1、BL2共同分享區域資料輸 出入線對LI012與LI012B;記憶體單元陣列方塊BL2、BL3 共同分享區域資料輸出入線對LI023與LI023B ;以及記憶 體單元陣列方塊BL3、BL4共同分享區域資料輸出入線對 LI034與LI034B。區域資料輸出入線對LI01與LI01B係相 鄰排列於記憶體單元陣列方塊BL1中，且區域資料輸出入 線對LI04與LI04B也相鄰排列於記憶體單元陣列方塊BL4 中。 字元線WL係以相同於區域資料輸出入線對LI01與 LI01B、LI04 與 LI04B、LI012 與 LI012B、LI023 與 LI023B、 以及LI034與LI034B之方向做排列。行選擇信號線 CSL1，CSL2，…CSLn，以及整體資料輸出入線對GI01與 1246690 GI01B，GI02與GI02B係正交排列於區域資料輸出入線對 LI01 與 LI01B、LI04 與 LI04B、LI012 與 LI012B、LI023 與 LI023B、以及 LI034 與 LI034B。 如第1圖所示，多重行選擇信號線CSL1，CSL2，… CSLn係相鄰排列於整體資料輸出入線對gkh與Gi〇iB， GI02 與 GI02B。 第2圖繪示第1圖之記憶體單元陣列方塊BL1之電路 圖。記憶體單元陣列方塊BL1包括數個記憶體單元MC， 預充電電路 10-1、10-2、20-1、20-2、22-1 與 22-2，位元 線隔離電路12-1與12-2,位元線感應放大器14-1與14-2， 行選擇閘16-1與16-2，開關電路18-1與18-2，輸出入感 應放大器IOSA 24-1與24-2。 各記憶體單元MC係連接至字元線WL，以及連接至 各相關之位元線對BLP1、BLP2、BLP3與BLP4。預充電 電路10-1係連接於各位元線對BLP1與BLP3之間，且預 充電電路10-2係連接於各位元線對BLP2與BLP4之間。 各預充電電路20-1與20-2係連接至各相關之區域資料輸出 入線對LI01與LI01B、LI012與LI012B。各預充電電路20-1 與20-2係連接至各整體資料輸出入線對GI01與GI01B， GI02 與 GI02B。 開關電路18-1連接區域資料輸出入線對LI01與 LI01B至整體資料輸出入線對GI01與GI01B，且開關電路 18-2連接區域資料_出入線對LI02與LI02B至整體資料輸 出入線對GI02與GI02B。 1246690 預充電電路10-1包括NMOS電晶體N1與N2，且預 充電電路10-2包括NMOS電晶體N3與N4。預充電電路 10-1與10-2回應於高邏輯電位之預充電信號PRE而將位元 線對BLP1與BLP2進行預充電。接著，位元線對BLP1與 BLP2係接收預充電電壓VBL，其低於電源電壓但高於接地 電壓。預充電電路20-1，20-2，22-1與22_2之架構係未顯 示於第2圖中，但其相同於預充電電路ίο]。預充電電路 20-1，20-2，22-1與22-2回應於高邏輯電位之預充電信號 PRE而對區域資料輸出入線對LI01與LI01B、LI012與 LI012B，以及整體資料輸出入線對GI01與GI01B，GI02 與GI02B進行預充電。 位元線隔離電路12-1包括NMOS電晶體N5與N6。 位元線隔離電路12-2包括NMOS電晶體N7與N8。各位元 線隔離電路12-1與12-2回應於低邏輯電位之隔離信號ISO 而隔離各相關之位元線對BLP1與BLP2，且回應於高邏輯 電位之隔離信號ISO而連接各相關之位元線對BLP1與 BLP2。 各感應放大器14-1與14-2將各相關之位元線對BLP1 與BLP2給予放大。各感應放大器14-1與14-2之架構係未 示於第2圖中，但其一般包括PMOS位元線感應放大器與 NMOS位元線感應放大器。 行選擇閘16_i，其包括NMOS電晶體N9與N10，回 應於由行選擇信號線CSL1所傳來之高邏輯電位之行選擇 信號而傳送資料至位元線BLP1與區域資料輸出入線對 1246690 LI01與LI01B。行選擇閘16-2，其包括NMOS電晶體Nil 與N12，回應於由行選擇信號線CSL1所傳來之高邏輯電 位之行選擇信號而傳送資料至位元線BLP2與區域資料輸 出入線對LI02與LI02B。 開關電路18-1，其包括NMOS電晶體N13與N14，回 應於高邏輯電位之方塊選擇信號BLS1而傳送資料至區域 資料輸出入線對LI01與LI01B與整體資料輸出入線對GI01 與GI01B。開關電路18-2，其包括NMOS電晶體N15與 N16，回應於高邏輯電位之方塊選擇信號BLS12而傳送資 料至區域資料輸出入線對LI012與LI012B與整體資料輸出 入線對GI02與GI02B。 輸出入感應放大器24-1與24-2將傳送至各整體資料 輸出入線對GI01與GI01B，GI02與GI02B之資料給予放 大。 第3圖係在傳統半導體記憶體裝置中，行選擇信號線 與整體資料輸出入線對間之耦合電容之圖示。 在第3圖中，行選擇信號線CSL1與整體資料輸出入 線對GI01與GI01B係分割成三部份，且耦合電容CA1， CB1，CC1與CD1係介於行選擇信號線CSL1與整體資料 輸出入線GI01之間。相同地，耦合電容CA2，CB2，CC2 與CD2係介於整體資料輸出入線對GI01與GI01B之間， 且耦合電容CA3，CB3，CC3與CD3係介於行選擇信號線 CSL1與反相整體資料輸出入線GI01B之間。 當行選擇信號線CSL1係致能與失能時，介於行選擇 1246690 信號線CSL1與整體資料輸出入線GI01之間之總耦合電容 値CA1+CB1+CC1+CD1係影響在整體資料輸出入線GI〇i 中之信號。因而，整體資料輸出入線GI01隨著行選擇信號 線CSL1之改變而改變。 相同地，當行選擇信號線CSL1係致能與失能時，反 相整體資料輸出入線GI01B隨著行選擇信號線CSL1之改 變而改變。然而，反相整體資料輸出入線GI01B，比起整 體資料輸出入線GI01，係離行選擇信號線CSL1更遠，使 得行選擇信號線CSL1對反相整體資料輸出入線GI01B中 之信號之影響不如在整體資料輸出入線GI01中之信號。 第4圖係第1圖之記憶體單元陣列方塊BL1之操作時 序圖，且特別繪示出，施加高邏輯電位之反相寫入致能信 號WEB，且從位元線對BLP1與BLP2讀取低邏輯電位之 資料時之情況。 列位址X係回應於低電位之列位址探針信號RASB而 輸入，而列位址Y係回應於低電位之行位址探針信號CASB 而輸入。甚至，藉由解碼列位址X，產生高電位之字元線 致能信號WL，與方塊選擇信號BLS1與BLS2。藉由解碼 行位址Y來產生高電位之行選擇信號CSL1。此外，在產生 高電位之字元線致能信號WL之前，係產生高電位之預充 電信號PRE。回應於高電位之預充電信號PRE，係預充電 區域資料輸出入線對LI01與LI01B，LI02與LI02B，與整 體資料輸出入線對GI01與GI01B，GI02與GI02B。 當產生高電位之字元線致能信號WL時，各位元線對 1246690 BLP1與BLP2開始朝向高電位與低電位形成。各感應放大 器14-1與14-2將傳送至位元線對BLP1與BLP2之資料給 予放大至互補電位。 當產生高電位之行選擇信號CSL1時，位元線對BLP1 與BLP2之資料係傳送至區域資料輸出入線對LI01與 LI01B，LI02與LI02B。回應於方塊選擇信號BLS1與 BLS2,在區域資料輸出入線對LI01與LI01B，LI〇2與LI02B 中之資料係傳送至相關之整體資料輸出入線對GI01與 GI01B，GI02與GI02B，且由輸出入感應放大器24-1與24-2 而放大。 當在各整體資料輸出入線對GI01與GI01B，GI02與 GI02B中之資料開始朝向高電位與低電位形成時，輸出入 感應放大器24-1與24-2偵測並放大在傳送至整體資料輸出 入線對GI01與GI01B，GI02與GI02B之資料中之電壓差。 因而，在傳送至整體資料輸出入線對GI01與GI01B，GI02 與GI02B之資料中愈快開始朝向高電位與低電位形成，讀 取資料存取時間會愈快。 然而，傳送半導體記憶體裝置將行選擇信號CSL1與 各整體資料輸出入線對GI01與GI01B做相鄰排列，其導致 在此三個信號線間之耦合電容値如第3圖般出現。因而， 在此三個信號線間之耦合電容値影響了傳送至整體資料輸 出入線對GI01與GI01B之資料。 也就是，在行選擇信號CSL1中之全擺動至高電位係 將整體資料輸出入線GI01中之電壓上升Δνΐ。在行選擇信 1246690 號CSL1中之轉態至低電位係將整體資料輸出入線gi〇i中 之電壓下降Δνΐ。此外，反相整體資料輸出入線GI01B之 電壓係稍微上升。行選擇信號CSL2，未示於第2圖中，係 沒有改變，使得整體資料輸出入線對（}102與GI02B之資料 沒有改變。 也就是，在當行選擇信號線CSL1中之信號係致能與 失能時’相鄰之整體資料輸出入線GI01之資料係隨著行選 擇信號線CSL1之改變而改變，這是因爲如果行選擇信號線 CSL1全擺動時，在行選擇信號線CSL1與整體資料輸出入 線GI01之間存在有大耦合電容値。因而，整體資料輸出入 線對GI01與GI01B中之開始形成資料時間係延遲ΔΤ1之時 間量。 簡短說，在傳統半導體記憶體裝置中之整體資料輸出 入線對係相鄰於行選擇信號線，且行選擇信號線之電壓改 變係對整體資料輸出入線對之電壓產生AV1之上升或下降 量。因而’整體資料輸出入線對中之開始形成資料時間係 延遲ΔΤ1之時間量，其導致讀取資料存取時間之延遲。 第5圖繪示根據本發明之較佳實施例之半導體記憶體 裝置之架構方塊圖。整體資料輸出入線對GI01與GI01B， GI02與GI02B係扭曲，其係不同於第1圖所示之傳統半導 體裝置。第5圖中之其他元件係相同於第1圖所示之傳統 半導體裝置。 雖然第5圖顯示在本發明之較佳實施例中，整體資料 輸出入線對GI01與GI01B，GI02與GI02B之三次扭曲， 1246690 在本發明中，至少多於一次之整體資料輸出入線對GI01與 GI01B，GI02與GI02B之扭曲具有相同效應。此外， 雖 然第5圖顯不整體資料輸出入線對GI01與GI01B，GI02 與GI02B係扭曲於記憶體單元陣列方塊BL1，BL2，BL3 與BL4之間’基本上在整體資料輸出入線對GI01與 GI01B，GI02與GI02B之扭曲點並沒有限制。也就是，不 管扭曲次數與位置，本發明都具有相同效應。 第6圖繪示根據本發明之較佳實施例之半導體記憶體 裝置中，行選擇信號線與各整體資料輸出入線對間之耦合 電容。第6圖中之符號係相同於第3圖。 當行選擇信號線CSL1係致能與失能時，行選擇信號 線CSL1與整體資料輸出入線GI01間之耦合電容CA1與 CC1之總電容値CA1+CC1係影響整體資料輸出入線GI01 之信號。行選擇信號線CSL1與反相整體資料輸出入線 GI01B間之耦合電容CB1與CD1之總電容値CB1+CD1係 也影響反相整體資料輸出入線GI01B之信號。 當行選擇信號線CSL1係致能與失能時，因爲行選擇 信號線CSL1與整體資料輸出入線GI01間之所耦合電容之 總電容値CA1+CB1+CC1+CD1之關係，第3圖所示之傳統 半導體記憶體裝置將整體資料輸出入線GI01之電壓上升或 下降太多。 然而，當行選擇信號線CSL1係致能與失能時，第6 圖中之本發明之較佳實施例藉由行選擇信號線CSL1與整 體資料輸出入線GI01間之耦合電容CA1與CC1之總電容 1246690 値CA1+CC1而改變整體資料輸出入線gi〇i之電壓。此外， 行選擇信號線CSL1與反相整體資料輸出入線GI01B間之 耦合電容CB1與CD1之總電容値CB1+CD1係改變反相整 體資料輸出入線GI01B之電壓。因而，根據行選擇信號線 CSL1之電壓改變，整體資料輸出入線對GI01與GI01B之 電壓改變範圍係小於傳統半導體記憶體裝置之電壓改變範 圍。 比如’在傳統半導體記憶體裝置中之各耦合電容 CA1 ’ CB1，CC1與CD1係電容値均爲C，行選擇信號線 CSL1與整體資料輸出入線GI01間之總耦合電容値爲4C。 因而，在行選擇信號線CSL1中之電壓變化導致在整體資料 輸出入線GI01中之大電壓變化。另一方面，根據第6圖之 本發明之半導體記憶體裝置，行選擇信號線CSL1與整體資 料輸出入線GI01間之總耦合電容値，以及行選擇信號線 CSL1與反相整體資料輸出入線GI01B間之總耦合電容値 都爲2C。因而，整體資料輸出入線對GI01與GI01B因爲 行選擇信號線CSL1中之電壓變化所導致之電壓改變範圍 係小於傳統半導體記憶體裝置之電壓改變範圍。 第7圖係第5圖之半導體記憶體裝置之操作時序圖。 在第7圖中，除了整體資料輸出入線對GI01與GI01B之操 作時序不同外，其餘皆相同於第4圖之所有信號之相關操 作。 第7圖之整體資料輸出入線對GI01與GI01B之資料 係不同於第4圖。致能/失能行選擇信號線CSL1係在整體 16 1246690 資料輸出入線對GI01與GI01B之電壓上升或下降av2。由 本發明之稱合電容所影響之AV2電壓係小於在傳統半導體 記憶體裝置中之AV1電壓。因而，形成高電位與低電位之 開始時間係由傳統半導體記憶體裝置之ΔΤ1減少成本發明 之較佳實施例之ΔΤ2，且讀取資料存取時間係改善。 本發明之較佳實施例之詳細描敘係繪示當整體資料 輸出入線對GI01與GI01B係相鄰排列於行選擇信號線 CSL1時，將各整體資料輸出入線對GI01與GI01B扭曲之 架構。 然而，在整體資料輸出入線GI01係相鄰排列於行選 擇信號線CSL1而反相整體資料輸出入線GI01B係相鄰排 列於行選擇信號線CSL2之情況中，整體資料輸出入線對 GI01與GI01B之扭曲架構係改善讀取資料存取時間。 第8圖繪示根據本發明之另一較佳實施例之半導體記 憶體裝置之架構方塊圖。整體資料輸出入線GI01係排列於 行選擇信號線CSL1與CSL2之間，反相整體資料輸出入線 GI01B係排列於行選擇信號線CSL2與CSL3(未示出）之 間，且整體資料輸出入線對GI01與GI01B係扭曲。 第8圖之本發明之另一較佳實施例也繪示整體資料輸 出入線對GI01與GI01B之三次扭曲架構，如第1圖之較佳 實施例。第8圖之本發明之另一較佳實施例也可改善讀取 資料存取時間，如第1圖之較佳實施例。 因此’在本發明中，半導體記憶體裝置與信號線排列 方法係可應用於爲小擺動之整體資料輸出入線對係相鄰排 1246690 列於爲全擺動之行選擇信號線，且不被排列方法所影響。 也就是，不管整體資料輸出入線對係相鄰排列於行選擇信 號線，或各整體資料輸出入線係相鄰排列於各相關之行選 擇信號線。 此外’本發明之較佳實施例係描敘整體資料輸出入線 對係位於半導體記憶體裝置之記憶體單元陣列之周圍區 域’但此整體資料輸出入線對也可位於半導體記憶體裝置 之記憶體單元陣列之任意其他地方。 在本發明中，半導體記憶體裝置與信號線排列方法係 具有之架構爲，各小擺動之整體資料輸出入線對係相鄰排 列於爲全擺動之行選擇信號線，且扭曲次數多於一次。因 而，本發明之半導體記憶體裝置與信號線排列方法可避免 資料傳輸至整體資料輸出入線對之延遲時間，且可藉由減 少行選擇信號線與整體資料輸出入線對間之耦合電容而改 善讀取資料存取時間。 綜上所述，雖然本發明已以較佳實施例揭露如上，然 其並非用以限定本發明，任何熟習此技藝者，在不脫離本 發明之精神和範圍內，當可作各種之更動與潤飾，因此本 發明之保5隻範圍當視後附之申請專利範圍所界定者爲準。 【圖式簡單說明】 第1圖繪示傳統半導體記憶體裝置之架構方塊圖； 第2圖繪示第1圖之記憶體單元陣列方塊BL1之電路 圖； 第3圖係在傳統半導體記憶體裝置中，行選擇信號線 1246690 與整體資料輸出入線對間之耦合電容之圖示； 第4圖係第1圖之記憶體單元陣列方塊BL1之操作時 序®I ; 第5圖繪示根據本發明之較佳實施例之半導體記憶體 裝置之架構方塊圖； 第6圖繪示根據本發明之較佳實施例之半導體記憶體 裝置中，行選擇信號線與各整體資料輸出入線對間之耦合 電容； 第7圖係第5圖之半導體記憶體裝置之操作時序圖； 以及 第8圖繪示根據本發明之另一較佳實施例之半導體記 憶體裝置之架構方塊圖。 【主要元件符號說明】 BL1 、BL2、BL3與BL4 :言己1 意體單元陣歹[J方塊 LI01 與 LI01B、LI04 與 LI04B、LI012 與 LI012B、LI023 與LI023B、LI034與LI034B :區域資料輸出入線對 WL :字元線 CSL1，CSL2，…CSLn :行選擇信號線 GI01與GI01B，GI02與GI02B :整體資料輸出入線對 MC :記憶體單元 10-1、10·2、20-1、20-2、22-1 與 22-2 :預充電電路 12-1與12-2 :位元線隔離電路 14-1與14-2 :位元線感應放大器 16-1與16-2 ··行選擇閛 1246690 18-1與18-2 :開關電路
24-1與24-2 :輸出入感應放大器IOSA BLP1、BLP2、BLP3 與 BLP4 :位元線對 N1〜N16 : NMOS電晶體 ISO :隔離信號 BLS1、BLS12、BLS2 :方塊選擇信號 CA1，CB1，CC1與CD1 :耦合電容 WEB :反相寫入致能信號 X :列位址 RASB :列位址探針信號 Y :列位址 CASB :行位址探針信號 PRE :預充電信號 20