DE10014112A1 - Multi-Bank-Speichervorrichtung und Verfahren zum Anordnen von Ein-/Ausgangsleitungen - Google Patents

Abstract

Verfahren zum Anordnen von E/A-Leitungen in einer Multi-Speicherbank mit einer Vielzahl von Speicherbänken, einem E/A-Leseverstärker-Block, einer Vielzahl von E/A-Leseverstärkern, einer Vielzahl von Spalten-Decoder-Blöcken, einer Vielzahl von lokalen E/A-Leitungspaaren und einer Vielzahl von globalen E/A-Leitungspaaren. Die Betriebseffizienz für Speicherchips ist zum Beispiel dadurch verbessert, dass eine Vielzahl von Speicherbänken durch einen E/A-Leseverstärker-Block unterteilt ist, dass abwechselnd E/A-Leitungsübertragungstransistoren und Leseverstärker-Treibertransistoren angeordnet sind, und dass globale E/A-Leitungspaare überkreuzt sind, wodurch die Bank-Adressierung erleichert ist und so die Betriebsgeschwindigkeit erhöht ist.

Description

Die Erfindung betrifft eine Multi-Bank-Halbleiterspeichervor­ richtung und ein Verfahren zum Anordnen von Ein- und Ausgangs- (E/A)Leitungen. Insbesondere betrifft die Erfindung eine ver­ besserte Architektur, die zu Effizienz bei Chipherstellung und -design führt.

Bei einer Halbleiterspeichervorrichtung können zum Erhöhen der Leistungsfähigkeit unterschiedliche Architekturen eingesetzt sein, z. B. eine Multibitarchitektur oder eine Multibankarchi­ tektur. Bei einer Multi-Speicherbank-Architektur kann mittels eines Bankadressenverfahrens problemlos unabhängig und selektiv auf Speicherbänke zugegriffen werden.

Bei einer solchen Multi-Speicherbank-Architektur können ein Schreibvorgang, ein Lesevorgang und ein Interrupt-Vorgang in unterschiedlichen Speicherbänken durchgeführt werden. Die Mul­ ti-Speicherbank-Architektur weist einen Bank-Datenbus auf, der eine globale E/A-Leitung sein kann, und der die aus einer jeden Speicherbank ausgelesenen Daten und die zu schreibenden Daten trägt.

Weiter ist jede Speicherbank entsprechend der zunehmenden An­ zahl von in einer Speicherbank enthaltenen Speicherzellen in eine Vielzahl von Speicherblöcken unterteilt. Die Vielzahl von Speicherblöcken ist durch eine Vielzahl von lokalen E/A-Leitun­ gen mit globalen E/A-Leitungen gekoppelt. Dementsprechend soll­ te jeder Speicherblock Leseverstärkerblöcke, Wortleitungs-Trei­ berblöcke, Leseverstärker-Treiberschaltungen und Leitungsüber­ tragungsschaltungen aufweisen, da jede Speicherbank in eine Vielzahl von Speicherblöcken aufgeteilt ist.

Die oben beschriebene Multi-Speicherbank-Architektur ist in dem US Patent 5,781,495 offenbart. Konkret weist die offenbarte Architektur eine Vielzahl von globalen E/A-Leitungspaaren auf, die durch die Oberseite eines Speicherzellenfeldes hindurch­ treten und sich über eine Vielzahl von Speicherbänken hinweg erstrecken.

Die Effizienz einer solchen Multi-Speicherbank-Architektur leidet jedoch unter der zusätzlichen Größe.

Deshalb besteht Bedarf an einer Multi-Speicherbank-Architektur mit verbesserter Zelleneffizienz und Chipeffizienz.

Ein Ziel der Erfindung ist es, eine Multibank-Halbleiterspei­ chervorrichtung und ein Verfahren zum Anordnen von E/A-Leitun­ gen bereitzustellen, mittels derer die Chipeffizienz dadurch verbessert wird, dass eine Vielzahl von Speicherbänken mit E/A- Leseverstärkerblöcken unterteilt ist.

Ein weiteres Ziel der Erfindung ist es, eine Multibank-Halblei­ terspeichervorrichtung und ein Verfahren zum Anordnen von E/A- Leitungen bereitzustellen, bei der bzw. bei dem die Effizienz von Chipherstellung und -design dadurch erhöht ist, dass ab­ wechselnd E/A-Leitungsübertragungstransistoren und Leseverstär­ ker-Treibertransistoren angeordnet sind.

Ein weiteres Ziel der Erfindung ist es, eine Multibank-Halblei­ terspeichervorrichtung und ein Verfahren zum Anordnen von E/A- Leitungen bereitzustellen, bei der bzw. bei dem die Bankadres­ sierung dadurch erleichtert ist, dass globale E/A-Leitungspaare überkreuzt angeordnet sind.

Ein weiteres Ziel der Erfindung ist es, eine Multibank-Halblei­ terspeichervorrichtung und ein Verfahren zum Anordnen von E/A- Leitungen bereitzustellen, wobei die Chipbetriebsgeschwindig­ keit dadurch erhöht ist, dass globale E/A-Leitungspaare in einem Schreib-Interrupt-Lese-Modus ausgleichend betrieben wer­ den.

Die oben genannten Ziele werden erreicht durch eine erfindungs­ gemäße Vorrichtung mit:
einer Vielzahl von in Zeilenrichtung angeordneten Spei­ cherbänken;
einem E/A-Leseverstärkerblock, der zwischen aneinander angrenzenden Paaren aus einer Vielzahl von Speicherbänken an­ geordnet ist, und der eine Vielzahl von in Spaltenrichtung an­ geordneten E/A-Leseverstärkern aufweist;
einer Vielzahl von zwischen jedem der aneinander angren­ zenden Paare der Speicherbank angeordneten Zeilendecoderblöc­ ken;
einer Vielzahl von lokalen E/A-Leitungspaaren, die sich in jeder der Speicherbänke durch jeden darin befindlichen Spei­ cherblock hindurch in Spaltenrichtung erstrecken;
einer Vielzahl von globalen E/A-Leitungspaaren, die sich in einer der Speicherbänke eines jeden der aneinander angren­ zenden Paare von Speicherbänken in Zeilenrichtung erstrecken, die einander in jedem Spaltendecoderblock überkreuzen, und die sich in der anderen Speicherbank in Richtung der anderen Zeile in den Wortleitungs-Treiberblock erstrecken, der die zuvor ein­ ander überkreuzenden globalen E/A-Leitungspaare enthält.

Jedes Paar von lokalen E/A-Leitungspaaren ist vorzugsweise in einer Vielzahl von in jeder Speicherbank in Zeilenrichtung angeordneten Leseverstärkerblock-Spalten angeordnet. In jeder Leseverstärkerblock-Spalte ist ein Paar von lokalen E/A-Lei­ tungspaaren angeordnet. Jedes Paar von globalen E/A-Lei­ tung~; paaren ist in einer Vielzahl von Wortleitungs-Treiber­ block-Zeilen angeordnet, und die Wortleitungs-Treiberblöcke sind in jeder Speicherbank in Spaltenrichtung angeordnet. In jeder der Wortleitungs-Treiberblock-Zeilen ist ein Paar von globalen E/A-Leitungen angeordnet. Jedes der globalen E/A-Lei­ tungspaare ist mit dem in der identischen Wortleitungs-Treiber­ block-Zeile überkreuzten lokalen E/A-Leitungspaar dadurch ge­ koppelt, dass es die gleiche Adresse hat. In Speicherbänken, in denen globale E/A-Leitungspaare nicht mit den lokalen E/A-Lei­ tungspaaren gekoppelt sind, ist das globale E/A-Leitungspaar in angrenzenden Wortleitungs-Treiberblock-Zeilen angeordnet. Die Leseverstärkerblock-Spalten und Leseverstärker-Treiberschal­ tungs-Blöcke sind in einem Bereich der Wortleitungs-Treiber­ block-Zeilen angeordnet, in dem die globalen E/A-Leitungspaare nicht mit den lokalen E/A-Leitungspaaren verbunden sind. Jedes aus der Vielzahl von globalen E/A-Leitungspaaren weist eine Vielzahl von Ausgleichseinrichtungen auf, die mit einem End­ punkt und Mittelpunkten zwischen jeder Speicherbank und einem Spaltendecoder verbunden sind. In einem Schreib-Interrupt-Lese- Modus führen eine Vielzahl der Ausgleichseinrichtungen eine Ausgleichsoperation durch.

Gemäß der Erfindung weist ein Verfahren zum Anordnen von E/A- Leitungen einer Multibank-Halbleiterspeichervorrichtung mit einer Vielzahl von zwischen benachbarten Paaren von einer Viel­ zahl von in Zeilenrichtung angeordneten Speicherbänken in Spal­ tenrichtung angeordneten E/A-Leseverstärkern folgende Schritte auf:
eine Vielzahl von lokalen E/A-Leitungspaaren, welche sich in jeder Speicherbank in Spaltenrichtung erstrecken, wird in Zeilenrichtung angeordnet, wobei zwischen benachbarten Spei­ cherbänken eines Speicherbereichs jeweils ein Spaltendecoder angeordnet ist; und
eine Vielzahl von globalen E/A-Leitungspaaren, die sich in einer der Speicherbänke von jedem benachbarten Paar der Spei­ cherbänke in Zeilenrichtung erstrecken, werden angeordnet, wobei die Vielzahl von globalen E/A-Leitungspaaren sich ein­ ander in jedem Spaltendecoderblock überkreuzen und sich in der anderen Speicherbank in Richtung der anderen Zeile in den Wort­ leitungs-Treiberblock erstrecken, der zuvor die einander über­ kreuzenden globalen E/A-Leitungspaare enthielt.

Dabei ist es bevorzugt, dass jedes aus der Vielzahl von globa­ len E/A-Leitungspaaren eine Vielzahl von Ausgleichseinrichtun­ gen aufweist, die mit einem Endpunkt und mit Mittelpunkten zwischen jeder Speicherbank und einem Spaltendecoder verbunden sind. Die Vielzahl von Ausgleichseinrichtungen führt in einem Schreib-Interrupt-Lese-Modus eine Ausgleichsoperation durch.

Eine erfindungsgemäße Vorrichtung weist außerdem auf:
ein Paar von auf einem Halbleiterwafer verteilten Element­ bildungsbereichen;
einen im Zentrum des Elementbildungsbereiches angeordneten peripheren Schaltungsbereich zum Unterteilen eines jeden Ele­ mentbildungsbereiches in ein Paar von Unterelementbildungsbe­ reichen;
einen im Zentrum des Unterelementbildungsbereiches ange­ ordneten Ein-/Ausgangs-Leseverstärkerblock zum Unterteilen eines jeden Unterelementbildungsbereiches in ein Paar von Spei­ cherbereichen;
einen im Zentrum des Speicherbereichs angeordneten Spal­ tendecoderblock zum Unterteilen eines jeden Speicherbereichs in ein Paar von Speicherbänken;
und eine Vielzahl von globalen E/A-Leitungspaaren.

Dabei erstreckt sich ein erstes Paar von globalen E/A-Leitungs­ paaren in einer an einen E/A-Leseverstärkerblock angrenzenden Speicherbank in Richtung einer ersten Zeile. Ein zweites Paar von globalen E/A-Leitungspaaren erstreckt sich in Richtung einer an die erste Zeile angrenzenden zweiten Zeile. Die vier globalen E/A-Leitungspaare überkreuzen einander am Spaltende­ coderblock. Das erste Paar von globalen E/A-Leitungspaaren erstreckt sich in einer an den Spaltendecoder angrenzenden anderen Speicherbank in Richtung der zweiten Zeile. Das zweite Paar von globalen E/A-Leitungspaaren erstreckt sich in der ersten Zeile. Die globalen E/A-Leitungspaare sind wiederholt in Spaltenrichtung angeordnet.

Die globalen E/A-Leitungspaare sind jeweils mit unterschiedli­ chen E/A-Leseverstärkern gekoppelt bzw. verbunden. Das erste Paar von globalen E/A-Leitungspaaren der einander überkreuzen­ den globalen E/A-Leitungspaare ist in einer ersten Speicherbank mit lokalen E/A-Leitungspaaren gekoppelt. Das zweite Paar von globalen E/A-Leitungspaaren der einander überkreuzenden globa­ len E/A-Leitungspaare ist in einer zweiten Speicherbank mit lokalen E/A-Leitungspaaren gekoppelt. In jeder Speicherbank ist ein globales E/A-Leitungspaar jeweils in einem E/A-Leseverstär­ ker mit einem lokalen E/A-Leitungspaar mit identischer Adresse verbunden. Die lokalen E/A-Leitungspaare sind in einer Vielzahl von an jeder Speicherbank angeordneten Leseverstärker-Block- Spalten jeweils in Zeilenrichtung angeordnet. In jeder Lesever­ stärker-Block-Spalte ist ein Paar von lokalen E/A-Leitungspaa­ ren angeordnet. Jedes Paar von globalen E/A-Leitungspaaren ist in einer Vielzahl von Wortleitungs-Treiberblock-Zeilen angeord­ net. Die Wortleitungs-Treiberblöcke sind in jeder Speicherbank in Spaltenrichtung angeordnet. In jeder Wortleitungs-Treiber­ block-Zeile ist ein Paar von globalen E/A-Leitungspaaren an­ geordnet. Jedes globale E/A-Leitungspaar ist mit dem lokalen E/A-Leitungspaar verbunden, welches es in einer entlang einer ersten Zeile einer jeden Speicherbank angeordneten Wortlei­ tungs-Treiberblock-Zeile kreuzt, und hat die gleiche Adresse wie das lokale E/A-Leitungspaar. An der Kreuzung zwischen ent­ lang einer zweiten Zeile angeordneten Wortleitungs-Treiber­ block-Zeilen und den Leseverstärker-Block-Spalten ist ein Lese­ verstärker-Treiberschaltungs-Block angeordnet. Jedes globale E/A-Leitungspaar weist eine Vielzahl von Ausgleichseinrichtun­ gen auf, die mit einem Endpunkt und Mittelpunkten zwischen jeder Speicherbank und dem Spaltendecoderblock verbunden sind. Die Vielzahl von Ausgleichseinrichtungen führt in einem Schreib-Interrupt-Lese-Modus eine Ausgleichsoperation durch.

Weitere Ziele und Vorteile der Erfindung werden aus der folgen­ den detaillierten Beschreibung und der Zeichnung noch besser und vollständiger verständlich.

Fig. 1 zeigt ein Schema einer erfindungsgemäßen Multi-Bank- Speichervorrichtung mit überkreuzten globalen E/A-Paaren.

Fig. 2 zeigt ein Schema einer Multi-Bank-Speichervorrichtung gemäß einer bevorzugten Ausführungsform der Erfindung.

Fig. 3 zeigt ein Schema einer Eingangsschaltung zum Koppeln eines Eingangsabschnitts eines E/A-Leitungs-Leseverstärkers mit den in Fig. 2 gezeigten globalen E/A-Leitungspaaren.

Fig. 4 zeigt ein Schema einer Leitungsübertragungsschaltung zum Koppeln des globalen E/A-Leitungspaars mit dem lokalen E/A- Leitungspaar aus Fig. 2.

Fig. 5 zeigt ein Schema einer Ausgleichseinrichtung des globa­ len E/A-Leitungspaars aus Fig. 2.

Fig. 6 zeigt ein Zeitablaufdiagramm einer Schreib-Interrupt- Lese-Operation aus Fig. 2.

In Bezug auf Fig. 1 weist eine Speichervorrichtung Speicher­ bankpaare 10a und 10b und einen E/A-Leitungs-Leseverstärker- Block IOSA auf. Das Speicherbankpaar 10a weist eine erste Spei­ cherbank MB1, einen ersten Spaltendecoderblock CD1 und eine zweite Speicherbank MB2. Das Speicherbankpaar 1Db weist eine dritte Speicherbank MB3, einen zweiten Spaltendecoderblock CD2 und eine vierte Speicherbank MB4 auf. Jede der Speicherbänke MB1 bis MB4 ist in eine Vielzahl von Speicherblöcken unter­ teilt, und jeder Speicherblock weist zwei Einheitsfelder UA1 und UA2 auf. Jeder Speicherblock ist durch Leseverstärkerblöcke SA1, SA2 und SA3 in Einheitsfeld-Spalten unterteilt. Jedes Paar von Einheitsfeldern ist durch Wortleitungs-Treiberblöcke SWD in Zeilen unterteilt.

An jeder Kreuzung zwischen Leseverstärker-Block-Spalten SAC1 bis SAC3 und Wortleitungs-Treiberblock-Zeilen WDR1 und WDR2 sind; abwechselnd Leseverstärker-Treiberschaltungs-Blöcke SD1 bis SD4 und Leitungsübertragungs-Schaltungs-Blöcke LT1 bis LT4 angeordnet.

Jedes Paar der lokalen E/A-Leitungspaare (LIO1, LIO3), (LIO2, LIO4) und (LIO1, LIO3) verläuft entlang eines der Leseverstär­ kerblöcke SAC1 bis SAC3 über seine Ausdehnung hinweg.

Jedes Paar der globalen E/A-Leitungspaare (GIO11, GIO12) und (GIO21, GIO22) verläuft abwechselnd entlang der Wortleitungs- Treiberblock-Zeilen WDR1 und WDR2, jeweils über ihre Ausdehnung hinweg. Jedes globale E/A-Leitungspaar verläuft in einer ersten Speicherbank über einen ersten Wortleitungs-Treiberblock hinweg und in einer zweiten Speicherbank über einen zweiten Wortlei­ tungs-Treiberblock hinweg.

Der Index "i" bei der Schreibweise "GIOij" bezieht sich auf die Nummer einer Speicherbank, und "j" bezieht sich auf die Nummer eines lokalen E/A-Leitungspaars in der Speicherbank. In Bezug auf Fig. 4 und 6 weist ein lokales E/A-Leitungspaar LIOj die lokalen Leitungen LIO und LIOB auf. In Bezug auf Fig. 4, 5 und 6 weist ein globales E/A-Leitungspaar GIOij die globalen Leitungen GIO und GIOB auf.

Das globale E/A-Leitungspaar GIO11 ist an den Leitungsübertra­ gungs-Schaltungs-Blöcken LT1 und LT3 mit dem ersten lokalen E/A-Leitungspaar LIO1 der ersten Speicherbank MB1 gekoppelt. Das globale E/A-Leitungspaar GIO12 ist am Leitungsübertragungs- Schaltungs-Block LT2 mit dem zweiten lokalen E/A-Leitungspaar LIO2 des ersten Speicherblocks MB1 gekoppelt.

Das globale E/A-Leitungspaar GIO21 ist an den Leitungsübertra­ gungs-Schaltungs-Blöcken LT1 und LT3 mit dem ersten lokalen E/A-Leitungspaar LIO1 der zweiten Speicherbank MB2 gekoppelt. Das globale E/A-Leitungspaar GIO22 ist am Leitungsübertragungs- Schaltungs-Block LT2 mit dem zweiten lokalen E/A-Leitungspaar LIO2 der zweiten Speicherbank MB2 gekoppelt.

Die Paare von globalen E/A-Leitungspaaren (GIO11, GIO12) und (GIO21 und GIO22) kreuzen einander im Spaltendecoderblock CD1. In der zweiten Speicherbank MB2 verlaufen die globalen E/A- Leitungspaare GIO11 und GIO12 entlang der Wortleitungs-Treiber­ block-Zeile WDR2, die die Leseverstärker-Treiberschaltungs- Blöcke SD1 bis SD3 aufweist. In der ersten Speicherbank MB1 verlaufen die globalen E/A-Leitungspaare GIO21 und GIO22 über die Wortleitungs-Treiberblock-Zeile WDR2 hinweg, die die Lese­ verstärker-Treiberschaltungs-Blöcke SD1 bis SD3 aufweist. Die globalen E/A-Leitungspaare GIO11 und GIO21 sind mit dem E/A-Leitungs-Leseverstärker IOSA1 verbunden, und die globalen E/A-Leitungspaare GIO12 und GIO22 sind mit dem E/A-Leseverstär­ ker IOSA2 verbunden.

Dementsprechend werden die Lese- und Schreibdaten aus jeder gleichzeitig adressierten Speicherbank jeweils durch die globa­ len E/A-Leitungspaare an die E/A-Leitungs-Leseverstärker be­ reitgestellt, wobei die E/A-Leitungspaare voneinander getrennt angeordnet sind, so dass sie sich gegenseitig nicht stören. Die Anordnung der globalen E/A-Leitungspaare gleicht die kapa­ zitive Last der globalen E/A-Leitungspaare (GIO11, GIO12) und (GIO21, GIO22) aus.

Entsprechend dem obigen Verfahren ist das Paar von globalen E/A-Leitungspaaren (GIO31, GIO32) und (GIO41, GIO42) im Spei­ cherbankpaar 10b angeordnet.

Dementsprechend sind die globalen E/A-Leitungspaare GIO11, GIO21, GIO31 und GIO41 jeweils im Multiplex-Verfahren mit dem E/A-Leitungs-Leseverstärker IOSA1 gekoppelt. Die globalen E/A- Leitungspaare GIO12, GIO22, GIO32 und GIO42 sind jeweils im Multiplex-Verfahren mit dem E/A-Leitungs-Leseverstärker IOSA2 gekoppelt. Eine solche Kopplung verbessert die Bankadressie­ rung.

Jedes der globalen E/A-Leitungspaare weist Ausgleichseinrich­ tungen EQ1, EQ2 und EQ3 auf. Die Ausgleichseinrichtungen sind mit einem Leitungsendpunkt und mit zwischen jeder Speicherbank und jedem Spaltendecoderblock liegenden Mittelpunkten verbun­ den. Die Ausgleichseinrichtung gleicht in einem Schreib-Inter­ rupt-Lese-Modus die globalen E/A-Leitungspaare aus, so dass ein Hochgeschwindigkeitsbetrieb ermöglicht ist.

Fig. 2 veranschaulicht eine bevorzugte Ausführungsform einer Multibank-Speichervorrichtung gemäß der Erfindung. Die Multi­ bank-Speichervorrichtung aus Fig. 2 weist ein Paar von auf einem Halbleiterwafer verteilten Elementbildungsbereichen 100A und 100B auf. Jeder der Elementbildungsbereiche 100A und 100B ist durch einen zwischen den Unterelementen angeordneten peri­ pheren Schaltungsbereich 110 in ein Paar von Unterelementbil­ dungsbereichen 120A und 120B unterteilt. Jeder der Unterele­ mentbildungsbereiche 120A und 120B ist durch den E/A-Lesever­ stärker-Block 130 in ein Paar von Speicherbereichen 140A und 140B unterteilt. Jeder der Speicherbereiche 140A und 140B ist durch den zwischen den nachfolgenden Speicherbänken angeord­ neten Spaltendecoderblock 150 in ein Paar von Speicherbänken 160A und 160B unterteilt.

In jeder der Speicherbänke 160A und 160B sind abwechselnd vier Speicherblöcke ME1 bis ME4 und fünf Wortleitungs-Treiberblock- Zeilen WDR1 bis WDR5 spaltenweise angeordnet. Jede der gerad­ zahligen Wortleitungs-Treiberblock-Zeilen WDR2 und WDR4 weist zwei Wortleitungs-Treiberblöcke SWD1 und SWD2 und drei Lei­ tungsübertragungs-Schaltungs-Blöcke LT1 bis LT3 auf. Jede der ungeradzahligen Wortleitungs-Treiberblock-Zeilen WDR1, WDR3 und WDR5 weist zwei Wortleitungs-Treiberblöcke SWD1 und SWD2 und drei Leseverstärker-Treiberschaltungs-Blöcke SD1 bis SD3 auf.

In jedem der Speicherblöcke ME1 bis ME4 sind abwechselnd zwei Einheitsfelder UA1 und UA2 und drei Leseverstärkerblöcke SA reihenweise angeordnet. Eine Leseverstärker-Block-Spalte SAC1 weist vier in derselben Spalte angeordnete Leseverstärkerblöcke SA1, zwei am Kreuzungsbereich der geradzahligen Wortleitungs- Treiberblock-Zeilen WDR3 und WDR4 angeordnete Leitungsübertra­ gungs-Schaltungs-Blöcke LT1 und drei am Kreuzungsbereich der ungeradzahligen Wortleitungs-Treiberblock-Zeilen WDR1, WDR3 und WDR5 angeordnete Leseverstärker-Treiberschaltungs-Blöcke SD1 auf.

In jeder der Leseverstärker-Treiberblock-Spalten SAC1 bis SAC3 verläuft jeweils ein Paar von lokalen E/A-Leitungspaaren (LIO1, LIO3), (LIO2, LIO4) und (LIO1, LIO3) in Richtung der Lesever­ stärker-Treiberblock-Spalten.

In vier Wortleitungs-Treiberblock-Zeilen WDR2 bis WDR5 verläuft jeweils ein Paar von globalen E/A-Leitungspaaren (GIO11, GIO12), (GIO21, GIO22), (GIO13, GIO14) und (GIO23, GIO24) in Richtung der Wortleitungs-Treiberblock-Zeilen an denselben, über die Ausdehnung derselben hinweg, entlang.

In der an den E/A-Leseverstärker-Block 130 angrenzenden Spei­ cherbank 160B erstreckt sich ein Paar GIO21 und GIO22 von glo­ balen E/A-Leitungspaaren entlang einer ersten Zeile WDR2. Ein Paar GIO11 und GIO12 der globalen E/A-Leitungspaare erstreckt sich entlang der an die erste Zeile WDR2 angrenzenden zweiten Zeile WDR3. Am Spaltendecoderblock 150 überkreuzen die zwei Paare von globalen E/A-Leitungspaaren (GIO11, GIO12) und (GIO21, GIO22) einander. In der an den Spaltendecoderblock 150 angrenzenden Speicherbank 160A erstreckt sich das Paar GIO21 und GIO22 der globalen E/A-Leitungspaare entlang der zweiten Zeile WDR3. Das Paar GIO11 und GIO12 der globalen E/A-Leitungs­ paare erstreckt sich entlang der ersten Zeile WDR2.

In der an den E/A-Leseverstärkerblock 130 angrenzenden Spei­ cherbank 160B erstreckt sich ein Paar GIO23 und GIO24 der glo­ balen E/A-Leitungspaare entlang einer ersten Zeile WDR4. Ein Paar GIO13 und GIO14 der globalen E/A-Leitungspaare erstreckt sich entlang der an die erste Zeile WDR4 angrenzenden zweiten Zeile WDR5. Am Spaltendecoderblock 150 überkreuzen die zwei globalen E/A-Leitungspaare (GIO23, GIO24) und (GIO13, GIO14) einander. In der anderen, an den Spaltendecoderblock 150 an­ grenzenden Speicherbank 160A erstreckt sich das Paar von globa­ len E/A-Leitungspaaren GIO23 und GIO24 entlang der zweiten Zeile WDR5. Das Paar von globalen E/A-Leitungspaaren GIO13 und GIO14 erstreckt sich entlang der ersten Zeile WDR4.

In der Speicherbank 160A ist das globale E/A-Leitungspaar GIO11 an den Leitungsübertragungs-Schaltungs-Blöcken LT1 und LT3 der Wortleitungs-Treiberblock-Zeile WDR2 mit dem lokalen E/A-Lei­ tungspaar LIO1 verbunden. Das globale E/A-Leitungspaar GIO12 ist an den Leitungsübertragungs-Schaltungs-Blöcken LT2 der Wortleitungs-Treiberblock-Zeile WDR2 mit dem lokalen E/A-Lei­ tungspaar LIO2 verbunden. Das globale E/A-Leitungspaar GIO13 ist an den Leitungsübertragungs-Schaltungs-Blöcken LT1 und LT3 der Wortleitungs-Treiberblock-Zeile WDR4 mit dem lokalen E/A- Leitungspaar LIO3 verbunden.

In der Speicherbank 160B ist das globale E/A-Leitungspaar GIO21 an den Leitungsübertragungs-Schaltungs-Blöcken LT1 und LT3 der Wortleitungs-Treiberblock-Zeile WDR2 mit dem lokalen E/A-Lei­ tungspaar LIO1 verbunden. Das globale E/A-Leitungspaar GIO22 ist am Leitungsübertragungs-Schaltungs-Block LT2 des Wortlei­ tungs-Treiberblocks WDR2 mit dem lokalen E/A-Leitungspaar LIO2 verbunden. Das globale E/A-Leitungspaar GIO23 ist an den Lei­ tungsübertragungs-Schaltungs-Blöcken LT1 und LT3 der Wortlei­ tungs-Treiberblock-Zeile WDR4 mit dem lokalen E/A-Leitungspaar LIO3 verbunden.

Die globalen E/A-Leitungspaare (GIO11, GIO12), (GIO21, GIO22), (GIO13, GIO14) und (GIO23, GIO24) weisen die Ausgleichseinrich­ tungen EQ1, EQ2 und EQ3 auf. Die Ausgleichseinrichtungen sind mit den Endpunkten eines jeden globalen E/A-Leitungspaares verbunden und zum Vermeiden von Interferenzen vom E/A-Leitungs- Leseverstärkerblock 130 (insbes. elektrisch) getrennt. Die Ausgleichseinrichtungen sind auch mit den Mittelpunkten zwi­ schen den Speicherbanken 160A und 160B und dem Spaltendecoder­ block 150 verbunden.

Entsprechend obigem Verfahren sind die Paare von globalen E/A- Leitungspaaren (GIO41, GIO42), (GIO31, GIO32), (GIO43, GIO44) und (GIO33, GIO34) in einem zum oben beschriebenen Speicherbe­ reich 140A symmetrischen Speicherbereich 140B angeordnet. Dementsprechend ist der E/A-Leitungs-Leseverstärker IOSA1 mit den globalen E/A-Leitungspaaren GIO11, GIO21, GIO31 und GIO41 verbunden, die mit dem lokalen E/A-Leitungspaar LIO1 je einer der vier Speicherbanken verbunden sind. Der E/A-Leitungs-Lese­ verstärker IOSA2 ist mit den globalen E/A-Leitungspaaren GIO12, GIO22, GIO32 und GIO42 verbunden, die mit dem lokalen E/A-Lei­ tungspaar LIO2 je einer der vier Speicherbänke verbunden sind. Der E/A-Leitungs-Leseverstärker IOSA3 ist mit den globalen E/A- Leitungspaaren GIO13, GIO23, GIO33 und GIO43 verbunden, die mit dem lokalen E/A-Leitungspaar LIO3 je einer der vier Speicher­ banken verbunden sind. Der E/A-Leitungs-Leseverstärker IOSA4 ist mit dem globalen E/A-Leitungspaaren GIO14, GIO24, GIO34 und GIO44 verbunden, die mit dem lokalen E/A-Leitungspaar LIO4 je einer der vier Speicherbanken verbunden sind.

Daher sind die gleichen E/A-Leitungspaare der vier Speicherban­ ken zugleich mit einem der E/A-Leitungs-Leseverstärker verbun­ den, indem sie die gleiche Adresse haben. Daher ist es bei dem E/A-Leitungs-Leseverstärker möglich, dass Daten dadurch einge­ geben und ausgegeben werden, dass vier jeweils mit den Spei­ cherbänken verbundene globale E/A-Leitungspaare gemultiplext oder gedemultiplext werden.

Fig. 3 veranschaulicht eine Eingangsschaltung zum Verbinden eines Eingangsabschnitts des E/A-Leitungs-Leseverstärkers mit einem globalen E/A-Leitungspaar aus Fig. 2. Die Eingangsschal­ tung 300 weist eine Schalteinrichtung 310, eine Ausgleichsein­ richtung 320, eine Ausgleichssteuerungseinrichtung 330, eine Vorladeeinrichtung 340 und eine Vorladesteuerungseinrichtung 350 auf.

Die Schalteinrichtung 310 weist Transfergatter TG1 und TG2 und Inverter INV1 und INV2 auf. Die Schalteinrichtung 310 schaltet die Transfergatter TG1 und TG2 in einen aktiven Bereich durch, d. h. in den hohen Zustand eines Bankinformationssignals PIO­ MUX, und koppelt die globalen E/A-Leitungspaare GIO und GIOB mit Eingangsleitungspaaren SGIO und SGIOB des E/A-Leitungs- Leseverstärkers.

Die Ausgleichseinrichtung 320 weist einen NMOS-Transistor M1 und PMOS-Transistoren M2, M3 und M4 auf, die zwischen den glo­ balen E/A-Leitungspaaren GIO und GIOB koppelnd angeordnet sind. Die Ausgleichssteuerungseinrichtung 330 weist ein NAND-Gatter NAND1 und einen Inverter INV3 auf.

Entsprechend werden die Transistoren der Ausgleichseinrichtung 320 in Reaktion auf das Ausgleichssteuerungssignal IOPRB, das in Reaktion auf einen Schreib-Interrupt-Lese-Modus aktiviert wird, durchgeschaltet, und die globalen E/A-Leitungspaare GIO und GIOB werden durch eine Versorgungsspannung VCC ausgeglichen.

Die Vorladeeinrichtung 340 weist zwischen den globalen E/A- Leitungspaaren GIO und GIOB verbindend angeordnete PMOS-Transi­ storen M5 bis M10 auf. Die Vorladesteuerungseinrichtung 350 weist ein NAND-Gatter NAND2 und ein NOR-Gatter NOR1 auf.

Entsprechend werden in dem Fall, dass ein Multibit-Modus-Signal DCA9112D und ein Schreib-Interrupt-Lese-Signal PDT mittels eines Bankinformationssignals PIOMUX eine entsprechende Bank auswählt, die globalen E/A-Leitungspaare GIO und GIOB durch eine Versorgungsspannung vorgeladen.

Fig. 4 veranschaulicht eine Leitungsübertragungsschaltung zum Verbinden der globalen E/A-Leitungspaare mit den lokalen E/A- Leitungspaaren aus Fig. 2. Die Leitungsübertragungsschaltung LT aus Fig. 4 weist eine Schalteinrichtung 410 und eine Aus­ gleichseinrichtung 420 auf.

Die Schalteinrichtung 410 weist Transfergatter TG3 und TG4 auf und koppelt in Reaktion auf einen nicht aktiven Bereich eines Ausgleichssteuerungssignals PLAEQ und eines aktiven Bereichs eines Leitungsübertragungssignals LANG das lokale E/A-Leitungs­ paar LIO und LIOB mit dem globalen E/A-Leitungspaar GIO und GIOB.

Die Ausgleichseinrichtung 420 weist zwischen dem E/A-Leitungs­ paar LIO und LIOB koppelnd angeordnete Transistoren M11, M12 und M13 auf und setzt in Reaktion auf einen aktiven Bereich der Ausgleichssteuerungseinrichtung PLAEQ das lokale E/A-Leitungs­ paar LIO und LIOB mit 1/2 VCC gleich.

Fig. 5 veranschaulicht die in Fig. 2 gezeigten Ausgleichsein­ richtungen der globalen E/A-Leitungspaare. Die Ausgleichsein­ richtungen EQ1 bis EQ3 aus Fig. 2 weisen einen zwischen dem globalen E/A-Leitungspaar GIO und GIOB koppelnd angeordneten PMOS-Transistor M14 auf. Jede der Ausgleichseinrichtungen EQ1 bis EQ3 wird in Reaktion auf ein Ausgleichssteuerungssignal IOPRB, welches in Reaktion auf einen Schreib-Interrupt-Lese- Modus aktiviert wird, durchgeschaltet und gleicht das globale E/A-Leitungspaar GIO und GIOB aus.

Fig. 6 zeigt ein Zeit-Ablaufdiagramm, das einen Schreib-Inter­ rupt-Lese-Vorgang aus Fig. 2 erklärt. Zuerst wird in Reaktion auf ein Taktsignal CLK ein ACT-Befehl (Zeilenaktivierungsbe­ fehl) eingegeben, und dann wird das Ausgleichssteuerungssignal PLAEQ in Reaktion auf den ACT-Befehl von einem aktiven Zustand in einen nicht aktiven Zustand geändert, so dass das Leitungs­ übertragungssignal LANG aktiviert wird. Entsprechend wird das lokale E/A-Leitungspaar LIO und LIOB durch die Leitungsüber­ tragungsschaltung LT hindurch mit dem globalen E/A-Leitungspaar GIO und GIOB verbunden, so dass die Spannung 1/2 VCC zu VCC geändert wird.

Als nächstes werden in Reaktion auf einen Schreib-Befehl ein DCA9112D-Signal, ein PIOMUX-Signal und ein PDT-Signal akti­ viert, so dass die externen Daten an das globale E/A-Leitungs­ paar GIO und GIOB angelegt werden. Daher wird eine der Leitun­ gen des globalen E/A-Leitungspaares GIO und GIOB in Reaktion auf die an das globale E/A-Leitungspaar GIO und GIOB angelegten Daten zu einem vorbestimmten Pegel überführt. Falls bei einer solchen Schreiboperation eine Interrupt-Operation ausgeführt wird und eine Leseoperation eingespeist wird, werden die Lei­ tungen des globalen E/A-Leitungspaares GIO und GIOB in Reaktion auf ein PDT-Signal, ein IOPRB-Signal und ein IOPRBD durch VCC ausgeglichen. Als nächstes werden die aus einer adressierten Zelle ausgelesenen Daten an einen Ausgangsanschluss ausgegeben, und dann wird das E/A-Leitungspaar durch eine Vorlade-Operation vorgeladen und bei ihm der Zustand vor der ACT-Operation wie­ derhergestellt.

Wie oben beschrieben hat die Erfindung folgende Wirkungen. Erstens ist bei der Erfindung die Chip-Effizienz dadurch ver­ bessert, dass eine Vielzahl von Speicherbänken durch E/A-Lese­ signal-Verstärker unterteilt ist.

Zweitens führt das abwechselnde Anordnen von E/A-Leitungsüber­ tragungstransistoren und Lesesignal-Verstärkern zu einer Effi­ zienz bei der Herstellung und beim Design.

Drittens ist die Bank-Adressierung dadurch verbessert, dass globale E/A-Leitungspaare überkreuzt angeordnet sind.

Viertens sind in einem Schreib-Interrupt-Lese-Modus Ausgleichs- Operationen der globalen E/A-Leitungspaare verbessert durch- . führbar.

Claims (22)

1. Multibank-Halbleiterspeicher-Vorrichtung mit:
einer Vielzahl von in Zeilenrichtung angeordneten Speicherbän­ ken, wobei jede Speicherbank eine Vielzahl von sich in Spalten­ richtungen erstreckenden lokalen E/A-Leitungspaaren und eine Vielzahl von sich in Zeilenrichtung erstreckenden globalen E/A- Leitungspaaren aufweist;
einem zwischen benachbarten Paaren aus der Vielzahl von Spei­ cherbänken angeordneten E/A-Leseverstärker-Block, wobei der E/A-Leseverstärker-Block eine Vielzahl von in Spaltenrichtung angeordneten E/A-Leseverstärkern aufweist; und
einer Vielzahl von zwischen jedem benachbarten Paar der Spei­ cherbänke angeordneten Spalten-Decoder-Blöcken, wobei zumindest eines aus der Vielzahl von globalen E/A-Leitungspaaren sich von einer ersten Speicherbank zu einer benachbarten Speicherbank erstl eckt und an dem Spalten-Decoder-Block ein weiteres globa­ les E/A-Leitungspaar überkreuzt und sich in einer zweiten Spei­ cherbank in Richtung einer benachbarten Zeile erstreckt.

2. Multibank-Halbleiterspeicher-Vorrichtung nach Anspruch 1, wobei jedes aus der Vielzahl von lokalen E/A-Leitungspaaren in einer Vielzahl von in jeder Speicherbank in Zeilenrichtung angeordneten Leseverstärker-Block-Spalten angeordnet ist.

3. Multibank-Halbleiterspeicher-Vorrichtung nach Anspruch 2, wobe L in jeder der Leseverstärker-Block-Spalten ein Paar von lokalen E/A-Leitungspaaren angeordnet ist.

4. Multibank-Halbleiterspeicher-Vorrichtung nach einem der Ansprüche 1 bis 3, wobei jedes aus der Vielzahl von globalen E/A-Leitungspaaren auf einer Vielzahl von in jeder Speicherbank in Spaltenrichtung angeordneten Wortleitungs-Treiberblock-Zei­ len angeordnet ist.

5. Multibank-Halbleiterspeicher-Vorrichtung nach Anspruch 4, wobei auf jeder der Wortleitungs-Treiberblock-Zeilen ein Paar von globalen E/A-Leitungspaaren angeordnet ist.

6. Multibank-Halbleiterspeicher-Vorrichtung nach Anspruch 5, wobei die Vielzahl von globalen E/A-Leitungspaaren mit den von ihnen in der gleichen Wortleitungs-Treiberblock-Zeile einer jeden Speicherbank überkreuzten lokalen E/A-Leitungspaaren verbunden dadurch sind, dass sie jeweils die gleiche Adresse wie die lokalen E/A-Leitungspaare haben.

7. Multibank-Halbleiterspeicher-Vorrichtung nach Anspruch 6, wobei jedes aus der Vielzahl von globalen E/A-Leitungspaaren in einer Speicherbank, in der es jeweils nicht mit lokalen E/A- Leitungspaaren verbunden ist, in einer benachbarten Wortlei­ tungs-Treiberblock-Zeile angeordnet ist.

8. Multibank-Halbleiterspeicher-Vorrichtung nach Anspruch 7, wobei an den Kreuzungen von Leseverstärker-Block-Spalten und Wortleitungs-Treiberblock-Zeilen, an denen die globalen E/A- Leitungspaare nicht mit den lokalen E/A-Leitungspaaren verbun­ den sind, Leseverstärker-Treibertransistoren angeordnet sind.

9. Multibank-Halbleiterspeicher-Vorrichtung nach einem der Ansprüche 1 bis 8, wobei jedes aus der Vielzahl von globalen E/A-Leitungspaaren eine Vielzahl von Ausgleichseinrichtungen aufweist, die mit einem Endpunkt und mit Mittelpunkten zwischen jeder Speicherbank und einem Spalten-Decoder verbunden sind, und wobei die Vielzahl von Ausgleichseinrichtungen in einem Schreib-Interrupt-Lese-Modus eine Ausgleichs-Operation durch­ führt.

10. Verfahren zum Anordnen von Eingangs- und Ausgangsleitungen einer Multibank-Halbleiterspeicher-Vorrichtung, bei der eine Vielzahl von E/A-Leseverstärkern zwischen benachbarten Paaren aus einer Vielzahl von Speicherbänken angeordnet sind, bei welchem Verfahren folgende Schritte durchgeführt werden:
in jeder der Speicherbänke wird eine Vielzahl von lokalen E/A- Leitungspaaren in Spaltenrichtung erstreckt; und
eines aus der Vielzahl von globalen E/A-Leitungspaaren wird in Zeilenrichtung von einer Speicherbank zu einer benachbarten Speicherbank erstreckt, wobei es ein weiteres globales E/A- Leitungspaar an einem zwischen der einen und der benachbarten Speicherbank angeordneten Spalten-Decoder überkreuzt, wobei das eine aus der Vielzahl von globalen E/A-Leitungspaaren sich in der benachbarten Speicherbank in Richtung einer benachbarten Zeile erstreckt.

11. Verfahren nach Anspruch 10, wobei jedes aus der Vielzahl von globalen E/A-Leitungspaaren eine Vielzahl von Ausgleichs­ einrichtungen aufweist, die mit einem Endpunkt und mit Mittel­ punkten zwischen jeder Speicherbank und jedem Spalten-Decoder gekoppelt bzw. verbunden sind, und wobei die Vielzahl von Aus­ gleichseinrichtungen in einem Schreib-Interrupt-Lese-Modus eine Ausgleichs-Operation durchführt.

12. Multibank-Speicher-Vorrichtung mit:
einem Paar von auf einem Halbleiterwafer verteilten Elementbil­ dungsbereichen;
einem peripheren Schaltungsbereich zum Unterteilen eines jeden der Elementbildungsbereiche in ein Paar von Unterelementbil­ dungsbereichen;
einem E/A-Leseverstärker-Block zum Unterteilen eines jeden der Unterelementbildungsbereiche in ein Paar von Speicherbereichen;
einem Spalten-Decoder-Block zum Unterteilen eines jeden der Speicherbereiche in ein Paar von Speicherbänken; und
zumindest einem aus einer Vielzahl von globalen E/A-Leitungs­ paaren, das sich in Richtung einer ersten Zeile erstreckt, wobei ein weiteres Paar sich in einer an den E/A-Leseverstärk­ er-Block angrenzenden Speicherbank in Richtung einer an die erste Zeile angrenzenden zweiten Zeile erstreckt, und wobei das zumindest eine und das weitere Paar von globalen E/A-Leitungs­ paaren einander am Spalten-Decoder-Block überkreuzen, und wobei das zumindest eine Paar sich in Richtung der zweiten Zeile erstreckt, und wobei das weitere Paar sich in einer an den Spalten-Decoder-Block angrenzenden Speicherbank in Richtung der ersten Zeile erstreckt.

13. Multibank-Speicher-Vorrichtung nach Anspruch 12, wobei Leitungspaare von den Paaren jeweils mit voneinander unter­ schiedlichen E/A-Leitungs-Leseverstärkern gekoppelt sind.

14. Multibank-Speicher-Vorrichtung nach Anspruch 12 oder 13, wobei in einer ersten Speicherbank ein erstes Paar der globalen E/A-Leitungspaare mit einem lokalen E/A-Leitungspaar gekoppelt ist, und in einer zweiten Speicherbank ein zweites Paar von den globalen E/A-Leitungspaaren mit einem lokalen E/A-Leitungspaar gekoppelt ist.

15. Multibank-Speicher-Vorrichtung nach Anspruch 14, wobei in jeder Speicherbank ein mit einem identischen E/A-Leitungs-Lese­ verstärker gekoppeltes globales E/A-Leitungspaar mit einem lokalen E/A-Leitungspaar mit der gleichen Adresse gekoppelt ist.

16. Multibank-Speicher-Vorrichtung nach Anspruch 14 oder 15, wobei die lokalen E/A-Leitungspaare in einer Vielzahl von in jeder Speicherbank jeweils in Zeilenrichtung angeordneten Lese­ verstärker-Block-Spalten angeordnet sind.

17. Multibank-Speicher-Vorrichtung nach Anspruch 16, wobei in jeder der Leseverstärker-Block-Spalten ein Paar von lokalen E/A-Leitungspaaren angeordnet ist.

18. Multibank-Speicher-Vorrichtung nach Anspruch 16 oder 17, wobei die Vielzahl von globalen E/A-Leitungspaaren in einer Vielzahl von in jeder Speicherbank jeweils in Spaltenrichtung angeordneten Wortleitungs-Treiberblock-Zeilen angeordnet sind.

19. Multibank-Speicher-Vorrichtung nach Anspruch 18, wobei in jeder Wortleitungs-Treiberblock-Zeile ein Paar von globalen E/A-Leitungspaaren angeordnet ist.

20. Multibank-Speicher-Vorrichtung nach Anspruch 18 oder 19, wobei die Vielzahl von globalen E/A-Leitungspaaren mit lokalen E/A-Leitungspaaren, die von ihnen in jeweils in Richtung der zweiten Zeile angeordneter Wortleitungs-Treiberblock-Zeilen überkreuzt werden, gekoppelt sind.

21. Multibank-Speicher-Vorrichtung nach Anspruch 20, wobei an der Kreuzung zwischen in Richtung der zweiten Zeile angeord­ neten Wortleitungs-Treiberblock-Zeilen und Leseverstärker- Block-Spalten ein Leseverstärker-Treiberschaltungs-Block an­ geordnet ist.

22. Multibank-Speicher-Vorrichtung nach einem der Ansprüche 12 bis 21, wobei die Vielzahl von globalen E/A-Leitungspaaren eine Vielzahl von Ausgleichseinrichtungen aufweisen, welche mit einem Endpunkt und mit Mittelpunkten zwischen jeder Speicher­ bank und jedem Spalten-Decoder-Block verbunden sind, wobei die Vielzahl von Ausgleichseinrichtungen in einem Schreib-Inter­ rupt-Lese-Modus eine Ausgleichs-Operation durchführt.