TWI248614B - Bank control circuit in RAMBUS DRAM and semiconductor memory device thereof - Google Patents

Description

1248614 ---^^__ 五、發明說明（1) —--- <發明之範圍> · 祕上^ t明係關於隨機存取記憶體排（RAMBUS)DRAM的儲存 體控制電路去 w a 茶’尤其是關於一種RAMBUS DRAM的儲存體控 带 /、糸以控制記憶體儲存體的控制電路與位址閂鎖 ^ 母兩们儲存體各共有一個的方式來縮小電路面積者。 <發明之背景> 、

第1圖表7^傳統的RAMBUS DRAM的方塊圖。其係由一各 ，有個记憶儲存體的上位及下位記憶體塊部1 2、1 4所構 、的"己隱私塊1 0 ’為了連接記憶儲存體的寫入與讀出數據 於外部所須串聯/並聯變換用上位及下位串聯/並聯移位部 1 6 ☆ 1 8二以上位及下位串聯/並聯移位部1 6、1 8為中介所 收又的。貝出數據輸出於外部，而從外部所收受之寫入數據 輸出於上位及下位串聯/並聯移位部16、1 8用輸入/輸出端 2〇 ’及分別控制上位與下位串聯/並聯移位部16、18動 用控制部2 2所構成者。 記憶體塊10具有32個記憶儲存體，而各由含16個儲存 體的上位記憶體塊部丨2與下位記憶體塊部丨4所構成。

上位串聯/並聯移位部丨6將上位記憶體塊部丨2讀出的 128位元並聯數據RDA —top[127:〇]變換為16位元數據偶數 RDA一top[7:0]、奇數RDA — top[7:〇]而輸出，而該下位串聯 /並聯移位部18則將下位記憶體塊部14所讀出之128位元並 聯數據RDA — bot [127:0]變換為16位元數據偶數RM — b〇t[h 〇]、奇數 RDA 一 bot[7:0]而輸出。 · 上位及下位串聯/並聯移位部丨6、1 8的動作可大別為

1248614 — 五、發明說明（2) 一。其一為將寫入動作時分8 一 為1 2 8位％的串聯一並聯另么位几串聯數據變換 =體塊讀出的卿元數據變 變換。 β的亚聯一直聯 在寫入動作時，將2具上位及 16、18同時輸入的寫入數據，分位串聯/亚聯移位部 12與下位記憶體塊部14，而使只^達於上位記憶體塊部 址選擇的數據寫入於記憶體塊1 〇。麸2 f :1 〇由寫入位 具上位及下位串聯/並聯移位部16、“'18八在^出動作時，2 1 0接受讀出數據而傳達於輸出端。 刀k /、記憶體塊 第2圖為裝設於第1圖所示之上 記憶體塊i 4 )内之傳統記憶儲存體控^電^^ (或下部 圖。如圖所示’傳統記憶儲存體控制電路係龙構成 據的16個記憶儲存體部（3q<〇〉〜3〇 ’、 ·為了儲存數 存體的上部及下部各有—個以便在寫入與J)出動在記上儲 數據用之17個感測放大部（4〇 <〇 >〜4〇 乍才感測 感：放大部(4。<〇>〜40<16>)動 驅動部(5〇<。>〜5。<16>);驅動 =大 〇 >，60 <15 >之字線舆副字 '線w „3〇 < μ , β η / η、 η / ! π：、 丨口王子線及副字線驅 " ，接收收來的主動信號，預充帝 信號（Precharge Slgnal)，及廣域位址信號（Gi〇bai、-

Address Signal)，來產生控制各相應於位址信號 儲存體的感：：大驅動部，主字線、副字線驅動部、°及： 元綾之咸測放大控制信號，士仝A k ^ ^ 1248614 五、發明說明（3) 信號、及位元線等化作 <。>〜7。<15>)所構：者。"空制部及位址問鎖部⑴ 二控制部及位址問鎖部（70 <0 >〜7〇 <15 > . > 記憶儲存體部（30<()>〜3 在母一個 動信號與預加信號傲為廣❹各日f有一個°當有主 控制部與位址閃鎖部（7n\^號^n生％，各記憶储存體的 域位置信號是否為Γ記 位置互相符合，記惰儲‘ _:、位置仏* ’如果儲存體 部作動適當的記憶儲存體上部盘 鎖=之控制 藉儲存體位址選1=;:線與副字線驅動部，於此， 儲存體内，儘；r鳩維持字線於記憶 鎖位址所改變㈣域位址㈣被以主動模式接收的問 當第η記憶儲存體（30 <η >)被廣域位址 二有第Μ)，及第(“1)記憶儲存體 <n > ) 3〇 <n +1 > )被預充電，然後第 (30<n>)即被作韌如丄 、攸弟憶儲存體 祐、阳傅目^動。例如，假如記憶儲存體1(30 <1 >) Ϊ) ' ^^^#ΜΚ30< ) 及5己隐儲存體2(30<2>)全部祜早苜右千 儲存體Κ3〇 < ! > )即被作動。)又'，气己預4電/麵然後記憶 < 2 > ) Λ , Λ1'/ # 140 (30 < 0 > } ^ ^ ^ # It2(30 =2。>)直到3己憶儲存體1(3〇<1>)被預充電前並不被作

第6頁 1248614 Γ- 丨 一 五、發明說明（4) 此ΪΓ:這種傳統Rafflbus dram的儲存體控制部有 一些缺點。例如，存在有由於各記憶有 位址閂鎖部致徒增其佈置面積的問^。、 卫1部與 <發明之總論> f π制部的=^月乃為了解決上述傳統Rambus DRAM儲存 肢扰制邠的問4而開發者。本發明的一個目存 藉配置一個控制電路與一個位址閃 t種 件。 積的儲存體控制電路及其半導體記憶元 y 為了達成上揭目的，本發明的半導妒記_开杜 :亍：屬儲存體動作的半導體記憶元件中，包己=二乃執 體的區域位丄：：廣域位址信號並問鎖所選擇儲存 又Γΐΐίΐ 閃鎖電路，為其特徵。 以”：屬儲存體動作的半導體記憶元：件， 也、、且成的複數儲存體；及在該 =^由自己憶 :數：存體中’究應活性化哪一個 二決定在該 路，為其特徵。 1U储存體的複數控制電 Λ 1祉1口琥亚閃鎖所選擇儲 第7頁 1248614 五、發明說明（5) 存的區域位址信號之複數位址閂鎖電路；及由各該相 的2個儲存體所共有’而產生複數控制信號，並決定在該 稷數儲存體中，究應活性化哪一個儲存體的複數控制/ 路，為其特徵。 =，為了達成上揭目的，本發明的Rambus DRAM儲存 :豆^制電路包括：儲存數據用的複數記憶儲存體部，·在夂 :”己：儲存體部的上部舆下部各配個，以便在寫入盥口 存二部的^複數感，放大驅動部；及在含有驅動各記憶儲 P ^ U 、子線與副字線用的複數主字線及副字線驅動部的 nu*s DRAM中，為該記憶儲存體部每2個共有1個，以接 控制信號與廣域位址信號而產生控制位於該2個記 二=，:體的3個感測放大驅動部，2個主字線及副字線驅動 j寺徵。位兀線用各信號的複數控制部與位址閂鎖部，為其 卿批制，恭為了達成上揭目的，本發明的Rambus DRAM儲存 =二h兒路包括·儲存數據用的複數記憶儲存體部；在各 體部的上部與下部各配置1個，以便在寫^ I詨感^感測數據用的複數感測放大部；含有為了控制 I "放大部動作用複數感測放大驅動部的Rambus 今纪愔锉ί該記憶儲存體部每2個中共有1個，用以驅動各 ^思月體部的字線與副字線的複數主字線及副字線驅 决:ΐ ί 口該記憶儲存體部每2個中共有1個，用以接收外 采的動信號，預充電信號，與廣域位址信號，而產生押

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制各該位於該2個却.格 主字線與副字二= 及位址閃鎖部，為其特徵了位70、，表的信號用之複數控制部 <較佳具體實施例之詳細描述> 之儲；^ μ二^二…所附圖不詳細描述本發明Rai"bus DRAM :儲存體控制電路以及其半導體記憶元件之較佳具體實施 DRAM儲存體控制 予第3圖為本發明一實施例中的Rambus 氣路的方塊構成圖。

1控制電路包括：儲存數據用的n個記憶儲存體⑴。 :)，纟各記憶儲存體部(130<n>)之上部及下部各有 以供寫入及讀出動作時感測數據用n +1個感測放大 〇 <n +1 >);控制各該感測放大部（140 <n +1 >)動 二乍用的n+1個感測放大驅動部（15〇 <n+1 >)，·驅動各該 兄憶儲存體部（1 30 <n >)之字線與副字線用的n個主字線 及副字線驅動部（160 <η >);及記憶儲存體中每2個共有工 個，接收外來主動信號，預充電信號舆廣域位址信號、，以 產生控制各该位於2個記憶儲存體的2個感測放大驅動部，

2個主字線及副字線驅動部，與位址線信號用的n/2個控制 部及位址閂鎖部（170<n/2>)。 本發明的Rambus DRAM之儲存體控制電路，係利用2個 儲存體不會被同時活性化的Rambus DRAM特性，而構成2個 儲存體部（1 3 0 < 0 : 1 > )共有1個控制部及位址閂鎖部（丨7 〇 <n > )之方式。

時，：ί制：屬於廣域信號的主動信號與預充電信號發生 蛣仞二制邵及位址閂鎖部（170 <η >)即確認所拉a 生 —1是否為本身所屬2個記憶儲存體之位址之廣 ⑽〔部疋Ϊ所；：之廣域位址信號選擇1個控制 閃鎖部，將對域位址信號所選㊣的1個控制部及位址 ^ ^ ^ ^ # r ί # ^ ^ ^ ^ ^ ^ ^ ^ ^ 1, ^ 精所接收的主動信號與預充電隹 杈式與預充電模式的動作。 貝兄電‘就做主動 部，ΐ廣域位址信號所選擇的控制部及位址問鎖 存體之廣域位址信號而維持二儲 影響。、、泉即使外來的廣域位址信號變動亦不致更受 批在丨f 4圖為本發明之另一實施例中的Rambus DRAM儲存蝴 工电路的方塊構成圖。該控制^ ^ ^ ^ ^ ^ ^ ^ ^ >)上ίί =丄)；在各記憶儲存體部(230<n >)上邛及下部各有丨個，以供寫入及 用n+1個感測放大部（24〇 < Κ動作k感測數據 Μ24ί) <n u \ u )，控制各該感測放大 : :二1 的。+1個感測放大驅動部( 25 0 <n + 1，），§己憶儲存體部⑵G<n>)2個巾共有其 Γ^ίΓ^ 主子、'泉及副子線驅動部（26〇<η/2>);及記憶儲存體部 ⑽<η>)2個中共有其！個’以供接收 充電信號與廣域位址信號，而產生驅動各位於2個記憶儲預 存體的2個感測放大驅動部與丨個主字線及副字線驅動部， 1248614 五、發明說明（8) 及2個兄憶儲存體的·位址線之信號的n / 2個控制部及位址閃 鎖部（270 <n/2>)。 依本實施例的Rambus DRAM的儲存體控制電路，係利 用2個儲存體不會同時被活性化的Rambus DRAM特性，而構 成2個儲存體部（ 23 0 <0: 1 >)共有1個控制部及位址閂鎖部 ( 27 0 <n > )，與1個主字線及副字線驅動部（2 6 0 < 〇 >)之 方式。 士 首先’當屬於廣域信號的主動信號與預充電信號發生 時’各控制部及位址閂部（270 <n >)即確認所接收之廣域 ，址信號是否為本身所屬2個記憶儲存體之位址信號。由 =依所接收之廣域位址信號選擇1個控制部及位址閂鎖’ ，。又，由廣域位址信號所選擇的1個控制部及位址閂鎖 將對應於2個記憶儲存體中接收之廣域位址信號的記 憶儲存體，藉所接收的主動信號與預充電信號做主動模 與預充電模式的動作。 、 ^ 再者，由廣域位址信號所選擇的控制部及位址閂鎖 1 ^内部的位址閃鎖f路閃鎖主動模式時接收的廣域位 t號，即使外來的廣域位址信號改變 維持、記憶儲存體内之字線。 不更又，v#，以 =時，由接收該控制部及位址問鎖部（27〇 <n所問 9廣域位址信號之主字線及副字線驅動部（26〇 <n〉 固」己，儲存體中驅動對應於位址信號m個 主予線及副字線。 吨贯妝< 此外，本發明並不限定於本實施例，而可在不脫離本 1248614 五、發明說明（9) 發明意旨之範圍内做多樣的變更實施。 從以上的說明，可知依照本發明之Rambus DRAM之儲 存體控制電路以及其半導體記憶元件，可從每2個儲存體 中提供1個給各控制記憶儲存體的控制電路與位址閂鎖電 路共用，因而可獲得節省電路面積的效果。 <1

第12頁 1248614 圖式簡單說明 弟1圖為傳統Rani bus DRAM的方塊圖。 第2圖為第1圖之方塊内所有傳統記憶儲存體控制電路 的方塊構成圖。 第3圖為本發明之一實施例中的Rambus DRAM儲存體控 制電路的方塊構成圖。 第4圖為本發明之另一實施例中的Rambus DRAM儲存體 控制電路的方塊構成圖。 〈圖示中元件與標號之對照> 130<0>〜130<11>、230<0> 〜230<n> :記憶儲存㉖ 部 月且 140<0> 〜i4〇<n+l>、240<0> 〜240<n+l> :残、、則 放大部 " 150<0> 〜I50<n+1>、250<〇> 〜250<n+l> :咸、、則 放大驅動部 160<0> 〜16〇<n>、260 <0〉〜260<n/2> :主字線及 副字線驅動部 170 <0 > 〜170 <n/2 >、2 7 0 <〇 > 〜2 70 <11/2>:控制部 及位、址閂鎖部

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Claims (1)

1248614 六、申請專利範圍 1. 一種執行附屬 ^~" 子-動作的半導體記憶元件，包 括 ，記憶單體組成的複數儲. 在該複數儲存體中，各 =，及 而接收廣域位址信號並閂鎖j:的2個儲存體所共有， 之複數位置閂鎖電路。、廷擇儲存體的區域位址信號 括：2.一種執行附屬儲存體動作的半導體記憶元件，包 ，，憶單體組成的複數儲存體 在5亥複數儲存體中，夂由 珠 而產生複數控制信號，並二a目鄰，2個儲存體所共有， 性化哪一個儲存體的複數控二電=複數儲存體中，究應活 3. 一種執行附屬儲存體動 括· 、（半‘體記憶元件，包 由€憶單體組成的複數儲存體； 在該複數儲存體中，各由:二 而接收廣域位址信號並問鎖所個儲存體所共有’ 之複數位址閃鎖電路；及 、释儲存體的區域位址信號 、由各該相鄰的2個儲存體妓 號，並決定在該複數儲存體中二有’而產生複數控制信 的複數控制電路。 九應，舌性化哪一個儲存體 4二!編us刪的儲存體控制電路，包括： 諸存數據用的複數記憶儲存，部. 在各該記憶儲存體部的上部^部各配置u固，以便 第14頁 1248614

在寫2與§買出動作時感測數據用的複數感測放大部； 六、申請專利範圍 ^ =各該感測放大部動作的複數感測放大驅動部；及 —&有驅動各該纪憶儲存體部的字線與副字線用的複 予線及副字線驅動部的Rambus DRAM中， 記憶儲存體部每2個共有丨個，以接收外來控制信 =二3位址信號而產生控制位於該2個記憶儲存體的3個 =二大驅動部，2個主字線及副字線驅動部，及位元線 用。信號的複數控制部與位址閂鎖部。 5=· 種^11113“ DRAM的儲存體控制電路，包括： 儲存數據用的複數記憶儲存體部； 在各该記憶儲存體部的上部與下部各配置1個，以便 在寫2與讀出動作時感測數據用的複數感測放大部； 含有為了控制各該感測放大部動作用複數感測放大驅 動部的Rambus DRAM中， :各5亥兄憶儲存體部每2個中共有1個，用以驅動各該記 隱儲存"卩的字線與副字線的複數主字線及副字線驅動 部；及 f该記憶儲存體部每2個中共有1個，用以接收外來的 ，動、仏就’預充電信號，與廣域位址信號，而產生控制各 該位於，2個記憶儲存體的3個感測放大驅動部，1個主字 · 線及田彳字線驅動部，與位元線的信號用之複數控制部及位 址閂鎖部。

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