JP2967759B2 - クロック同期ｌｓｉの設計方法 - Google Patents
クロック同期ｌｓｉの設計方法Info
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- JP2967759B2 JP2967759B2 JP9123009A JP12300997A JP2967759B2 JP 2967759 B2 JP2967759 B2 JP 2967759B2 JP 9123009 A JP9123009 A JP 9123009A JP 12300997 A JP12300997 A JP 12300997A JP 2967759 B2 JP2967759 B2 JP 2967759B2
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Description
【０００１】
【発明の属する技術分野】本発明はクロック同期回路の
設計方法に関し、特に製造プロセスのばらつきを考慮し
つつタイミング不良を防ぐ設計方法に関する。
設計方法に関し、特に製造プロセスのばらつきを考慮し
つつタイミング不良を防ぐ設計方法に関する。
【０００２】
【従来の技術】クロック信号を複数の同期回路に分配す
るクロックツリー方式では、チップ内の製造プロセスば
らつきを考慮してタイミングを設計する手法が提供され
ていないというのが実状である。このため、製造段階で
タイミング不良品を除去するため、製造歩留まりが低下
するという問題があった。
るクロックツリー方式では、チップ内の製造プロセスば
らつきを考慮してタイミングを設計する手法が提供され
ていないというのが実状である。このため、製造段階で
タイミング不良品を除去するため、製造歩留まりが低下
するという問題があった。
【０００３】クロック分配装置の従来技術として、例え
ば特開平４−３０６９１７号公報には、各クロックツリ
ー間のクロック遅延管理をしないでタイミング不良の発
生を防止可能とするクロック分配装置として、クロック
信号を複数の同期回路に分配するクロックツリー接続さ
れた複数のクロックドライバを備え、論理データ回路に
これらクロックドライバの出力信号を論理和演算または
論理積演算させて、この論理演算出力を上記同期回路へ
入力するような構成とした装置が提案されている。
ば特開平４−３０６９１７号公報には、各クロックツリ
ー間のクロック遅延管理をしないでタイミング不良の発
生を防止可能とするクロック分配装置として、クロック
信号を複数の同期回路に分配するクロックツリー接続さ
れた複数のクロックドライバを備え、論理データ回路に
これらクロックドライバの出力信号を論理和演算または
論理積演算させて、この論理演算出力を上記同期回路へ
入力するような構成とした装置が提案されている。
【０００４】
【発明が解決しようとする課題】上記公報に記載のクロ
ック分配装置は、製造ばらつきがあっても、動作する設
計方式ではあるが、以下のような問題点がある。
ック分配装置は、製造ばらつきがあっても、動作する設
計方式ではあるが、以下のような問題点がある。
【０００５】第１の問題点としては、高速の設計ができ
ない、ということである。その理由は以下の通りであ
る。
ない、ということである。その理由は以下の通りであ
る。
【０００６】上記公報記載の従来のクロック分配装置の
構成を図６に示す。フリップフロップ５０ａ、５０ｄに
おいて、クロックが別々のクロックドライバ４ａと４ｄ
から駆動される場合、クロックドライバ４ａがクロック
ドライバ４ｄに比べ遅延が小さい場合、ホールドエラー
が発生する可能性がある。
構成を図６に示す。フリップフロップ５０ａ、５０ｄに
おいて、クロックが別々のクロックドライバ４ａと４ｄ
から駆動される場合、クロックドライバ４ａがクロック
ドライバ４ｄに比べ遅延が小さい場合、ホールドエラー
が発生する可能性がある。
【０００７】このため、クロックドライバ４ａの出力ｃ
５ａとクロックドライバ４ｄの出力ｃ５ｄの論理積の出
力を、フリップフロップ５ａの入力に接続すれば、必ず
クロックドライバ４ｄよりも遅れるため、ホールドエラ
ーは無くなる。
５ａとクロックドライバ４ｄの出力ｃ５ｄの論理積の出
力を、フリップフロップ５ａの入力に接続すれば、必ず
クロックドライバ４ｄよりも遅れるため、ホールドエラ
ーは無くなる。
【０００８】ところが、このクロック分配装置では、前
段のクロックが必ず遅くなるようにクロックを入れるこ
とになるが、論理ゲートを挿入することで、セットアッ
プを時間を充足しなければいけない場合（例えばフリッ
プフロップ５０ａ、５０ｄ間）、確実に遅延が増え、高
速回路には適用できない。
段のクロックが必ず遅くなるようにクロックを入れるこ
とになるが、論理ゲートを挿入することで、セットアッ
プを時間を充足しなければいけない場合（例えばフリッ
プフロップ５０ａ、５０ｄ間）、確実に遅延が増え、高
速回路には適用できない。
【０００９】次に第２の問題点として、図７に示すよう
な、クロックシフトレジスタが循環するような回路にお
いては、クロックの遅延が、ｃ５ａ＞ｃ５ｂ＞ｃ５ｃ、
かつｃ５ｃ＞ｃ５ａとなる必要があり、矛盾が生じてし
まい、従来のクロック分配装置の方式は、このような回
路には適用できない、ということである。
な、クロックシフトレジスタが循環するような回路にお
いては、クロックの遅延が、ｃ５ａ＞ｃ５ｂ＞ｃ５ｃ、
かつｃ５ｃ＞ｃ５ａとなる必要があり、矛盾が生じてし
まい、従来のクロック分配装置の方式は、このような回
路には適用できない、ということである。
【００１０】その理由は、クロックライン上でタイミン
グを調整することにより、セットアップ、ホールド時間
を満足するという上記の方式に問題があるためである。
グを調整することにより、セットアップ、ホールド時間
を満足するという上記の方式に問題があるためである。
【００１１】したがって、本発明は上記問題点に鑑みて
なされたものであって、その目的は、製造上のプロセス
のばらつきがあってもタイミング不良を起こさず、信頼
性を向上する半導体装置の設計方法を提供することにあ
る。
なされたものであって、その目的は、製造上のプロセス
のばらつきがあってもタイミング不良を起こさず、信頼
性を向上する半導体装置の設計方法を提供することにあ
る。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明の設計方法は、製造プロセスのばらつきによ
るクロックスキュー分を設計段階で見込み、データライ
ン上でセットアップ及びホールドエラーでエラーを発生
しないように補正を行うようにしたものである。
め、本発明の設計方法は、製造プロセスのばらつきによ
るクロックスキュー分を設計段階で見込み、データライ
ン上でセットアップ及びホールドエラーでエラーを発生
しないように補正を行うようにしたものである。
【００１３】また、本発明は、クロック信号を複数の同
期回路に分配するクロックツリー接続された複数段のク
ロックドライバを備えたクロック同期型半導体装置の配
置・配線後のタイミング検証を行う際に、前記複数の同
期回路について、同期回路対毎に各同期回路のクロック
入力端子からクロック信号の入力端子側である上流方向
にクロックツリーを遡り前記各クロックツリーが合流す
るノード側から前記各同期回路の前記クロック入力端子
までの遅延時間を製造バラツキを考慮して前記同期回路
対毎の前記クロック入力端子におけるクロックスキュー
を算出し、前記クロックスキューと前記同期回路の入力
データラインのタイミングからホールドタイム及びセッ
トアップタイム等に関するタイミング検証を行う、こと
を特徴とする。
期回路に分配するクロックツリー接続された複数段のク
ロックドライバを備えたクロック同期型半導体装置の配
置・配線後のタイミング検証を行う際に、前記複数の同
期回路について、同期回路対毎に各同期回路のクロック
入力端子からクロック信号の入力端子側である上流方向
にクロックツリーを遡り前記各クロックツリーが合流す
るノード側から前記各同期回路の前記クロック入力端子
までの遅延時間を製造バラツキを考慮して前記同期回路
対毎の前記クロック入力端子におけるクロックスキュー
を算出し、前記クロックスキューと前記同期回路の入力
データラインのタイミングからホールドタイム及びセッ
トアップタイム等に関するタイミング検証を行う、こと
を特徴とする。
【００１４】本発明においては、製造プロセス範囲内で
ばらつきが生じた場合でもタイミング上のエラーは発生
しなくなる。
ばらつきが生じた場合でもタイミング上のエラーは発生
しなくなる。
【００１５】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて以下に説明する。本発明は、その好ましい実施の形
態において、クロック信号を複数のフリップフロップに
分配するクロックツリー接続された複数段のクロックド
ライバを備えたクロック同期ＬＳＩの実配置・配線終了
後（図１の１０１）のタイミング検証において、複数の
フリップフロップについて、フリップフロップ対毎にク
ロック入力端子からクロック信号の入力端子側である上
流方向にクロックツリーを遡りこれらの各クロックツリ
ーが合流したノードから各フリップフロップのクロック
入力端子までのパスにおける遅延時間を製造バラツキを
考慮し、フリップフロップ対毎のクロックスキューを算
出し（図１の１０２）、フリップフロップの入力データ
ラインのタイミングからホールドタイム及びセットアッ
プタイムのタイミング検証を行い、タイミング補償が必
要と判断した場合には、フリップフロップ間の入力デー
タライン上でタイミング補償を行う。
いて以下に説明する。本発明は、その好ましい実施の形
態において、クロック信号を複数のフリップフロップに
分配するクロックツリー接続された複数段のクロックド
ライバを備えたクロック同期ＬＳＩの実配置・配線終了
後（図１の１０１）のタイミング検証において、複数の
フリップフロップについて、フリップフロップ対毎にク
ロック入力端子からクロック信号の入力端子側である上
流方向にクロックツリーを遡りこれらの各クロックツリ
ーが合流したノードから各フリップフロップのクロック
入力端子までのパスにおける遅延時間を製造バラツキを
考慮し、フリップフロップ対毎のクロックスキューを算
出し（図１の１０２）、フリップフロップの入力データ
ラインのタイミングからホールドタイム及びセットアッ
プタイムのタイミング検証を行い、タイミング補償が必
要と判断した場合には、フリップフロップ間の入力デー
タライン上でタイミング補償を行う。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１７】図１は、本発明の一実施例の設計方法の処
理フローを説明するための流れ図である。図１を参照し
て、チップ全体の配置配線を行い（ステップ１０１）、
その後、製造ばらつきを考慮したフリップフロップ対毎
のクロックスキューを検証し（ステップ１０２）、タイ
ミング検証の結果、ホールド、セットアップタイムにエ
ラーを検出した場合、フリップフロップのデータライン
上でのタイミング補償を行うものである（ステップ１０
３）。
理フローを説明するための流れ図である。図１を参照し
て、チップ全体の配置配線を行い（ステップ１０１）、
その後、製造ばらつきを考慮したフリップフロップ対毎
のクロックスキューを検証し（ステップ１０２）、タイ
ミング検証の結果、ホールド、セットアップタイムにエ
ラーを検出した場合、フリップフロップのデータライン
上でのタイミング補償を行うものである（ステップ１０
３）。
【００１８】図２は、本発明の一実施例を説明するため
のクロックツリー回路の一例を示す図である。図３及び
図４は、本発明の第１実施例における、ホールドを補償
する場合の構成及び動作タイミングを説明するための図
である。
のクロックツリー回路の一例を示す図である。図３及び
図４は、本発明の第１実施例における、ホールドを補償
する場合の構成及び動作タイミングを説明するための図
である。
【００１９】本実施例では、配置配線後に、図１を参照
して説明したように、まず、全フリップフロップのペア
を検索し、そのペア毎にクロックの経路を検索する。図
２に示す例では、フリップフロップ５ａと５ｄの場合、
ルートのクロックドライバ２は同じだが、それ以降は別
経路となる。ここで、プロセスばらつきを考慮しなかっ
た場合のクロックスキューをゼロとし、クロックの入力
端子１からクロックツリー（クロックドライバ３ａ、４
ａ、クロックドライバ３ｄ、４ｄ）を介して各フリップ
フロップ５ａのクロック入力端子ｃ５ａ、及びフリップ
フロップ５ｄのクロック入力端子ｃ５ｄまでの遅延を、
各段毎に、ｔ１１、ｔ１２、ｔ１３、及びｔ２１、ｔ２
２、ｔ２３とし、製造上のプロセスばらつきをαとす
る。
して説明したように、まず、全フリップフロップのペア
を検索し、そのペア毎にクロックの経路を検索する。図
２に示す例では、フリップフロップ５ａと５ｄの場合、
ルートのクロックドライバ２は同じだが、それ以降は別
経路となる。ここで、プロセスばらつきを考慮しなかっ
た場合のクロックスキューをゼロとし、クロックの入力
端子１からクロックツリー（クロックドライバ３ａ、４
ａ、クロックドライバ３ｄ、４ｄ）を介して各フリップ
フロップ５ａのクロック入力端子ｃ５ａ、及びフリップ
フロップ５ｄのクロック入力端子ｃ５ｄまでの遅延を、
各段毎に、ｔ１１、ｔ１２、ｔ１３、及びｔ２１、ｔ２
２、ｔ２３とし、製造上のプロセスばらつきをαとす
る。
【００２０】プロセスばらつきを考慮しない場合はスキ
ューがゼロならば、ホールドエラーが発生しなかったと
しても、プロセスばらつきを考慮すると、製造ばらつき
により、 （ａ）クロック入力端子１からフリップフロップのクロ
ック入力端子ｃ５ａまでのスキューのばらつきは、 （ｔ１１＋ｔ１２＋ｔ１３）＊α（図４の８）、 （ｂ）クロック入力端子１からフリップフロップのクロ
ック入力端子ｃ５ｄまでのスキューのばらつきは、 （ｔ２１＋ｔ２２＋ｔ２３）＊α（図４の９）、とな
り、スキューとして最大で、 ｔｓ＝（（ｔ２１＋ｔ２２＋ｔ２３）＋（ｔ１１＋ｔ１
２＋ｔ１３））＊αとなる。
ューがゼロならば、ホールドエラーが発生しなかったと
しても、プロセスばらつきを考慮すると、製造ばらつき
により、 （ａ）クロック入力端子１からフリップフロップのクロ
ック入力端子ｃ５ａまでのスキューのばらつきは、 （ｔ１１＋ｔ１２＋ｔ１３）＊α（図４の８）、 （ｂ）クロック入力端子１からフリップフロップのクロ
ック入力端子ｃ５ｄまでのスキューのばらつきは、 （ｔ２１＋ｔ２２＋ｔ２３）＊α（図４の９）、とな
り、スキューとして最大で、 ｔｓ＝（（ｔ２１＋ｔ２２＋ｔ２３）＋（ｔ１１＋ｔ１
２＋ｔ１３））＊αとなる。
【００２１】この値を、予め設計段階で見込んで、タイ
ミング検証を行う。必要な場合、ホールド補償ゲート６
を、フリップフロップ５ａ−５ｄ間に挿入する。
ミング検証を行う。必要な場合、ホールド補償ゲート６
を、フリップフロップ５ａ−５ｄ間に挿入する。
【００２２】ルートから、直接分岐する場合以外でも、
同様に、スキューが発生するため、同様に補償する。
同様に、スキューが発生するため、同様に補償する。
【００２３】図５に、本発明の第２実施例としてセット
アップを補償する場合を示す。
アップを補償する場合を示す。
【００２４】セットアップではホールドと同様に、製造
ばらつきにより、上述のｔｓのスキューが発生するた
め、これを考慮して、セットアップ時間を補償するよう
に、フリップフロップ５ａと５ｄの間の遅延を改善す
る。
ばらつきにより、上述のｔｓのスキューが発生するた
め、これを考慮して、セットアップ時間を補償するよう
に、フリップフロップ５ａと５ｄの間の遅延を改善す
る。
【００２５】このような設計を行うことで、従来の設計
のような高速化を犠牲にすることなく、且つ、クロック
ライン上でタイミング調整を行わないため、図７に示す
ような循環回路においても、問題なく動作することがで
きる。
のような高速化を犠牲にすることなく、且つ、クロック
ライン上でタイミング調整を行わないため、図７に示す
ような循環回路においても、問題なく動作することがで
きる。
【００２６】
【発明の効果】以上説明したように、本発明の効果は製
造上のプロセスのばらつきがあってもタイミング不良を
起こさない、という効果を奏する。
造上のプロセスのばらつきがあってもタイミング不良を
起こさない、という効果を奏する。
【００２７】その理由は、設計段階で予め製造上のクロ
ックのスキュー分を見込んでセットアップ及びホールド
時間のエラーを除去するためである。
ックのスキュー分を見込んでセットアップ及びホールド
時間のエラーを除去するためである。
【図１】本発明の一実施例の処理の流れを示す図であ
る。
る。
【図２】本発明の一実施例を説明するための図であり、
クロックツリー回路の一例を示す図である。
クロックツリー回路の一例を示す図である。
【図３】本発明の一実施例を説明するための図であり、
同相でのデータ転送回路の例を示す図である。
同相でのデータ転送回路の例を示す図である。
【図４】図３でのホールド時間に対するタイミングチャ
ートを示す図である。
ートを示す図である。
【図５】図３でのセットアップ時間に対するタイミング
チャートを示す図である。
チャートを示す図である。
【図６】従来技術の構成を示す図である。
【図７】従来技術の問題点を説明するための図である。
１ クロック入力端子 ２ クロックドライバ ３ａ〜３ｄ、４ａ１〜４ａ４、４ｄ１〜４ｄ４ クロッ
クドライバ ５ａ〜５ｄ フリップフロップ ６ 遅延ゲート ７ データライン
クドライバ ５ａ〜５ｄ フリップフロップ ６ 遅延ゲート ７ データライン
Claims (3)
- 【請求項１】クロック信号を複数の同期回路に分配する
クロックツリー接続された複数段のクロックドライバを
備えたクロック同期型半導体装置の配置・配線後のタイ
ミング検証を行う際に、 前記複数の同期回路について、同期回路対毎に各同期回
路のクロック入力端子からクロック信号の入力端子側で
ある上流方向にクロックツリーを遡り前記各クロックツ
リーが合流するノード側から前記各同期回路の前記クロ
ック入力端子までの遅延時間を製造バラツキを考慮して
前記同期回路対毎の前記クロック入力端子におけるクロ
ックスキューを算出し、 前記クロックスキューと前記同期回路の入力データライ
ンのタイミングからホールドタイム及びセットアップタ
イムに関するタイミング検証を行う、ことを特徴とする
クロック同期半導体装置の設計方法。 - 【請求項２】前記同期回路の入力データラインのタイミ
ングと前記算出されたクロックスキューから、ホールド
タイム及び／又はセットアップタイムのタイミングの点
で、タイミングの補償が必要と判断した場合には、前記
同期回路のデータライン上でタイミング補償を行う、こ
とを特徴とする請求項１記載のクロック同期半導体装置
の設計方法。 - 【請求項３】前記同期回路の入力データラインのタイミ
ングと前記算出されたクロックスキューから、ホールド
タイム及び／又はセットアップタイムのタイミングの点
から、タイミング補償が必要と判断した場合には、前記
同期回路間のデータライン上でタイミング補償ゲートを
挿入する、ことを特徴とする請求項１記載のクロック同
期半導体装置の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9123009A JP2967759B2 (ja) | 1997-04-25 | 1997-04-25 | クロック同期ｌｓｉの設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9123009A JP2967759B2 (ja) | 1997-04-25 | 1997-04-25 | クロック同期ｌｓｉの設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10301982A JPH10301982A (ja) | 1998-11-13 |
| JP2967759B2 true JP2967759B2 (ja) | 1999-10-25 |
Family
ID=14849996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9123009A Expired - Fee Related JP2967759B2 (ja) | 1997-04-25 | 1997-04-25 | クロック同期ｌｓｉの設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2967759B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7308381B2 (en) | 2005-08-31 | 2007-12-11 | Matsushita Electric Industrial Co., Ltd. | Timing verification method for semiconductor integrated circuit |
-
1997
- 1997-04-25 JP JP9123009A patent/JP2967759B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7308381B2 (en) | 2005-08-31 | 2007-12-11 | Matsushita Electric Industrial Co., Ltd. | Timing verification method for semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10301982A (ja) | 1998-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990721 |
|
| LAPS | Cancellation because of no payment of annual fees |