JPH02151119A

JPH02151119A - パルス幅変調信号復調回路

Info

Publication number: JPH02151119A
Application number: JP30406888A
Authority: JP
Inventors: Kenji Hara; 憲二原
Original assignee: Yaskawa Electric Manufacturing Co Ltd
Current assignee: Yaskawa Electric Corp
Priority date: 1988-12-02
Filing date: 1988-12-02
Publication date: 1990-06-11
Anticipated expiration: 2013-03-11
Also published as: JP2726845B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はパルス幅変調信号（以下、ＰＷＭ信号と記す）
を復調するデジタル復調回路に関する。

〔従来の技術〕

従来、この種のＰＷＭ信号復調回路としては、本出願と
同−出廊人による特願昭６３−１８６７４７号出願の明
細書に記載されたＰＷＭ信号復調回路がある。

第３図はこの種のＰＷＭ信号復調回路の従来例のブロッ
ク図、第４図は第３図のＰＷＭ信号復調回路の動作を示
すタイムチャートである。

このＰＷＭ信号復調回路は、カスケードに接続されたア
ップ／ダウンカウンタ（以下、Ｕ／Ｄカウンタと記す）
２１．２２と、ラッチ回路３と、微分回路ｌＯによって
構成されている。

微分回路１０は、２個のＤ−ＦＦＩｌ、＋２とナントゲ
ート１３で成っている。Ｄ−ＦＦＩＩの人力りはＰＷＭ
信号に接続され、その出力Ｑはもう一つのＤ　−Ｆ　Ｆ
　１２の入力りとナントゲート１３の１つの入力に接続
されている。また、Ｄ　−Ｆ　Ｆ　１２の反転出力回は
ナントゲート１３の他の人力に接続されている。

ＰＷＭ信号が立上ると、次のクロックパルス（以下、Ｃ
Ｐと記す）の立上りで、ＰＷＭ信号のハイレベルがＤ　
−Ｆ　Ｆ　ＩＩにラッチされ、出力Ｑに接続されている
他のＤ　−Ｆ　Ｆ　１２の入力りおよびすンドゲートの
１つの入力はロウレベルからハイレベルに移る。この時
点ではＤ　−Ｆ　Ｆ　１２の内容はロウレベルで反転出
力互はハイレベルである。次に、Ｄ　−Ｆ　Ｆ　１２の
入力りは次のクロックの立上りでラッチされ、それに対
応して反転出力回はハイレベルからロウレベルに移る。

このように、Ｄ−ＦＦＩ２の反転出力回はＤ　−Ｆ　Ｆ
　１１の出力Ｑより１クロツク遅れて遷移するので、ナ
ントゲート１３の２つの入力は、その１クロツタの間だ
け、両者が同時にハイレベルとなり、その結果、第４図
にクリア信号として示されているように、ＰＷＭ信号の
立上り時の近傍において、パルス幅が１クロツクの微分
パルスが生成され、ナントゲート１３から出力される。

４ビツトＵ／Ｄカウンタ２＋　、２ｚは、カスケードに
接続されて８ビツトのＵ／Ｄカウンタ２、および２２を
構成し、イネーブル人力■がロウレベルのとき、カウン
トイネーブルになる。また、Ｕ／Ｕ入力にはＰＷＭ信号
が入力され、クリア入力には微分回路１から出力される
クリア信号が入力されている（本実施例では’Ｕ　／　
Ｄカウンタのデータ入力なＯＯＨにしてｎ端子にクリア
信号が入力されている）。このようにして、ＰＷＭ信号
の立上りエツジ付近でＵ／Ｄカウンタ２．および２２は
クリアされてＯＯＨからカウントを開始し、ＰＷＭ信号
のデユーティサイクルに比例した値までアップカウント
し、その立下りエツジでダウンカウントを始める（第４
図）。

ラッチ回路３は８個のＤ−ＦＦ　（オフタルＤ−ＦＦ）
で構成された８ビツトのもので、Ｕ／Ｄカウンタ２．お
よび２□の８ビツト出力を、ＰＷＭ信号の立上りエツジ
でラッチし、データＤｏ。

Ｄ＋、・・・、Ｂ７として出力する。前述したように、
微分回路ｌＯは、ＰＷＭ信号の立上りの次のＣＰの立上
りのタイミングでクリア信号を生成するので、Ｕ／Ｄカ
ウンタ２．および２２の出力がラッチ回路３によってラ
ッチされた後に該カウンタはクリアされる。

Ｕ／Ｄカウンタ２１．２□はＰＷＭ信号のハイレベル期
間、ロウレベル期間に比例してアップカウント、ダウン
カウントするから、デユーティサイクルが５０％のとき
（第４図ＰＷＭ信号Ｓ　ｓｏ）、ＰＷＭ信号の、次の立
上りエツジ１．におけるカウント値はＯＯＨになる（第
４図曲線Ｂ２）。しかし、デユーティサイクルが５０％
でないとき例えば４０％のとき（第４図ＰＷＭ信号Ｓ、
）、Ｕ／Ｄカウンタ２１および２□は、デユーティサイ
クルが５０％のときの４７５までカウントした後、ＰＷ
Ｍ信号の立下りエツジでダウンカウントを始め、次の立
上りエツジ１ｇにおいて、Ｕ／Ｄカウンタはアンダフロ
ーＤＡを発生する（第４図曲線Ｂ２）。データＤ＾はラ
ッチすることにより、読取られる。

［発明が解決しようとする課題］上述した従来のＰＷＭ信号復調回路は、ＰＷＭ信号から
クリア信号を生成しているので、ＰＷＭ信号にノイズが
入ると、Ｕ／Ｄカウンタ２１゜２□の出力データに大き
な誤差を生ずるという欠点がある。

第５図は、ひげが入ったＰＷＭ信号が、第３図のＰＷＭ
信号復調回路に伝達された場合における、Ｕ／Ｄカウン
タ２＋、２ｘのカウント値のタイムチャートである。

この例ではＰＷＭ信号のデユーティサイクルは５０％で
ある。したがって、もしノイズが入らなければ、カウン
ト値は曲線ＣＩのように変化しラッチされるデータはＯ
ＯＨである。しかし時刻ｔＮでひげが伝達されると、ひ
げの立上りでデータＤＮがラッチされ、その直後（約１
タロツク後）にカウンタはクリアされた後、カウント動
作を再開する。したがって、カウント値は曲線Ｃ２のよ
うに変化し、正常なラッチ時刻１ｇにはデータＤＡがラ
ッチされるという誤動作が起る。

本発明の目的はＰＷＭ信号にノイズが入っていても、そ
れによって誤動作を生じないＰＷＭ信号復調回路を提供
することにある。

［課題を解決するための手段］本発明のＰＷＭ信号復調回路は、パルス幅変調信号と同じ周期のタイミングパルスを生成
するタイミング回路と、パルス幅変調信号が第１または第２の論理レベルのとき
、それぞれアップカウントまたはダウンカウントし、前
記タイミングパルスの前方エツジの直後に所定値がセッ
トされる可逆カウンタと、前記タイミングパルスの前方
エツジで前記可逆カウンタの出力をラッチするラッチ回
路を有する。

〔作用〕

ラッチ回路および可逆カウンタは、ＰＷＭ信号とは無関
係に生成されるタイミング信号の入力タイミングで、そ
れぞれカウント値のラッチおよびクリアをする。したが
って、ＰＷＭ信号に含まれるノイズによって誤動作を生
ずることはない。

［実施例］次に本発明の実施例について図面を参照して説明する。

第１図は本発明のＰＷＭ信号復調回路の一実施例のブロ
ック図である。

本実施例のＰＷＭ信号復調回路は、タイミング回路１と
、Ｕ／Ｄカウンタ２１．２□とラッチ回路３によって構
成されている。

タイミング回路１は、カウンタ４＋、４ｚで構成されて
いる。カウンタ４１．４□はそれぞれ４ビツトでカスケ
ードに接続されて８ビツトカウンタを構成し、クロック
パルスＣＰをカウントしてＰＷＭ信号と同じ周期Ｔでオ
ーバーフローするように設定されている。したがって、
上位のＵ／Ｄカウンタ４２のリップルクロック出力端子
（以下、■端子と記す）は、周期Ｔでリップルクロック
パルス（以下、■パルスと記す）を出力する。本実施例
では■パルスをタイミング信号として、ＰＷＭ信号復調
回路の動作タイミングが制御されている。

Ｕ／Ｄカウンタ２＋、２２は、それぞれ４ビツトでカス
ケードに接続され、それぞれのアップ／ダウン制御入力
端子Ｕ／Ｕは、ＰＷＭ信号線に接続され、ＰＷＭ信号が
ハイレベルのときはアップカウント、ロウレベルのとき
はダウンカウントする。また、イネーブル端子にはロウ
レベルが印加されていて、クロックパルスＣＰの立上り
エツジ毎に計数する。それぞれのロード端子ｎはタイミ
ング回路１の■端子に接続され、ロウレベルが印加され
たとき（■パルスがロウレベルのとき）、データ端子に
与えられているデータＢＯ，Ｂ。

・・・、Ｂ７がプリセットされる。したがって該データ
Ｂ。〜Ｂ７がＯＯＨに設定されている場合には■パルス
のロウレベルによってＵ／Ｄカウンタ２１．２２はクリ
アされる。

ラッチ回路３の８ビツトデータ人力は、Ｕ／Ｄカウンタ
２Ｉ、２□のデータ出力に接続され、そのクロック入力
端子はインバータ６を介してタイミング回路ｌの■端子
に接続されている。そしてクロック入力の立上りエツジ
でＵ／Ｄカウンタ２５．２□のデータ出力をラッチする
。したがって、Ｕ／Ｄカウンタ２１．２□は、■パルス
の立下りエツジのタイミングで、その内容がラッチ回路
にラッチされ、該立下りエツジに続くパルス持続時間（
ロウレベル）でクリアされ、または入力データＢ。〜Ｂ
７がプリセットされ、次に■パルスが立上ってハイレベ
ルになると、再びカウント動作を開始する。タイミング
回路の■出力は、他の復調回路のロード信号りとして使
用することもできる。

次に本実施例の動作を説明する。

第２図は本実施例の動作を示すタイムチャートである。

第２図に示されているＰＷＭ信号はデユーティサイクル
が５０％で、ひげを含んでいる。■パルスはＰＷＭ信号
と同一の周期であるが、位相は全く任意である。曲線Ａ
１は、Ｕ／Ｄカウンタ２１゜２□が■パルスによっつで
クリアされる場合の、カウント値のタイムチャートを示
している。カウンタ２６，２□は、時刻ｔＥｌでクリア
された後、アンダーフローを生じてダウンカウントし、
ＰＷＭ信号の立上りでアップカウントに転する。アップ
カウントの途中で、ノイズによってＰＷＭ信号が立下る
と、ＰＷＭ信号がロウレベルの期間はダウンカウントを
してノイズによる誤差を生ずるが、第５図のＰＷＭ信号
復調回路のように誤動作を生ずることはない。ノイズの
期間が終ると、アップカウントを再開し、ＰＷＭ信号の
立下りでカウンタ２＋　、２ｚはダウンカウントし、次
の■パルスの立下りエツジのタイミングでそのカウント
値がラッチされる。第２図に示されているように、ＰＷ
Ｍ信号のデユーティサイクルが５０％で、ＰＷＭ信号の
パルス幅に比較してひげの幅が非常に狭い場合には、ラ
ッチされたデータＤＡはほぼＯである。

カウンタ２．．２２が■パルスによって値Ｄ８にプリセ
ットされる場合には、曲線Ａ２に示されているように、
カウント値にＤ！ｌのオフセットを生ずる。したがって
、ＰＷＭ信号のデユーティサイクルが５０％の場合には
、ラッチされるデータＤＡはオフセット値ＤＩｌに等し
い。このようにして、カウント値にバイアスを与え、０
調整をすることができる。

［発明の効果］以上説明したように本発明は、ＰＷＭ信号とは無関係に
、それと同一の周期のタイミング信号を生成し、該タイ
ミング信号によってカウント内容のラッチおよびクリア
またはプリセットのタイミングを制御することにより、
ＰＷＭ信号に含まれるノイズによって誤動作が生ずるこ
とを防止し、それによって耐ノイズ性の強いＰＷＭ信号
復調回路を提供することができる。

【図面の簡単な説明】

第１図は本発明のＰＷＭ信号復調回路の一実施例のブロ
ック図、第２図は本実施例の動作を示すタイムチャート
、第３図はＰＷＭ信号復調回路の従来例のブロック図、
第４図は第３図のＰＷＭ信号復調回路の動作を示すタイ
ムチャート、第５図はＰＷＭ信号にひげが入っている場
合の、第３図のＰＷＭ信号復調回路の動作を示すタイム
チャートである。ｌ・・・タイミング回路、２３．２２・・・可逆カウンタ、３・・・ラッチ回路、４＋、４２・・・カウンタ、５・・・■パルス、６・・・インバータ、７・・・反転Ｅパルス。

Claims

【特許請求の範囲】パルス幅変調信号と同じ周期のタイミングパルスを生成
するタイミング回路と、パルス幅変調信号が第１または第２の論理レベルのとき
、それぞれアップカウントまたはダウンカウントし、前
記タイミングパルスの前方エッジの直後に所定値がセッ
トされる可逆カウンタと、前記タイミングパルスの前方
エッジで前記可逆カウンタの出力をラッチするラッチ回
路を有するパルス幅変調信号復調回路。