JPH03184438A - クロック抽出用前処理回路 - Google Patents
クロック抽出用前処理回路Info
- Publication number
- JPH03184438A JPH03184438A JP1323358A JP32335889A JPH03184438A JP H03184438 A JPH03184438 A JP H03184438A JP 1323358 A JP1323358 A JP 1323358A JP 32335889 A JP32335889 A JP 32335889A JP H03184438 A JPH03184438 A JP H03184438A
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- JP
- Japan
- Prior art keywords
- data signal
- input data
- signal
- gate
- delay
- Prior art date
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- Pending
Links
- 238000007781 pre-processing Methods 0.000 title claims description 12
- 238000000605 extraction Methods 0.000 title claims description 11
- 230000003111 delayed effect Effects 0.000 claims abstract description 11
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は ディジタル伝送における受信側でのクロック
再生のためのクロック抽出用前処理回路に関すん 従来の技術 クロック抽出用前処理回路として、先に特願平１−２３
３２２０として提案していも 第３図は この提案したクロック抽出用前処理回路のブ
ロック図を示すものであり、同図において、 ｌはＮＲ
Ｚ符号の入力データ信号であも １１は入力データ信号
１にバイアス電圧を与えるための入力バイアス部であも
１２は入力バイアス部１１のバイアス電圧を制御する
ための制御入力信号であ、４ １３は入力バイアス部出
力信号であ、４ １４は論理和ゲートであり（ここでは
論理和ゲートである戟 必ずしも論理和ゲートである必
要はなく、ディジタル論理素子であればよ〜 ）、１５
はその論理和ゲート１４の出力信号であも以上のように
構成された従来のクロック抽出用前処理回路において（
友 入力データ信号１番上 入力バイアス部１１により
バイアス電圧を与えられ入力バイアス部出力信号１３と
なり、論理和ゲート１４に入力すも 入力バイアス部出
力信号１３（よ バイアス電圧を与えられているの℃
論理和ゲート１４においては本来のスイッチングの閾値
からオフセットされてスイッチングされ パルスの幅が
変えられて出力信号１５となん このことにより、本来
のスイッチングの閾値でスイッチジグされるよりクロッ
ク成分が場加し クロック軸出に適した信号が得られも
この眞 この信号力・らＳＡＷフィルタ等の狭帯域フ
ィルタでクロックが再生されも 発明が解決しようとする課題 しかしながら上記のような構成で（よ 論理和ケ−４１
４の入力部において、入力となる信号がオ来のスイッチ
ングの閾値からオフセットされてしるた碌 それだけノ
イズマージンが小さく、誤蒙作しやすくなり、その結果
クロックのジッタが趨加しやすくなるという課題があり
、また パルスの可変幅が入力信号の立ち上がり及び立
ち下がり時間に依存し 自由には最適値に設定できない
という課題もあっｔも 本発明はかかる点に鑑みなされたちの玄 人丈データ信
号とその人力データ信号を遅延させた信号との論理積も
しくは論理和をとり、遅延時間Ｃ分だけパルス幅を変化
させることにより、クロック成分を発生させるクロック
抽出用前処理回路を提供することを目的とすも 課題を解決するための手段 本発明Ｊ、ｔＮＲＺ符号の入力データ信号に一定の遅延
を与える遅延部と、それにより遅延された信号と遅延さ
れない前記入力データ信号との論理積をとる論理積ゲー
ト部とを備えたクロック抽出用前処理回路と、ＮＲＺ符
号の入力データ信号に一定の遅延を与える遅延部と、そ
れにより遅延された信号と遅延されない前記入力データ
信号との論理和をとる論理和ゲート部とを備えたクロッ
ク抽出用前処理回路であも 作用 本発明は前記した構成により、入力データ信号と遅延さ
せた前記入力データ信号との論理積もしくは論理和をと
り、遅延時間の分だけパルス幅を変化させることにより
、クロック成分を発生させる。
再生のためのクロック抽出用前処理回路に関すん 従来の技術 クロック抽出用前処理回路として、先に特願平１−２３
３２２０として提案していも 第３図は この提案したクロック抽出用前処理回路のブ
ロック図を示すものであり、同図において、 ｌはＮＲ
Ｚ符号の入力データ信号であも １１は入力データ信号
１にバイアス電圧を与えるための入力バイアス部であも
１２は入力バイアス部１１のバイアス電圧を制御する
ための制御入力信号であ、４ １３は入力バイアス部出
力信号であ、４ １４は論理和ゲートであり（ここでは
論理和ゲートである戟 必ずしも論理和ゲートである必
要はなく、ディジタル論理素子であればよ〜 ）、１５
はその論理和ゲート１４の出力信号であも以上のように
構成された従来のクロック抽出用前処理回路において（
友 入力データ信号１番上 入力バイアス部１１により
バイアス電圧を与えられ入力バイアス部出力信号１３と
なり、論理和ゲート１４に入力すも 入力バイアス部出
力信号１３（よ バイアス電圧を与えられているの℃
論理和ゲート１４においては本来のスイッチングの閾値
からオフセットされてスイッチングされ パルスの幅が
変えられて出力信号１５となん このことにより、本来
のスイッチングの閾値でスイッチジグされるよりクロッ
ク成分が場加し クロック軸出に適した信号が得られも
この眞 この信号力・らＳＡＷフィルタ等の狭帯域フ
ィルタでクロックが再生されも 発明が解決しようとする課題 しかしながら上記のような構成で（よ 論理和ケ−４１
４の入力部において、入力となる信号がオ来のスイッチ
ングの閾値からオフセットされてしるた碌 それだけノ
イズマージンが小さく、誤蒙作しやすくなり、その結果
クロックのジッタが趨加しやすくなるという課題があり
、また パルスの可変幅が入力信号の立ち上がり及び立
ち下がり時間に依存し 自由には最適値に設定できない
という課題もあっｔも 本発明はかかる点に鑑みなされたちの玄 人丈データ信
号とその人力データ信号を遅延させた信号との論理積も
しくは論理和をとり、遅延時間Ｃ分だけパルス幅を変化
させることにより、クロック成分を発生させるクロック
抽出用前処理回路を提供することを目的とすも 課題を解決するための手段 本発明Ｊ、ｔＮＲＺ符号の入力データ信号に一定の遅延
を与える遅延部と、それにより遅延された信号と遅延さ
れない前記入力データ信号との論理積をとる論理積ゲー
ト部とを備えたクロック抽出用前処理回路と、ＮＲＺ符
号の入力データ信号に一定の遅延を与える遅延部と、そ
れにより遅延された信号と遅延されない前記入力データ
信号との論理和をとる論理和ゲート部とを備えたクロッ
ク抽出用前処理回路であも 作用 本発明は前記した構成により、入力データ信号と遅延さ
せた前記入力データ信号との論理積もしくは論理和をと
り、遅延時間の分だけパルス幅を変化させることにより
、クロック成分を発生させる。
実施例
第１図は本発明の第１の実施例におけるクロック抽出用
前処理回路のブロック図であも 同図において、 ］は
ＮＲＺ符号の入力データ信号であも２は入力データ信号
ｌに遅延を与えるための遅延部であも ３は論理積ゲー
トであり、入力データ信号１と入力データ信号１を遅延
させた遅延部２との出力の論理積をとも ４は論理積ゲ
ート３の出力信号であも ＮＲＺ符号のデータは原理的にクロック成分を持たない
力交 ハイレベルの期間とローレベルの期間が異なる（
つまり、デユーティが５０％でなくなる）と、クロック
成分が発生ずも したがって、ハイレベルの期間を長く
、ローレベルの期間を短く、 もしくはその逆のことを
すれＥ っまり、パルス幅を変化させればクロック成
分を発生させることができも 以下、第１の実施例の動作について説明すも遅延部２に
よる遅延時間バ 入力データ信号ｌの伝送速度の連敗
っまり１周期より短いと仮定し 論理積ゲート３によっ
て、入力データ信号１と入力データ信号１を遅延させた
遅延部２の出力の論理積をとると、その出力信号４（友
入力データ信号ｌのハイレベルの期間が前記遅延時間
だけ短く、ローレベルの期間がそれだけ長くなり、デユ
ーティが５０％でなくなも したがって、クロック成分
が発生ずん 前記遅延時間が１７２周期のとき、最もクロック成分が
大きくなる７５ｔｌ／４周期としてもクロック成分の減
少は３ｄＢ程度であり、前記遅延時間の設定にはそれほ
ど厳密な精度は要求されな〜ｂ第２図は本発明の第２の
実施例におけるクロック抽出用前処理回路のブロック図
であも 同図において、５は論理和ゲートであり、６は
その出力信号であも 第１の実施例における論理積ゲー
ト３を論理和ゲート５で置き換えたものであも したが
って、そのほかのものは第１図におけるものと同一のも
のを表していも 論理積ゲート３を論理和ゲート５に置
き換丸 入力データ信号１と入力データ信号ｌを遅延さ
せた遅延部２の出力の論理和をとると、その出力信号６
ｇ＆ 入カデータ信号１のハイレベルの期間が前記
遅延時間だけ長く、ローレベルの期間がそれだけ短くな
り、デユーティが５０％でなくなも したがって、クロック成分が発生ずん 発明の詳細 な説明したように 本発明によれば 入力データ信号と
遅延させた前記入力データ信号との論理積もしくは論理
和をとり、遅延時間の分だけパルス幅を変化させること
により、本来クロック成分を持たないＮＲＺ符号のデー
タ信号にクロック成分を発生させることができ、その実
用的効果は太きＬｌ
前処理回路のブロック図であも 同図において、 ］は
ＮＲＺ符号の入力データ信号であも２は入力データ信号
ｌに遅延を与えるための遅延部であも ３は論理積ゲー
トであり、入力データ信号１と入力データ信号１を遅延
させた遅延部２との出力の論理積をとも ４は論理積ゲ
ート３の出力信号であも ＮＲＺ符号のデータは原理的にクロック成分を持たない
力交 ハイレベルの期間とローレベルの期間が異なる（
つまり、デユーティが５０％でなくなる）と、クロック
成分が発生ずも したがって、ハイレベルの期間を長く
、ローレベルの期間を短く、 もしくはその逆のことを
すれＥ っまり、パルス幅を変化させればクロック成
分を発生させることができも 以下、第１の実施例の動作について説明すも遅延部２に
よる遅延時間バ 入力データ信号ｌの伝送速度の連敗
っまり１周期より短いと仮定し 論理積ゲート３によっ
て、入力データ信号１と入力データ信号１を遅延させた
遅延部２の出力の論理積をとると、その出力信号４（友
入力データ信号ｌのハイレベルの期間が前記遅延時間
だけ短く、ローレベルの期間がそれだけ長くなり、デユ
ーティが５０％でなくなも したがって、クロック成分
が発生ずん 前記遅延時間が１７２周期のとき、最もクロック成分が
大きくなる７５ｔｌ／４周期としてもクロック成分の減
少は３ｄＢ程度であり、前記遅延時間の設定にはそれほ
ど厳密な精度は要求されな〜ｂ第２図は本発明の第２の
実施例におけるクロック抽出用前処理回路のブロック図
であも 同図において、５は論理和ゲートであり、６は
その出力信号であも 第１の実施例における論理積ゲー
ト３を論理和ゲート５で置き換えたものであも したが
って、そのほかのものは第１図におけるものと同一のも
のを表していも 論理積ゲート３を論理和ゲート５に置
き換丸 入力データ信号１と入力データ信号ｌを遅延さ
せた遅延部２の出力の論理和をとると、その出力信号６
ｇ＆ 入カデータ信号１のハイレベルの期間が前記
遅延時間だけ長く、ローレベルの期間がそれだけ短くな
り、デユーティが５０％でなくなも したがって、クロック成分が発生ずん 発明の詳細 な説明したように 本発明によれば 入力データ信号と
遅延させた前記入力データ信号との論理積もしくは論理
和をとり、遅延時間の分だけパルス幅を変化させること
により、本来クロック成分を持たないＮＲＺ符号のデー
タ信号にクロック成分を発生させることができ、その実
用的効果は太きＬｌ
Claims (2)
- （１）ＮＲＺ符号の入力データ信号に一定の遅延を与え
る遅延部と、遅延された前記遅延部出力信号と遅延され
ない前記入力データ信号との論理積をとる論理積ゲート
部とからなることを特徴とするクロック抽出用前処理回
路。 - （２）ＮＲＺ符号の入力データ信号に一定の遅延を与え
る遅延部と、遅延された前記遅延部出力信号と遅延され
ない前記入力データ信号との論理和をとる論理和ゲート
部とからなることを特徴とするクロック抽出用前処理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323358A JPH03184438A (ja) | 1989-12-13 | 1989-12-13 | クロック抽出用前処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323358A JPH03184438A (ja) | 1989-12-13 | 1989-12-13 | クロック抽出用前処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03184438A true JPH03184438A (ja) | 1991-08-12 |
Family
ID=18153889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1323358A Pending JPH03184438A (ja) | 1989-12-13 | 1989-12-13 | クロック抽出用前処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03184438A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4846256A (ja) * | 1971-10-12 | 1973-07-02 | ||
| JPS4856010A (ja) * | 1971-11-15 | 1973-08-07 | ||
| JPS5671350A (en) * | 1979-11-14 | 1981-06-13 | Nec Corp | Clock pulse generating circuit |
| JPH01238337A (ja) * | 1988-03-18 | 1989-09-22 | Nec Corp | タイミング抽出回路 |
| JPH0396111A (ja) * | 1989-09-08 | 1991-04-22 | Matsushita Electric Ind Co Ltd | クロック抽出用前処理回路 |
-
1989
- 1989-12-13 JP JP1323358A patent/JPH03184438A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4846256A (ja) * | 1971-10-12 | 1973-07-02 | ||
| JPS4856010A (ja) * | 1971-11-15 | 1973-08-07 | ||
| JPS5671350A (en) * | 1979-11-14 | 1981-06-13 | Nec Corp | Clock pulse generating circuit |
| JPH01238337A (ja) * | 1988-03-18 | 1989-09-22 | Nec Corp | タイミング抽出回路 |
| JPH0396111A (ja) * | 1989-09-08 | 1991-04-22 | Matsushita Electric Ind Co Ltd | クロック抽出用前処理回路 |
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