DE10361808B4

DE10361808B4 - Eingabe-/Ausgabeschaltung zur gleichzeitigen bidirektionalen Datenübertragung, integrierte Schaltung, System und Dekodierverfahren

Info

Publication number: DE10361808B4
Application number: DE10361808A
Authority: DE
Inventors: Woo-seop Yeongdeungpo Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-12-31
Filing date: 2003-12-30
Publication date: 2009-06-25
Anticipated expiration: 2023-12-31
Also published as: TWI244296B; CN100401636C; TW200507567A; JP2004215268A; US6972597B2; CN1514546A; US20040184601A1; JP4593915B2; DE10361808A1

Abstract

Eingabe-/Ausgabeschaltung zur gleichzeitigen bidirektionalen Datenübertragung mit
– einer Treiberschaltung (110, 310) zum Treiben eines Treibereingabesignals (Dout1) auf eine Übertragungsleitung (80, 85),
gekennzeichnet durch
– einen Empfänger (150, 350), der gleichzeitig eine Spannung (VBL) auf der Übertragungsleitung (80, 85) mit zwei verschiedenen Spannungen (VREFD1, VREFM; VREFM1, VREFM2) vergleicht und anzeigt, welche der beiden verschiedenen Spannungen (VREFD1, VREFM; VREFM1, VREFM2) näher an der Spannung (VBL) auf der Übertragungsleitung (80, 85) liegt, und
– eine Referenzauswahlschaltung (130), um wenigstens eine der beiden verschiedenen Spannungen (VREFD1, VREFM; VREFM1, VREFM2) basierend auf dem Zustand des Treibereingabesignals (Dout1) festzulegen oder zu steuern.

Description

Die Erfindung betrifft eine Eingabe-/Ausgabeschaltung für eine gleichzeitige bidirektionale Datenübertragung (SBD), eine integrierte Schaltung mit einer solchen Eingabe-/Ausgabeschaltung sowie ein zugehöriges System und ein zugehöriges Dekodierverfahren.
Halbleiterbausteine, wie Prozessorbausteine, Steuerbausteine, Speicherbausteine usw., sind gewöhnlich mit einem Sendeempfänger ausgerüstet, der es ihnen erlaubt, digitale Signale zu empfangen und zu senden. Herkömmliche Sendeempfänger sind rekonfigurierbar ausgeführt, um Daten über eine angeschlossene Übertragungsleitung entweder zu empfangen oder zu senden. Neuerdings stoßen Halbleiterbausteine mit einer gleichzeitigen bidirektionalen (SBD-)Sende-/Empfangseigenschaft auf Interesse. Wie der Name sagt, haben SBD-Sendeempfänger die Fähigkeit, Daten während der gleichen Taktperiode über die gleiche Übertragungsleitung zu empfangen und zu senden.
1 zeigt eine herkömmliche SBD-Verbindung zwischen zwei Halbleiterbausteinen 20 und 40. Die Bausteine 20 und 40 umfassen jeweils einen SBD-Sendeempfänger 22 und 42. Der SBD-Sendeempfänger 22 umfasst einen Datentreiber 24 und einen Datenempfänger 26. Ein zu treibendes internes Datensignal Dout1 wird als Eingabesignal in den Treiber 24 und als Steuersignal in den Empfänger 26 eingegeben. Der Ausgang des Treibers 24 ist mit einem Eingang des Empfängers 26 gekoppelt. Der Empfänger 26 empfängt außerdem Referenzspannungen VrefH und VrefL, die für nachfolgend beschriebene Vergleichszwecke benutzt werden. Das Ausgabesignal des Empfängers 26 ist ein Dateneingabesignal Din1 des Bausteins 20.
Der Sendeempfänger 42 des Bausteins 40 ist vorzugsweise an den Sendeempfänger 22 des Bausteins 20 angepasst. Der Sendeempfänger 42 umfasst einen Treiber 44 und einen Empfänger 46, die wie der Treiber und Empfänger im Sendeempfänger 22 angeschlossen sind. Der Treiber 44 erhält als Eingabesignal ein internes Datensignal Dout2 und der Empfänger 46 erzeugt ein Dateneingabesignal Ding.
Die Halbleiterbausteine 20 und 40 können in der in 1 dargestellten Weise miteinander verbunden sein, indem die Ausgänge der Treiber 24 und 44 mit einer Übertragungsleitung 30 verbunden sind. Bei diesem Schaltungsaufbau bestimmt der Treiberzustand der beiden Treiber 24 und 44 eine Spannung V_BL auf der Übertragungsleitung 30. Ein gemeinsamer Referenzspannungsgenerator 32 erzeugt die Referenzspannungen VrefH und VrefL für beide Schaltungen bzw. Bausteine.
2 zeigt Signalverläufe zur Darstellung des gleichzeitigen Datenaustausches zwischen den Bausteinen 20 und 40 über die Übertragungsleitung 30. Das Ausgabesignal Dout1 ist während Zeitperioden T1, T2 und T5 auf einem hohen Pegel. Das Ausgabesignal Dout2 ist während Zeitperioden T1, T3 und T5 auf einem hohen Pegel. Entsprechend treiben während der Zeitperiode T1 beide Treiber 24 und 44 die Spannung V_BL auf der Übertragungsleitung auf einen hohen Pegel, beispielsweise auf eine obere Rail-, d. h. Bahnspannung V_h. Während der Zeitperiode T2 versucht der Treiber 24 die Spannung V_BL auf einen hohen Pegel zu treiben und der Treiber 44 versucht die Spannung V_BL auf einen niedrigen Pegel, beispielsweise auf eine untere Rail-, d. h. Bahnspannung V_I, zu treiben. Bei angepassten Treibern nimmt die Spannung V_BL einen Zwischenspannungspegel V_mid an, der in der Mitte zwischen der oberen Bahnspannung V_h und der unteren Bahnspannung V_I liegt. Während der Zeitperiode T3 werden beide Treiber 24, 44 umgekehrt und die Spannung V_BL bleibt auf dem Zwischenspannungspegel V_mid. Während der Zeitperiode T4 treiben beide Treiber 24, 44 die Spannung V_BL auf den niedrigen Pegel V_I.
Die Empfänger 26 und 46 bestimmen während jeder Zeitperiode den Treiberzustand des jeweils anderen Bausteins, indem sie eine passende Vergleichsspannung basierend auf dem bekannten Treiberzustand ihres eigenen Treibers auswählen. Während der Zeitperioden T1 und T2 weiß der Empfänger 26 beispielsweise, dass der Treiber 24 die Übertragungsleitung 30 mit hohem Pegel treibt und dass dadurch die Spannung V_BL nur zwei mögliche Werte annehmen kann, nämlich den Spannungspegel V_h, wenn der Treiber 44 die Übertragungsleitung ebenfalls mit hohem Pegel treibt, oder den Spannungspegel V_mid, wenn der Treiber 44 die Übertragungsleitung 30 mit niedrigem Pegel treibt. Daher wählt der Empfänger 26 während der Zeitperiode T1 die Referenzspannung VrefH in Reaktion auf den hohen Pegel des Ausgabesignals Dout1 aus und vergleicht dann die Spannung V_BL auf hohem Pegel V_h mit der Spannung VrefH, die ¾ einer Spannung V_DD ist, und gibt das Signal Din1 mit hohem Pegel aus. Während der Zeitperiode T2 wählt der Empfänger 26 in Reaktion auf den hohen Pegel des Signals Dout1 ebenfalls die Referenzspannung VrefH aus und vergleicht dann die Spannung V_BL auf dem Pegel V_mid mit VrefH, die ¾ der Spannung V_DD ist, und gibt das Signal Din1 mit niedrigem Pegel aus. Während der Zeitperiode T3 wählt der Empfänger 26 in Reaktion auf den niedrigen Pegel des Signals Dout1 die Referenzspannung VrefL aus und vergleicht dann die Spannung V_BL auf dem Pegel V_mid mit VrefL, die ¼ der Spannung V_DD ist, und gibt das Signal Din1 mit hohem Pegel aus. Während der Zeitperiode T4 wählt der Empfänger 26 in Reaktion auf den niedrigen Pegel des Signals Dout1 ebenfalls die Referenzspannung VrefL aus und vergleicht dann die Spannung V_BL auf dem niedrigen Pegel mit VrefL, die ¼ der Spannung V_DD ist, und gibt das Signal Din1 mit niedrigem Pegel aus. Der Empfänger 46 arbeitet in gleicher Weise, jedoch basierend auf dem bekannten Zustand des Treibers 44, um den Treiberzustand des Treibers 24 zu ermitteln.
In manchen Ausführungsformen des Standes der Technik werden die Referenzsignale VrefH und VrefL in jedem Baustein getrennt erzeugt. Einige Empfänger benutzen Multiplexerschaltungen mit dem Signal Dout als Auswahlsignal, um zu bestimmen, welches der beiden Referenzsignale mit der Spannung V_BL verglichen wird. Andere Empfänger benutzen eine Pufferschaltung um selektiv eines der beiden Referenzsignale VrefH, VrefL für den Vergleich mit der Spannung V_BL zu erzeugen.
In herkömmlichen Bausteinen vergleichen die SBD-Empfänger die Spannung V_BL mit einer der Referenzspannungen VrefL und VrefH, die 0,25 V_DD bzw. 0,75 V_DD repräsentieren, in Abhängigkeit vom Wert des Signals Dout des zugehörigen SBD-Bausteins. Wie aus 3A ersichtlich ist, vergleicht der Empfänger 26 aus 1 die Spannung V_BL mit der Spannung 0,75 V_DD während der Zeitperioden T1, T2 und T5 und mit der Spannung 0,25 V_DD während der Zeitperioden T3 und T4. Entsprechend vergleicht der Empfänger 46 aus 1, wie aus 3B ersichtlich ist, die Spannung V_BL mit der Spannung 0,75 V_DD während der Zeitperioden T1, T3 und T5 und mit der Spannung 0,25 V_DD während der Zeitperioden T2 und T4. Entsprechend ist in jeder Zeitperiode die maximale Span nungsdifferenz, die an dem entsprechenden Empfänger anliegt, 0,25 V_DD oder sehr nahe an dem Wert 0,25 V_DD. Diese kleine Spanne kann leicht durch Rauschen oder Treiberfehlanpassungen vermindert werden und kann auch wesentlich durch kleine Abweichungen der Referenzspannungen VrefL und VrefH beeinflusst werden, die keine Spannungen sind, die naturgemäß während der Signalübertragung von den SBD-Bausteinen erzeugt werden.
Die Offenlegungsschrift US 2002/0041193 A1 offenbart einen Empfänger für bidirektionale Datenübertragung über eine Signalleitung, wobei der Empfänger einen Hybridschaltkreis aufweist, der zum Trennen eines empfangenen Signals von einer Spannung auf der Signalleitung verwendet wird. Ein Entscheidungsschaltkreis entscheidet über den logischen Wert des empfangenen Signals, der dann vom Hybridschaltkreis als Ausgangssignal abgegeben wird.
Die Patentschriften US 6.453.422 B1 und US 5.541.535 A offenbaren Sende-/Empfangsschaltungen zur gleichzeitigen bidirektionalen Daten übertragung, wie sie in Halbleiterchips implementierbar sind, wobei der Chip einen Treiber und einen Empfänger aufweist. Der Empfänger vergleicht eine Spannung auf einer Übertragungsleitung mit einer von zwei Referenzspannungen, die ihm von einer Referenzauswahlschaltung in Abhängigkeit vom Eingangssignal des Treibers zugeführt wird.
Aufgabe der Erfindung ist es, eine Eingabe-/Ausgabeschaltung zur gleichzeitigen bidirektionalen Datenübertragung zur Verfügung zu stellen, die von den genannten Störungen relativ unbeeinflusst ist, sowie eine zugehörige integrierte Schaltung und ein zugehöriges System und ein zugehöriges Verfahren anzugeben.
Die Erfindung löst diese Aufgabe durch eine Eingabe-/Ausgabeschaltung zur gleichzeitigen bidirektionalen Datenübertragung mit den Merkmalen des Patentanspruchs 1, durch eine integrierte Schaltung mit den Merkmalen des Patentanspruchs 18, durch ein System mit den Merkmalen des Patentanspruchs 19 und durch ein Dekodierverfahren mit den Merkmalen des Patentanspruchs 21.
Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt.
Es zeigen:
1 ein Schaltbild von zwei herkömmlichen SBD-Sendeempfängern in getrennten Halbleiterbausteinen, die durch eine Übertragungsleitung verbunden sind;
2 ein Signalverlaufsdiagramm zur Veranschaulichung von Dateneingabewert-/Datenausgabewertverhältnissen der Sendeempfänger aus 1;
3A und 3B jeweils ein Signalverlaufsdiagramm zur Darstellung von Vergleichsvorgängen der Sendeempfänger aus 1 für unterschiedliche Treiberzustände;
4 ein Schaltbild eines Ausführungsbeispiels von zwei erfindungsgemäßen SBD-Sendeempfängern, die durch eine Übertragungsleitung verbunden sind;
5A und 5B jeweils ein Signalverlaufsdiagramm zur Darstellung von Vergleichsvorgängen der beiden Sendeempfänger aus 4 für unterschiedliche Treiberzustände;
6 ein Schaltbild eines weiteren Ausführungsbeispiels von zwei erfindungsgemäßen SBD-Sendeempfängern, die durch eine Übertragungsleitung verbunden sind;
7A und 7B jeweils ein Signalverlaufsdiagramm zur Darstellung von Vergleichsvorgängen der beiden Sendeempfänger aus 6 für unterschiedliche Treiberzustände;
8 und 9 ein Schaltbild einer Empfängerschaltung bzw. einer Referenzauswahlschaltung für einen erfindungsgemäßen Aufbau;
10 ein Schaltbild eines zu 9 alternativen Ausführungsbeispiels einer Referenzauswahlschaltung;
11 ein Schaltbild eines zu 8 alternativen Ausführungsbeispiels einer Empfängerschaltung; und
12 ein Schaltbild einer Treiberschaltung für einen erfindungsgemäßen Aufbau.
Die erfindungsgemäßen Ausführungsbeispiele ersetzen den einfachen Vergleich, den herkömmliche SBD-Empfänger zwischen einer Spannung auf einer Übertragungsleitung und einer synthetisierten Referenzspannung von 0,25 V_DD und 0,75 V_DD ausführen. Kurz gesagt benutzen erfindungsgemäß die verschiedenen Empfänger zwei Vergleichsspannungen, die jeweils einen von zwei Spannungswerten approximieren, die auf einer SBD-Übertragungsleitung auftreten können.
4 zeigt einen Aufbau 50 mit zwei Halbleiterbausteinen 60 und 70, die über zwei Übertragungsleitungen 80 und 90 miteinander verbunden sind. Der Baustein 60 umfasst eine SBD-Eingabe-/Ausgabeschaltung (SBD-E/A-Schaltung) 100 und der Baustein 70 umfasst eine SBD-E/A-Schaltung 200. Die Übertragungsleitung 80 ist an einem Ende mit einem Eingabe-/Ausgabeanschluss 120 der SBD-E/A-Schaltung 100 und am anderen Ende mit einem Eingabe-/Ausgabeanschluss 220 der SBD-E/A-Schaltung 200 verbunden. Die Übertragungsleitung 90 ist mit einem VREFM-Generator 190 im Baustein 60 verbunden, um den Baustein 70 mit einer Spannung VREFM zu versorgen. Alternativ kann jeder Baustein 60, 70 eine eigene Referenzspannung VREFM erzeugen oder der VREFM-Generator kann nur im Baustein 70 angeordnet sein. Der VREFM-Generator 190 kann auch andere, nicht dargestellte SBD-E/A-Schaltungen in den beiden Bausteinen 60, 70 mit der Referenzspannung VREFM versorgen.
Die SBD-E/A-Schaltung 100 umfasst eine Treiberschaltung 110, eine Referenzauswahlschaltung 130 und einen Empfänger 150. Die Treiber schaltung 110 kann in herkömmlicher Weise arbeiten, um ein Ausgabesignal Dout1 über den Anschluss 120 auf die Übertragungsleitung 80 zu treiben. Die Referenzauswahlschaltung 130 benutzt das Ausgabesignal Dout1, um eine erste Referenzspannung VREFD1 auszuwählen und an den Empfänger 150 auszugeben. Der VREFM-Generator 190 versorgt den Empfänger 150 mit einer zweiten Referenzspannung VREFM. Ein dritter Eingabeanschluss des Empfängers 150 ist mit dem E/A-Anschluss 120 verbunden und versorgt daher den Empfänger 150 mit einer Spannung V_BL. Wie nachfolgend beschrieben wird, benutzt der Empfänger 150 die Referenzspannungen VREFD1 und VREFM und die Spannung V_BL von der Übertragungsleitung 80, um ein Signal Din1 auszugeben, welches ein von der SBD-E/A-Schaltung 200 gesendetes Signal Dout2 repräsentiert.
Die SBD-E/A-Schaltung 200 umfasst eine Treiberschaltung 210, eine Referenzauswahlschaltung 230 und einen Empfänger 250, die analog zu den entsprechenden Komponenten der SBD-E/A-Schaltung 100 ausgeführt sind.
Nachfolgend wird unter Bezugnahme auf die 5A die Funktionsweise des Empfängers 150 beschrieben, wobei vorausgesetzt wird, dass die Treiberschaltungen 110 und 210 in der Lage sind, die Übertragungsleitung 80 auf drei mögliche Spannungspegel V_DD, V_SS und 0,5 (V_DD – V_SS) zu treiben. Um die Beschreibung zu vereinfachen, wird vorausgesetzt, dass der Spannungspegel V_SS = 0 V ist. Selbstverständlich können auch andere Werte für den Spannungspegel V_SS gewählt werden und die Spannungspegel V_DD und V_SS repräsentieren aufgrund von Treiberbegrenzungen in anderen Anwendungen eventuell keine vollständigen Bahnspannungen.
Während Zeitperioden T1 und T2 ist das Ausgabesignal Dout1 auf einem hohen logischen Wert und deshalb sind V_DD und V_DD/2 die beiden möglichen, zu erwartenden Werte von V_BL. Da das Ausgabesignal Dout1 auf hohem Pegel ist, setzt der VREFM-Generator 190 die Referenzspannung VREFM auf den Pegel V_DD/2 und die Referenzauswahlschaltung 130 setzt die Referenzspannung VREFD1 auf den Pegel V_DD. Anders ausgedrückt, setzt die Referenzauswahlschaltung 130 die Referenzspannung VREFD1 auf den Pegel V_SS, wenn das Ausgabesignal Dout1 auf niedrigem Pegel ist. Die Referenzauswahlschaltung 230 arbeitet auf die gleiche Weise wie die Referenzauswahlschaltung 130. Daher vergleicht der Empfänger 150 die Spannung V_BL mit dem Spannungspegel V_DD und dem Spannungspegel V_DD/2 und setzt ein Eingabesignal Din1 auf einen hohen logischen Wert, wenn der Pegel der Spannung V_BL näher am Spannungspegel V_DD ist (siehe Zeitperiode T1), da der Empfänger 150 die Spannung V_BL, die den Spannungspegel V_DD aufweist, mit der Referenzspannung VREFM vergleicht, die den Spannungspegel V_DD/2 aufweist. Das Eingabesignal Din1 wird auf einen niedrigen logischen Wert gesetzt, wenn der Pegel der Spannung V_BL näher am Spannungspegel V_DD/2 ist (siehe Zeitperiode T2), da der Empfänger 150 die Spannung V_BL, die den Spannungspegel V_DD/2 aufweist, mit der Referenzspannung VREFD1 vergleicht, die den Spannungspegel V_DD aufweist.
Während Zeitperioden T3 und T4 ist das Ausgabesignal Dout1 auf einem niedrigen logischen Wert und daher sind die beiden möglichen, zu erwartenden Werte der Spannung V_BL die Pegel V_DD/2 und V_SS. Entsprechend setzt die Referenzauswahlschaltung 130 die Referenzspannung VREFD1 auf den Pegel V_SS. Daher vergleicht der Empfänger 150 die Spannung V_BL mit dem Spannungspegel V_DD/2 und dem Spannungspegel V_SS und setzt das Eingabesignal Din1 auf einen hohen logischen Wert, wenn die Spannung V_BL näher am Spannungspegel V_DD/2 ist (siehe Zeitperiode T3), da der Empfänger 150 die Spannung V_BL mit der Referenzspannung VREFD1 vergleicht, die den Spannungspegel V_SS aufweist. Das Eingabesignal Din1 wird auf einen niedrigen logischen Wert gesetzt, wenn die Spannung V_BL näher am Spannungspegel V_SS ist (siehe Zeitperiode T4), da der Empfänger 150 die Spannung V_BL mit der Referenzspannung VREFM vergleicht, die den Spannungspegel V_DD/2 aufweist.
5B zeigt die gleichen Vorgänge für die SBD-E/A-Schaltung 200 für die gleiche Dout1/Dout2-Treibersequenz.
6 zeigt eine Konfiguration 55 mit zwei Halbleiterbausteinen 65 und 75, die über drei Übertragungsleitungen 85, 95 und 97 miteinander verbunden sind. Der Baustein 65 umfasst eine SBD-Eingabe-/Ausgabeschaltung (SBD-E/A-Schaltung) 300, einen VREFM1-Generator 380 und einen VREFM2-Generator 390. Der Baustein 75 umfasst eine SBD-E/A-Schaltung 400, einen VREFM1-Generator 480 und einen VREFM2-Generator 490. Die Übertragungsleitung 85 ist an einem Ende mit einem Eingabe-/Ausgabeanschluss 320 der SBD-E/A-Schaltung 300 und am anderen Ende mit einem Eingabe-/Ausgabeanschluss 420 der SBD-E/A-Schaltung 400 verbunden. Die Übertragungsleitung 95 verbindet den VREFM1-Generator 380 des einen Bausteins 65 mit dem VREFM2-Generator 490 des anderen Bausteins 75. Die Übertragungsleitung 97 verbindet den VREFM2-Generator 390 des einen Bausteins 65 mit dem VREFM1-Generator 480 des anderen Bausteins 75.
Die SBD-E/A-Schaltung 300 umfasst eine Treiberschaltung 310 und einen Empfänger 350, der funktionell eine interne Referenzauswahlschaltung einschließt. Die Treiberschaltung 310 kann in herkömmlicher Weise betrieben werden, um ein Ausgabesignal Dout1 über den Anschluss 320 auf die Übertragungsleitung 85 zu treiben. Der Empfänger 350 empfängt das Ausgabesignal Dout1, welches er benutzt, um einen zugehörigen Teil des Empfängers zu betreiben. Der Empfänger 350 wird mit fünf Vergleichsspannungen versorgt: Bahnspannungen V_DD und V_SS, eine Spannung V_BL und Referenzspannungen VREFM1 und VREFM2, die von dem jeweiligen Referenzgenerator 380 bzw. 390 erzeugt werden. Wie nachfolgend beschrieben wird, benutzt der Empfänger 350 diese Spannungen, um ein Signal Din1 auszugeben, welches für ein von der SBD-E/A-Schaltung 400 gesendetes Signal Dout2 repräsentativ ist.
Die SBD-E/A-Schaltung 400 umfasst eine Treiberschaltung 410 und einen Empfänger 450, die im Wesentlichen analog zu den entsprechenden Komponenten der SBD-E/A-Schaltung 300 ausgeführt sind.
Die Nutzung von zwei Mittelpunktreferenzspannungen VREFM1 und VREFM2 in jedem Baustein berücksichtigt die Möglichkeit, dass die Treiber 310 und 410 nicht perfekt aneinander angepasst sind. In einem solchen Fall können leichte Unterschiede der Spannung V_BL beobachtet werden, wenn der Treiber 310 versucht, die Leitung auf einen hohen Pegel zu treiben, und der Treiber 410 versucht, die Leitung auf einen niedrigen Pegel zu treiben, verglichen mit dem Zustand, wenn der Treiber 310 versucht, die Leitung auf einen niedrigen Pegel zu treiben, und der Treiber 410 versucht, die Leitung auf einen hohen Pegel zu treiben (siehe 7A: Spannungspegel V_MID1 und V_MID2 für die Spannung V_BL in den Zeitperioden T2 bzw. T3). Um die Genauigkeit des Empfangsvorgangs zu verbessern, werden zwei verschiedene Mittelpunktsspannungen berechnet und in diesen beiden Situationen benutzt.
Der Generator 380 ist an den Treiber 310 – oder zumindest an einen Pull-up-Teil des Treibers 310 – angepasst und hat einen Eingabeanschluss, der bei diesem Ausführungsbeispiel permanent mit der Spannung V_DD oder möglicherweise mit einem Signal mit hohem logischem Pegel verbunden ist. Daher versucht der Generator 380 im Betrieb ständig, die Übertragungsleitung 95 mit der gleichen Stärke auf hohen logischen Pegel zu treiben, mit welcher der Treiber 310 versucht, die Übertragungsleitung 85 auf hohen Pegel zu treiben, wenn das Ausgabesignal Dout1 auf hohem logischem Pegel ist.
Der Generator 490 ist an den Treiber 410 – oder zumindest an einen Pull-down-Teil des Treibers 410 – angepasst und hat einen Eingabeanschluss, der bei diesem Ausführungsbeispiel permanent mit der Spannung V_SS oder möglicherweise einem Signal mit niedrigem logischem Pegel verbunden ist. Daher versucht der Generator 490 im Betrieb ständig, die Übertragungsleitung 95 mit der gleichen Stärke auf einen niedrigen logischen Pegel zu treiben, mit welcher der Treiber 410 versucht, die Übertragungsleitung 85 auf niedrigen Pegel zu treiben, wenn das Ausgabesignal Dout2 auf niedrigem logischem Pegel ist.
Werden die Generatoren 380 und 490 über die Übertragungsleitung 95 miteinander verbunden, dann wird der Empfänger 350 mit einem Referenzspannungswert VREFM1 versorgt, der genau an den Pegel der Spannung V_BL angepasst ist, wenn Dout1 auf hohem logischem Pegel ist und Dout2 auf niedrigem logischem Pegel ist, sogar dann, wenn die Treiber 310 und 410 nicht perfekt aneinander angepasst sind. Der gleiche Wert wird als Spannung VREFM2 an den Empfänger 450 angelegt.
Die Generatoren 390 und 480 sind entsprechend ihren jeweiligen Gegenstücken 490 und 380 aufgebaut und über die Übertragungsleitung 97 miteinander verbunden. Entsprechend wird eine Spannung mit einem Pegel VREFM2 an den Empfänger 350 angelegt, der genau an den Pegel der Spannung V_BL angepasst ist, wenn Dout1 auf niedrigem logischen Pegel ist und Dout2 auf hohem logischem Pegel ist, sogar dann, wenn die Treiber 310 und 410 nicht perfekt aneinander angepasst sind. Der gleiche Wert wird als Spannung VREFM1 an den Empfänger 450 angelegt.
Die Funktionsweise der Empfänger 350 und 450 wird durch Erläuterung der 7A und 7B deutlicher. Wie aus 7A ersichtlich ist, ist das Ausgabesignal Dout1 während der Zeitperioden T1 und T2 auf einem hohen logischen Wert und deshalb sind die beiden möglichen, zu erwartenden Werte von V_BL die Pegel V_DD und V_MID1. Entsprechend aktiviert der Empfänger 350 den Teil seiner Schaltung, der die Spannung V_BL mit den Spannungen V_DD und VREFM1 vergleicht, und setzt das Eingabesignal Din1 auf einen hohen logischen Pegel, wenn die Spannung V_BL näher an dem Spannungspegel V_DD liegt (siehe Zeitperiode T1), und auf einen niedrigen logischen Pegel, wenn die Spannung V_BL näher an dem Spannungspegel V_MID1 liegt (siehe Zeitperiode T2), da während der Zeitperiode T2 der Pegel der Spannung VREFM1 höher als die Spannung V_BL auf dem Pegel von V_MID1 ist.
Während der Zeitperioden T3 und T4 ist das Ausgabesignal Dout1 auf einem niedrigen logischen Wert und deshalb sind die beiden möglichen, zu erwartenden Werte von V_BL die Pegel V_MID2 und V_SS. Entsprechend aktiviert der Empfänger 350 den Teil seiner Schaltung, der die Spannung V_BL mit den Spannungen V_MID2 und V_SS vergleicht, und setzt das Eingabesignal Din1 auf einen hohen logischen Pegel, wenn die Spannung V_BL näher an dem Spannungspegel V_MID2 liegt (siehe Zeitperiode T3) und auf einen niedrigen logischen Pegel, wenn die Spannung V_BL näher an dem Spannungspegel V_SS liegt.
7B zeigt die gleichen Vorgänge für den Empfänger 450. Da der Treiber 410 gegensätzlich zum Treiber 310 treibt, wenn die Spannung V_BL einem der Spannungspegel V_MID1 oder V_MID2 entspricht, ist in diesem Fall der Pegel der Spannung VREFM1 ebenfalls höher als der Pegel der Spannung VREFM2. Daher gibt der Empfänger 450 während der Zeitperiode T2 das Eingabesignal Din2 mit hohem Pegel aus, da die Spannung V_BL, die auf dem Pegel V_MID1 liegt, höher als die Spannung VREFM2 ist.
8 zeigt ein Schaltbild einer möglichen Realisierung des Empfängers 150 oder 250 aus 4. Der Empfänger 150 umfasst hierbei zwei Differenzverstärker 151 und 153 und eine Lastschaltung 155.
Die Lastschaltung 155 umfasst einen ersten und einen zweiten angepassten Lastwiderstand R_L. Ein Ende von jedem der Widerstände ist mit der Spannung V_DD verbunden. Das andere Ende des ersten Widerstandes ist mit einem ersten Differenzausgabeknoten OUT verbunden und das andere Ende des zweiten Widerstandes ist mit einem zweiten Differenzausgabeknoten OUTB verbunden. Eine nicht dargestellte Ausgabestufe wandelt die zwischen den Knoten OUT und OUTB anliegende Spannungsdifferenz in ein logisches Signal Din um.
Der Differenzverstärker 151 umfasst zwei angepasste n-Kanal-MOSFET-Transistoren N1 und N2 vom Verarmungstyp und einen dritten n-Kanal-MOSFET-Transistor N3. Der Transistor N3 umfasst einen Drainanschluss, der mit einem Zweigstromknoten verbunden ist, einen Sourceanschluss, der mit der Spannung V_SS verbunden ist, und einen Gateanschluss, der mit einem Eingabeknoten BIAS verbunden ist. Der Knoten BIAS wird von einer nicht dargestellten Vorspannungsschaltung gesetzt, die den Zweigstrom I_A, der vom Zweigstromknoten durch den Transistor N3 fließt, so einstellt, dass der Transistor N3 als Stromquelle für den Differenzverstärker 151 agiert.
Die Sourceanschlüsse der angepassten Transistoren N1 und N2 sind mit dem Zweigstromknoten verbunden und teilen daher den Zweigstrom I_A gemäß der an ihren Gateanschlüssen anliegenden Differenzspannung. Der Gateanschluss des Transistors N1 empfängt das Signal VREFM vom VREFM-Generator 190 aus 4 und der Gateanschluss des Transistors N2 empfängt das Leitungsspannungssignal V_BL. Der Drainanschluss des Transistors N1 ist mit dem Ausgabeknoten OUT und der Drainanschluss des Transistors N2 ist mit dem Ausgabeknoten OUTB verbunden.
Der Differenzverstärker 153 ist identisch wie der Differenzverstärker 151 aufgebaut. Der Differenzverstärker 153 umfasst zwei angepasste n-Kanal-MOSFET-Transistoren N4 und N5 vom Verarmungstyp und einen dritten n-Kanal-MOSFET-Transistor N6. Der Transistor N6 umfasst einen Drainanschluss, der mit einem Zweigstromknoten verbunden ist, einen Sourceanschluss, der mit der Spannung V_SS verbunden ist, und einen Gateanschluss, der mit dem Eingabeknoten BIAS verbunden ist. Der Knoten BIAS stellt den Zweigstrom I_B, der von diesem Zweigstromknoten durch den Transistor N6 fließt, so ein, dass der Transistor N6 als Stromquelle für den Differenzverstärker 153 agiert und dass gilt: I_A = I_B.
Die Sourceanschlüsse der angepassten Transistoren N4 und N5 sind mit dem Zweigstromknoten verbunden und teilen daher den Zweigstrom I_B gemäß der an ihren Gateanschlüssen anliegenden Differenzspannung. Der Gateanschluss des Transistors N4 empfängt das Leitungsspannungssignal V_BL und der Gateanschluss des Transistors N5 empfängt das Signal VREFD1 von der Referenzauswahlschaltung 130 aus 4. Der Drainanschluss des Transistors N5 ist mit dem Ausgabeknoten OUT und der Drainanschluss des Transistors N4 ist mit dem Ausgabeknoten OUTB verbunden.
Da beide Differenzverstärker 151 und 153 mit der Lastschaltung 155 verbunden sind, muss der Zweigstrom I_A und der Zweigstrom I_B von der positiven Bahnspannung V_DD durch die Lastschaltung 155 fließen. Der kombinierte Strom I_A + I_B wird zwischen den Lastwiderständen in Abhängigkeit von den Werten der Spannungen VREFM, VREFD1 und V_BL aufgeteilt. Im Fall der Zustände aus 5A wird beispielsweise während der Zeitperiode T1, in der V_BL = VREFD1 = V_DD und VREFM = V_DD/2 ist, der Transistor N2 stärker getrieben als der Transistor N1 und führt daher mehr als die Hälfte des Zweigstromes I_A, wodurch die Spannung am Knoten OUTB gegenüber der Spannung am Knoten OUT abfällt. Die Transistoren N4 und N5 werden ungefähr gleich stark getrieben und teilen daher den Strom I_B in gleiche Teile auf, wodurch als Ausgabe des Verstärkers 153 keine Differenzspannung über den Knoten OUT/OUTB auftritt. Der verbleibende Effekt ist eine positive Differenzspannung zwischen den Knoten OUT und OUTB, die anzeigt, dass Din auf einen hohen logischen Wert gesetzt werden sollte.
Für die Zeitperiode T2 aus 5A gilt: VREFD1 verbleibt auf dem Pegel V_DD und VREFM verbleibt auf dem Pegel V_DD/2 ist, aber die Spannung V_BL fällt auf den Pegel V_DD/2. Entsprechend werden die Transistoren N1 und N2 ungefähr gleich stark getrieben und teilen daher den Strom I_A in gleiche Teile auf, wodurch als Ausgabe des Verstärkers 151 keine Differenzspannung über den Knoten OUT/OUTB auftritt. Der Transistor N5 wird jedoch stärker getrieben als der Transistor N4 und führt daher mehr als die Hälfte des Zweigstromes I_B, wodurch die Spannung am Knoten OUT gegenüber der Spannung am Knoten OUTB abfällt. Der verbleibende Effekt ist eine negative Differenzspannung zwischen den Knoten OUT und OUTB, die anzeigt, dass Din auf einen niedrigen logischen Wert gesetzt werden sollte.
Für die Zeitperiode T3 aus 5A gilt: V_BL = VREFM = V_DD/2, aber die Referenzauswahlschaltung 130 setzt die Spannung VREFM = V_SS. Entsprechend werden die Transistoren N1 und N2 ungefähr gleich stark getrieben und teilen daher den Strom I_A in gleiche Teile auf, wodurch als Ausgabe des Verstärkers 151 keine Differenzspannung über den Knoten OUT/OUTB auftritt. Der Transistor N4 wird jedoch stärker getrieben als der Transistor N5 und führt daher mehr als die Hälfte des Zweigstromes I_B, wodurch die Spannung am Knoten OUTB gegenüber der Spannung am Knoten OUT abfällt. Der verbleibende Effekt ist eine positive Diffe renzspannung zwischen den Knoten OUT und OUTB, die anzeigt, dass Din auf einen hohen logischen Wert gesetzt werden sollte.
Für die Zeitperiode T4 aus 5A gilt schließlich: VREFD1 verbleibt auf dem Pegel V_SS und VREFM verbleibt auf dem Pegel V_DD/2, aber die Spannung V_BL fällt auf den Pegel V_SS. Daher wird unter diesen Bedingungen der Transistor N1 stärker getrieben als der Transistor N2 und führt daher mehr als die Hälfte des Zweigstromes I_A, wodurch die Spannung am Knoten OUT gegenüber der Spannung am Knoten OUTB abfällt. Die Transistoren N4 und N5 werden ungefähr gleich stark getrieben und teilen daher den Strom I_B in gleiche Teile auf, wodurch als Ausgabe des Verstärkers 153 keine Differenzspannung über den Knoten OUT/OUTB auftritt. Der verbleibende Effekt ist eine negative Differenzspannung zwischen den Knoten OUT und OUTB, die anzeigt, dass Din auf einen niedrigen logischen Wert gesetzt werden sollte.
Einige Vorteile dieser Ausführungsform sind sofort ersichtlich. Erstens arbeiten die beiden Differenzverstärker nominell komplementär zueinander. Empfängt einer der beiden Differenzverstärker eine Eingabespannungsdifferenz, dann empfängt der andere keine Eingabespannungsdifferenz und daher können beide Differenzverstärker die gleiche Lastschaltung treiben, um ein gemeinsames Ausgabesignal zu erzeugen. Zweitens korrespondieren die Referenzwerte alle mit Werten, die von der Übertragungsleitung 80 erzeugt werden, und können daher ziemlich genau erzeugt werden. Drittens entspricht die Differenzeingabespannung, die nominell verstärkt wird, einem Wert von 0,5 V_DD, während bei den bekannten Einzelverstärkerkonfigurationen der Differenzsignalwert für die gleiche Leitungsspannung nur 0,25 V_DD ist.
Für niedrige zu übertragende Spannungssignale ist die Ausführungsform aus 8 besonders vorteilhaft, da sie größere Differenzeingabespannungen verwendet und daher eine verbesserte Rauschtoleranz aufweist.
So versuchen beispielsweise im Fall, in dem V_DD = 1 V und V_SS = 0 V ist, zwei Treiber gleichzeitig die Spannung V_BL auf den Pegel V_DD zu treiben. Die Spannung V_BL nimmt aber durch Rauschen oder andere Effekte nur einen Wert von V_BL = 0,8 V an. Ein herkömmlicher Empfänger würde die Spannung V_BL = 0,8 V mit der Referenzspannung VREFH = 0,75 V vergleichen und versuchen, den logisch hohen Signalzustand aus einer Spannungsdifferenz von 0,05 V zu sensieren. Der erfindungsgemäße Empfänger 150 jedoch verstärkt ein Spannungsdifferenzsignal von 0,3 V im Differenzverstärker 151 und eine entgegengesetzte Spannungsdifferenz von –0,2 V im Differenzverstärker 153, was einer Verstärkung einer Spannungsdifferenz von 0,1 V bei einem herkömmlichen Empfänger entspricht. Daher hat der Empfänger 150 eine doppelt so große Rauschtoleranz wie der herkömmlichen Empfänger.
9 zeigt eine mögliche Realisierung für die Referenzauswahlschaltung 130 aus 4. Eine niedrige Spannung VL ist an den Sourceanschluss eines p-Kanal-MOSFET-Transistors P7 angelegt und eine hohe Spannung VH ist an den Sourceanschluss eines n-Kanal-MOSFET-Transistor N7 angelegt. Die Drainanschlüsse der Transistoren P7 und N7 sind miteinander verbunden, um das Ausgabesignal VREFD1 der Referenzauswahlschaltung 130 auszugeben. Gateanschlüsse der Transistoren P7 und N7 sind beide mit dem Signal Dout1 verbunden. Ist Dout1 auf einem hohen logischen Pegel, dann wird die Spannung VH als Signal VREFD1 weitergeleitet, und wenn Dout1 einen niedrigen logischen Pegel hat, wird die Spannung VL als Signal VREFD1 ausgegeben. Die Spannungen VL und VH können bei Bedarf eingestellt werden, um die Schwellwertspannungen der Transistoren P7 und N7 zu berücksichtigen, so dass das Signal VREFD1 hohe und niedrige Leitungsspannungen approximiert.
10 zeigt ein Schaltbild einer zweiten Realisierung der Referenzauswahlschaltung 130 aus 4. Zwei Übertragungsgatter T1 und T2 sind beide mit dem Ausgabesignal VREFD1 der Referenzauswahlschaltung 130 verbunden. Eine niedrige Spannung VL ist mit einem Eingabeanschluss des Übertragungsgatters T1 und eine hohe Spannung VH ist mit einem Eingabeanschluss des Übertragungsgatters T2 verbunden. Das Signal Dout1 ist mit dem Eingabeanschluss eines Inverters I1 verbunden, der ein logisch invertiertes Signal Dout1# des Signals Dout1 erzeugt. Dout1 und Dout1# werden so an Steueranschlüsse des Übertragungsgatters T1 angelegt, dass T1 leitend geschaltet ist, wenn das Signal Dout1 einen logisch niedrigen Wert hat. Dout1 und Dout1# werden so an entgegengesetzte Steueranschlüsse des Übertragungsgatters T2 angelegt, dass T2 leitend geschaltet ist, wenn das Signal Dout1 einen logisch hohen Wert hat.
11 zeigt ein Schaltbild einer Realisierung für die Empfängerschaltung 350 aus 6, die vier Referenzspannungen V_DD, V_SS, VREFM1 und VREFM2 empfängt. Anstatt wie im Ausführungsbeispiel aus 4 bzw. 8 zwei Referenzspannungen auf einen Gateanschluss des gleichen Transistors (Transistor N5) zu multiplexen, wird im Ausführungsbeispiel aus 11 jede Referenzspannung an einen Gateanschluss eines eigenen Transistors in einem eigenen Differenzverstärker angelegt. Verschiedene Differenzverstärker werden abhängig vom Zustand des Signals Dout1 aktiviert oder deaktiviert.
Der Empfänger 350 umfasst in diesem Fall eine Lastschaltung 355 und Differenzverstärker 351, 353, die so aufgebaut sind wie die entsprechenden Komponenten im Empfänger 150. Im Empfänger 350 wird die Spannung VREFM1 jedoch an den Gateanschluss des Transistors N1 angelegt und am Gateanschluss des Transistors N5 wird die Spannung V_DD angelegt, da dies die beiden Vergleichsspannungen sind, die benutzt werden, wenn das Signal Dout1 auf einem hohen logischen Pegel ist.
Eine Steuerspannung BIAS1 wird an die Zweigstromtransistoren N3 und N6 angelegt, um passende Zweigströme I_A1 bzw. I_B1 zu erzeugen. Die Steuerspannung BIAS1 kann jedoch über einen Transistor N14 nach Masse kurzgeschlossen werden, wodurch die Transistoren N3 und N6 sperrend geschaltet werden. Das logische Signal Dout1 wird an den Eingabeanschluss eines Inverters I2 angelegt, um ein logisch invertiertes Signal Dout1# des Signals Dout1 zu erzeugen. Das Signal Dout1# wird an einen Gateanschluss des Transistors N14 angelegt, so dass der Transistor N14 sperrend geschaltet bleibt, wenn das Signal Dout1 einen hohen logischen Zustand hat (siehe Zeitperioden T1 und T2 aus 7A), wodurch die Differenzverstärker 351 und 353 einen Vergleichsvorgang durchführen, wie er bereits im Zusammenhang mit den Verstärkern 151 und 153 aus 8 beschrieben wurde. Ist das Signal Dout1 jedoch in einem niedrigen logischen Zustand (siehe Zeitperioden T3 und T4 aus 7A), dann schaltet das Signal Dout1# den Transistor N14 sperrend, um den Stromfluss über die Differenzverstärker 351 und 353 abzuschalten.
Der Empfänger 350 umfasst einen doppelten Satz von Differenzverstärkern 357 und 359, die aktiviert werden, wenn die Differenzverstärker 351 und 353 deaktiviert sind, und umgekehrt. Der Differenzverstärker 357 umfasst ein angepasstes Differenztransistorpaar N8 und N9 und einen Stromquellentransistor N10. Der Transistor N8 empfängt als Gatespannung die Spannung VREFM2. Der Transistor N9 empfängt als Gatespannung die Spannung V_BL. Vorzugsweise sind die Transistoren N8 und N9 auch an die Transistoren N1 und N2 angepasst, obwohl dies nicht unbedingt notwendig ist.
Der Differenzverstärker 359 umfasst ein angepasstes Differenztransistorpaar N11 und N12 und einen Stromquellentransistor N13. Der Transistor N11 empfängt als Gatespannung die Spannung V_BL. Der Transistor N12 empfängt als Gatespannung die Spannung V_SS. Vorzugsweise sind die Transistoren N11 und N12 auch an die Transistoren N4 und N5 angepasst, obwohl dies nicht unbedingt notwendig ist.
Eine Steuerspannung BIAS2 wird an Zweigstromtransistoren N10 und N13 angelegt, um Zweigströme I_A2 bzw. I_B2 zu erzeugen. Vorzugsweise ist die Steuerspannung BIAS1 gleich der Steuerspannung BIAS2 und die Transistoren N10 und N13 sind an die Transistoren N3 und N6 angepasst, so dass die Zweigströme I_A2 und I_B2 die gleichen Werte haben wie die Zweigströme I_A1 bzw. I_B1, wenn sie aktiviert sind. Die Steuerspannung BIAS2 kann über einen Transistor N15 nach Masse kurzgeschlossen werden, wodurch die Transistoren N10 und N13 sperrend geschaltet werden. Das Signal Dout1 wird an einen Gateanschluss des Transistors N15 angelegt, so dass der Transistor N15 sperrend geschaltet bleibt, wenn das Signal Dout1 einen niedrigen logischen Zustand hat (siehe Zeitperioden T3 und T4 aus 7A), wodurch die Differenzverstärker 357 und 359 einen Vergleichsvorgang durchführen, der bereits im Zusammenhang mit den Verstärkern 151 und 153 aus 8 beschrieben wurde. Ist das Signal Dout1 jedoch in einem hohen logischen Zustand (siehe Zeitperioden T1 und T2 aus 7A), dann schaltet das Signal Dout1 den Transistor N15 sperrend, um den Stromfluss über die Differenzverstärker 357 und 359 abzuschalten.
Die Steuerspannungen BIAS1 und BIAS2 können von eigenständigen Vorspannungsschaltungen erzeugt werden. Alternativ können die Steuerspannungen BIAS1 und BIAS2 von einer gemeinsamen Vorspannungsschaltung erzeugt werden, welche die Steuerspannungen BIAS1 und BIAS2 über nicht dargestellte Übertragungstransistoren liefert, welche die Steuersignale BIAS1 oder BIAS2 vom BIAS-Anschluss trennen, wenn die Steuersignale BIAS1 oder BIAS2 nach Masse kurzgeschlossen werden.
Treiber vom Invertertyp können in jedem der beschriebenen Ausführungsbeispiele verwendet werden. 12 zeigt ein alternatives Ausführungsbeispiel für die Treiberschaltung 110. Bei diesem Treiber 110 ist ein Widerstand 112 zwischen die Spannung V_DD und einem Ausgabeknoten 120 eingeschleift. Der Ausgabeknoten 120 ist über eine Reihenschaltung von zwei n-Kanal-Transistoren N20 und N21 ebenfalls mit der Spannung V_SS verbunden. Der Transistor N20 empfängt eine Gatespannung VGATE, die beispielsweise auf den Spannungspegel V_DD/2 festgelegt ist. Der Transistor N21 empfängt als Gatespannung ein Ausgabesignal eines Inverters I3, dessen Eingabeanschluss mit dem Signal Dout1 verbunden ist. Ist Dout1 auf einem hohen logischen Wert, dann ist der Transistor N21 sperrend geschaltet und der Knoten 120 wird über den Widerstand 112 hochgezogen. Ist Dout1 auf einem niedrigen logischen Wert, dann ist der Transistor N21 leitend geschaltet und der Knoten 120 wird durch die Transistoren N20 und N21 heruntergezogen. Der Treiber 110 hat eine kleine Eingangskapazität verglichen mit einem Treiber vom Invertertyp.
Selbstverständlich können viele verschiedene Abwandlungen der Ausführungsbeispiele vorgenommen werden, ohne den Grundgedanken der Erfindung zu verlassen. So kann die Schaltung aus 11 beispielsweise an ein System mit drei Referenzspannungen und nur einer Mittelpunktspannung angepasst werden, indem drei Differenzverstärker benutzt werden und der Differenzverstärker für die Mittelpunktspannung nicht geschaltet wird. Die Referenzauswahlschaltung 130 aus 4 kann beispielsweise auch so angepasst werden, dass zwei Mittelpunktspannungen gemultiplext werden können, wodurch der Empfänger aus 8 in dem System aus 6 benutzt werden kann. Spezielle Spannungswerte, Widerstandswerte, Transistorgrößen usw. wurden nicht spezifiziert, da sie sich von Ausführungsform zu Ausführungsform ändern können. Zudem können Funktionalitäten, die durch einen einzigen Funktionsblock dargestellt sind, durch Nutzung von mehreren Schaltun gen umgesetzt werden, und umgekehrt. Die beschriebenen Halbleiterbausteine bzw. integrierten Schaltungen können die verschiedensten Typen von Halbleiterbausteinen umfassen, in welche digitale Daten von anderen Schaltungen eingegeben werden und die digitale Daten an andere Schaltungen senden, beispielsweise Mikroprozessoren oder andere programmierbare Prozessoren, Speichersteuerschaltungen, Speicherbausteine, usw.

Claims

Eingabe-/Ausgabeschaltung zur gleichzeitigen bidirektionalen Datenübertragung mit – einer Treiberschaltung (110, 310) zum Treiben eines Treibereingabesignals (Dout1) auf eine Übertragungsleitung (80, 85), gekennzeichnet durch – einen Empfänger (150, 350), der gleichzeitig eine Spannung (VBL) auf der Übertragungsleitung (80, 85) mit zwei verschiedenen Spannungen (VREFD1, VREFM; VREFM1, VREFM2) vergleicht und anzeigt, welche der beiden verschiedenen Spannungen (VREFD1, VREFM; VREFM1, VREFM2) näher an der Spannung (VBL) auf der Übertragungsleitung (80, 85) liegt, und – eine Referenzauswahlschaltung (130), um wenigstens eine der beiden verschiedenen Spannungen (VREFD1, VREFM; VREFM1, VREFM2) basierend auf dem Zustand des Treibereingabesignals (Dout1) festzulegen oder zu steuern.
Eingabe-/Ausgabeschaltung nach Anspruch 1, dadurch gekennzeichnet, dass der Empfänger (150) einen ersten und zweiten Differenzverstärker (151, 153) umfasst, die mit einem gemeinsamen Ausgabeknoten (OUT, OUTB) verbunden sind, wobei jeder der beiden Differenzverstärker (151, 153) einen ersten und zweiten Eingabeknoten aufweist, wobei der erste Eingabeknoten der beiden Differenzverstärker (151, 153) mit der Übertragungsleitung (80) verbunden ist, der zweite Eingabeknoten des ersten Differenzverstärkers (151) mit einer ersten Referenzspannung (VREFD1) verbunden ist und der zweite Eingabeknoten des zweiten Differenzverstärkers (153) mit einer zweiten Referenzspannung (VREFM) verbunden ist.
Eingabe-/Ausgabeschaltung nach Anspruch 2, dadurch gekennzeichnet, dass der gemeinsame Ausgabeknoten einen ersten Differenzknoten (OUT) und einen zweiten Differenzknoten (OUTB) umfasst, der Empfänger (150) einen ersten und zweiten angepassten Lastwiderstand (RL) umfasst, wobei der erste Lastwiderstand (RL) zwischen einer ersten Versorgungsspannung (VDD) und dem ersten Differenzknoten (OUT) eingeschleift ist und der zweite Lastwiderstand (RL) zwischen der ersten Versorgungsspannung (VDD) und dem zweiten Differenzknoten (OUTB) eingeschleift ist und wenigstens einer der Differenzverstärker (151, 153) folgende Komponenten umfasst: – eine Stromquelle (N3, N6) zum Erzeugen eines Zweigstromes (IA, IB) in einem Zweigknoten, – einen ersten Feldeffekttransistor (N2, N4), dessen Gateanschluss mit dem ersten Eingabeknoten verbunden ist, dessen Drainanschluss mit dem ersten Differenzausgabeknoten (OUTB) verbunden ist und dessen Sourceanschluss mit dem Zweigstromknoten verbunden ist, und – einen zweiten, an den ersten Feldeffekttransistor (N2, N4) angepassten Feldeffekttransistor (N1, N5), dessen Gateanschluss mit dem zweiten Eingabeknoten verbunden ist, dessen Drainanschluss mit dem zweiten Differenzausgabeknoten (OUT) verbunden ist und dessen Sourceanschluss mit dem Zweigstromknoten verbunden ist.
Eingabe-/Ausgabeschaltung nach Anspruch 3, dadurch gekennzeichnet, dass die Stromquellen (N3, N6) der beiden Differenzverstärker (151, 153) aneinander angepasst sind.
Eingabe-/Ausgabeschaltung nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass der erste und zweite Feldeffekttransistor (N1, N2; N4, N5) der beiden Differenzverstärker (151, 153) aneinander angepasst sind.
Eingabe-/Ausgabeschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Referenzauswahlschaltung (130) einen Referenzgenerator umfasst, der die zweite Referenzspannung (VREFM) erzeugt, wobei der Referenzgenerator die zweite Referenzspannung (VREFM) auf eine Leitungsspannung mit einem hohen Pegel setzt, wenn das Treibereingabesignal (Dout1) einen hohen logischen Spannungspegel hat und auf eine Leitungsspannung mit einem niedrigen Pegel setzt, wenn das Treibereingabesignal (Dout1) einen niedrigen logischen Spannungspegel hat.
Eingabe-/Ausgabeschaltung nach Anspruch 6, dadurch gekennzeichnet, dass die Referenzauswahlschaltung (130) einen ersten und einen zweiten komplementären Durchgangstransistor (P7, N7) umfasst, deren Gateanschlüsse mit einem gemeinsamen Eingabeknoten verbunden sind, der das Treibereingabesignal (Dout1) empfängt, wobei der erste Durchgangstransistor (P7) im aktivierten Zustand einen niedrigen Spannungspegel (VL) an einen Ausgabeknoten ausgibt und der zweite Durchgangstransistor (N7) im aktivierten Zustand einen hohen Spannungspegel (VH) an den Ausgabeknoten ausgibt.
Eingabe-/Ausgabeschaltung nach Anspruch 7, dadurch gekennzeichnet, dass ein Drainanschluss des ersten Durchgangstransistors (P7) mit der zweiten Referenzspannung (VREFD1) verbunden ist, um die zweite Referenzspannung dem niedrigen Spannungspegel (VL) anzunähern, und ein Drainanschluss des zweiten Durchgangstransistor (N7) mit der zweiten Referenzspannung (VREFD1) verbunden ist, um die zweite Referenzspannung dem hohen Spannungspegel (VH) minus einer Schwellwertspannung des zweiten Durchgangstransistors (N7) anzunähern.
Eingabe-/Ausgabeschaltung nach Anspruch 6, dadurch gekennzeichnet, dass die Referenzauswahlschaltung (130) ein erstes und ein zweites Übertragungsgatter (T1, T2) mit einem gemeinsamen Ausgabeknoten und einen gemeinsamen Eingabeknoten umfasst, wobei der gemeinsame Eingabeknoten das Treibereingabesignal (Dout1) so empfängt, dass wenn das Treibereingabesignal (Dout1) einen niedrigen logischen Pegel hat, das erste Übertragungsgatter (T1) aktiviert ist, und wenn das Treibereingabesignal (Dout1) einen hohen logischen Pegel hat, das zweite Übertragungsgatter (T2) aktiviert ist, wobei ein Eingabeanschluss des ersten Übertragungsgatters (T1) mit einer Referenzspannung (VL) mit niedrigem logischen Pegel verbunden ist und wobei ein Eingabeanschluss des zweiten Übertragungsgatters (T2) mit einer Referenzspannung (VH) mit hohen logischen Pegel verbunden ist.
Eingabe-/Ausgabeschaltung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Referenzauswahlschaltung (130) einen Mittelspannungsgenerator zum Erzeugen der ersten Referenzspannung umfasst, die einen Pegel aufweist, der in der Mitte zwischen dem Pegel einer hohen Spannung und einer niedrigen Spannung liegt.
Eingabe-/Ausgabeschaltung nach Anspruch 10, dadurch gekennzeichnet, dass der Mittelspannungsgenerator die erste Referenzspannung auch für andere Eingabe-/Ausgabeschaltungen (200) zur gleichzeitigen bidirektionalen Datenübertragung innerhalb einer integrierten Schaltung erzeugt.
Eingabe-/Ausgabeschaltung nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass der Mittelspannungsgenerator die erste Referenzspannung auch an eine andere integrierte Schaltung (200) überträgt, die mit der Übertragungsleitung (80) verbunden ist.
Eingabe-/Ausgabeschaltung nach einem der Ansprüche 1 bis 12 dadurch gekennzeichnet, dass die Übertragungsleitung in einer zugeordneten integrierten Schaltung angeordnet ist, wobei die Eingabe-/Ausgabeschaltung (100) zur gleichzeitigen bidirektionalen Datenübertragung mit anderen innerhalb der Integrierten Schaltung angeordneten Eingabe-/Ausgabeschaltungen (200) zur gleichzeitigen bidirektionalen Datenübertragung über die Übertragungsleitung (80) kommuniziert.
Eingabe-/Ausgabeschaltung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass die Treiberschaltung (110) einen zwischen einer ersten Versorgungsspannung (VDD) und einem Anschluss (120) der Übertragungsleitung (80) eingeschleiften Widerstand (112) und einen ersten Transistor (N20) umfasst, dessen Drainanschluss mit dem Anschluss (120) der Übertragungsleitung (80) verbünden ist und dessen Sourceanschluss mit dem Drainanschluss eines zweiten Transistors (N21) verbunden ist, wobei der Sourceanschluss des zweiten Transistors (N21) mit einer zweiten Versorgungsspannung (VSS) verbunden ist, der Gateanschluss des ersten Transistors (N20) ein Spannungssignal (VGATE) empfängt, dessen Pegel ungefähr in der Mitte zwischen der ersten und zweiten Versorgungsspannung (VDD, VSS) liegt, und der Gateanschluss des zweiten Transistors (N21) vom Treibereingabesignal (Dout1) gesteuert wird.
Eingabe-/Ausgabeschaltung (300) nach einem der Ansprüche 10 bis 14, dadurch gekennzeichnet, dass der Mittelspannungsgenerator, wenn er mit einer entsprechenden Schaltung in einer zweiten integrierten Schaltung (400) verbunden ist, eine erste Mittelpunktspannung (VREFM1) erzeugt, die sich dem Spannungspegel der Spannung (V_BL) auf der Übertragungsleitung (85) annähert, wenn die Treiberschaltung (310) ein Signal (Dout1) mit einem hohen logischen Pegel und eine Treiberschaltung (410) in der zweiten integrierten Schaltung (400) ein Signal (Dout2) mit einem niedrigen logischen Pegel auf der Übertragungsleitung (85) treibt, und eine zweite Mittelpunktspannung (VREFM2) erzeugt, die sich dem Spannungspegel der Spannung (V_BL) auf der Übertragungsleitung (85) annähert, wenn die Treiberschaltung (310) ein Signal (Dout1) mit einem niedrigen logischen Pegel und die Treiberschaltung (410) in der zweiten integrierten Schaltung (400) ein Signal (Dout2) mit einem hohen logischen Pegel auf der Übertragungsleitung (85) treibt, wobei die Referenzauswahlschaltung die erste Mittelpunktspannung (VREFM1) als Referenzspannung auswählt, wenn das Treibereingabesignal (Dout1) gesetzt ist, um den Treiber zum Treiben eines hohen logischen Pegels zu veranlassen, und die zweite Mittelpunktspannung (VREFM2) als Referenzspannung auswählt, wenn das Treibereingabesignal (Dout1) gesetzt ist, um den Treiber zum Treiben eines niedrigen logischen Pegels zu veranlassen.
Eingabe-/Ausgabeschaltung nach Anspruch 15, dadurch gekennzeichnet, dass der Mittelspannungsgenerator folgende Komponenten umfasst: – eine erste Treiberschaltung (380), an deren Ausgabeanschluss die erste Mittelpunktspannung (VREFM1) vorliegt, und – eine zweite Treiberschaltung (390), an deren Ausgabeanschluss die zweite Mittelpunktspannung (VREFM2) vorliegt, – wobei die erste und zweite Treiberschaltung (380, 390) jeweils an die Treiberschaltung (310) angepasst sind, um einen hohen logischen Pegel und einen niedrigen logischen Pegel zu treiben.
Eingabe-/Ausgabeschaltung nach Anspruch 15 oder 16, dadurch gekennzeichnet, dass der Empfänger (350) die erste Mittelpunktspannung (VREFM1) als Eingabesignal für einen ersten Transistor (N1) eines ersten Differenzverstärkertransistorpaars (351) empfängt und die zweite Mittelpunktspannung (VREFM2) als Eingabesignal für einen ersten Transistor (N1) eines zweiten Differenzverstärkertransistorpaars (357) empfängt, wobei die Referenzauswahlschaltung selektiv eines der beiden Differenzverstärkertransistorpaare (351, 357) aktiviert und das andere deaktiviert, um auszuwählen, welche der Mittelpunktspannungen (VREFM1, VREFM2) mit der ersten Spannung (VBL) auf der Übertragungsleitung (85) verglichen wird.
Integrierte Schaltung mit einer Eingabe-/Ausgabeschaltung (100) zur gleichzeitigen bidirektionalen Datenübertragung nach einem der Ansprüche 1 bis 17, wobei der Empfänger (150) an die integrierte Schaltung ein Eingabesignal (Din1) ausgibt, das vom Vergleichsergebnis abhängig ist
System mit – einer ersten Übertragungsleitung (80, 85) und – einer ersten und einer zweiten integrierten Schaltung (60, 65, 70, 75) dadurch gekennzeichnet, dass – die erste und die zweite integrierte Schaltung (60, 65, 70, 75) jeweils mindestens eine Eingabe-/Ausgabeschaltung zur gleichzeitigen bidirektionalen Datenübertragung nach einem der Ansprüche 1 bis 17 umfassen.
System nach Anspruch 19, gekennzeichnet durch einen Referenzgenerator in jeder der ersten und zweiten integrierten Schaltung (60, 65, 70, 75), wobei die Referenzgeneratoren der beiden integrierten Schaltungen (60, 65, 70, 75) durch wenigstens eine zweite Übertragungsleitung (90, 95, 97) miteinander verbunden sind, um wenigstens eine der beiden verschiedenen Spannungen zu erzeugen.
Verfahren zum Decodieren von entfernt signalisierten Daten aus einer Spannung (V_BL) auf einer Übertragungsleitung (80, 85) zur gleichzeitigen bidirektionalen Datenübertragung, gekennzeichnet durch die Schritte: – Anlegen einer ersten Referenzspannung an einen Empfänger (150, 350), wobei die erste Referenzspannung einen vorbestimmten Spannungspegel zwischen einer ersten und einer zweiten Spannung hat, – Anlegen einer zweiten Referenzspannung an den Empfänger (150, 350), wobei die zweite Referenzspannung einen in Reaktion auf ein Eingabesignal ausgewählten Spannungspegel der ersten oder der zweiten Spannung hat, – Anlegen der Spannung (VBL) auf der Übertragungsleitung (80, 85) zur gleichzeitigen bidirektionalen Datenübertragung an den Empfänger (150, 350), wobei die Spannung (VBL) auf der Übertragungsleitung (80, 85) einen aus der ersten Spannung, der zweiten Spannung und einem Mittelspannungspegel ausgewählten Pegel hat, wobei der Mittelspannungspegel zwischen dem Pegel der ersten Spannung und der zweiten Spannung liegt, – Vergleichen der Spannung (VBL) auf der Übertragungsleitung (80, 85) mit der ersten und zweiten Referenzspannung und – Ausgeben eines Datensignals (Din1) basierend auf dem Vergleich, das den logischen Zustand des entfernt signalisierten Signals repräsentiert.
Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass der Vergleich der Spannung (V_BL) auf der Übertragungsleitung (80, 85) mit der ersten und zweiten Referenzspannung folgende Schritte umfasst: – Anlegen der ersten Referenzspannung und der Spannung (VBL) auf der Übertragungsleitung (80, 85) an die Eingabeanschlüsse eines ersten Differenztransistorpaars (151), welches sich einen gemeinsamen ersten Zweigstrom (IA) teilt, – Anlegen der zweiten Referenzspannung und der Spannung (VBL) auf der Übertragungsleitung (80, 85) an die Eingabeanschlüsse eines zweiten Differenztransistorpaars (153), welches sich einen gemeinsamen zweiten Zweigstrom (IB) teilt, und – Treiben eines gemeinsamen Lastpaares (RL) vom ersten Differenztransistorpaar (151) und vom zweiten Differenztransistorpaar (153), so dass eine Differenzspannung über dem Lastpaar (RL) abnehmbar ist, welches das Ergebnis der beiden Vergleichsschritte repräsentiert.
Verfahren nach Anspruch 21 oder 22, dadurch gekennzeichnet, dass das Anlegen der zweiten Referenzspannung folgende Schritte umfasst: – Setzen der zweiten Referenzspannung auf einen hohen Spannungspegel, wenn die lokal signalisierten Daten (Dout1) auf einem hohen logischen Pegel sind, und – Setzen der zweiten Referenzspannung auf einen niedrigen Spannungspegel, wenn die lokal signalisierten Daten (Dout1) auf einem niedrigen logischen Pegel sind.
Verfahren nach einem der Ansprüche 21 bis 23, dadurch gekennzeichnet, dass beim Anlegen der ersten Referenzspannung eine Mittelpunktspannung zwischen dem hohen logischen Spannungspegel und dem niedrigen logischen Spannungspegel angelegt wird.
Verfahren nach Anspruch 24, dadurch gekennzeichnet, dass das Anlegen der Mittelpunktspannung zwischen dem hohen logischen Spannungspegel und dem niedrigen logischen Spannungspegel folgende Schritte umfasst: – Erzeugen einer ersten Mittelpunktspannung, welche die Spannung auf der Übertragungsleitung repräsentiert, die erwartet wird, wenn entfernt Daten mit einem niedrigen logischen Pegel signalisiert werden und lokal Daten mit einem hohen logischen Zustand signalisiert werden, – Erzeugen einer zweiten Mittelpunktspannung, welche die Spannung auf der Übertragungsleitung repräsentiert, die erwartet wird, wenn entfernt Daten mit einem hohen logischen Pegel signalisiert werden und lokal Daten mit einem niedrigen logischen Zustand signalisiert werden, und – Anlegen der ersten Mittelpunktspannung als Mittelpunktspannung, wenn die lokal signalisierten Daten auf einem hohen logischen Pegel sind, und – Anlegen der zweiten Mittelpunktspannung als Mittelpunktspannung, wenn die lokal signalisierten Daten auf einem niedrigen logischen Pegel sind.