JP2003173686A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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Abstract
(57)【要約】
【課題】 センスアンプ回路において、ビット線の電圧
より高い電圧に増幅する場合やビット線の電圧が低電圧
である場合でも、正確かつ高速に増幅電圧を確定する。 【解決手段】 相補データ線対に接続された差動型セン
スアンプを構成するＮチャネル型ＭＯＳトランジスタＱ
ｎ１およびＱｎ２に対して、ドレインが一方のデータ線
ＤＬに接続され、ゲートが他方のビット線ＸＢＬに接続
されたＮチャネル型ＭＯＳトランジスタＱｎ６と、ドレ
インが他方のデータ線ＸＤＬに接続され、ゲートが一方
のビット線ＢＬに接続されたＱｎ７とを並列に設けた。
これにより、論理「Ｈ」レベルである他方または一方の
ビット線によりそれぞれトランジスタＱｎ６またはＱｎ
７がオンとなり、論理「Ｌ」レベルである一方または他
方のデータ線が接地電圧にまで高速に引き下げられる。
より高い電圧に増幅する場合やビット線の電圧が低電圧
である場合でも、正確かつ高速に増幅電圧を確定する。 【解決手段】 相補データ線対に接続された差動型セン
スアンプを構成するＮチャネル型ＭＯＳトランジスタＱ
ｎ１およびＱｎ２に対して、ドレインが一方のデータ線
ＤＬに接続され、ゲートが他方のビット線ＸＢＬに接続
されたＮチャネル型ＭＯＳトランジスタＱｎ６と、ドレ
インが他方のデータ線ＸＤＬに接続され、ゲートが一方
のビット線ＢＬに接続されたＱｎ７とを並列に設けた。
これにより、論理「Ｈ」レベルである他方または一方の
ビット線によりそれぞれトランジスタＱｎ６またはＱｎ
７がオンとなり、論理「Ｌ」レベルである一方または他
方のデータ線が接地電圧にまで高速に引き下げられる。
Description
【０００１】
【発明の属する技術分野】本発明は、センスアンプ回路
に関する。
に関する。
【０００２】
【従来の技術】近年、半導体装置の低消費電力化が進
み、デバイス内部でも複数の異なる内部電源電圧を有す
るデバイスが製品化されている。このようなデバイスで
は、この複数の異なる内部電源電圧を有する回路間での
インターフェース部で電圧レベルを変換する回路が必要
となる。
み、デバイス内部でも複数の異なる内部電源電圧を有す
るデバイスが製品化されている。このようなデバイスで
は、この複数の異なる内部電源電圧を有する回路間での
インターフェース部で電圧レベルを変換する回路が必要
となる。
【０００３】特に、２つの相補のデータをセンスアンプ
によって増幅し、電圧レベルを変換する回路を用いるこ
とで高速にデータ転送と電圧変換を行う場合があり、こ
の異なる内部電源電圧間の電位差が大きい場合でも、高
速かつ正確に動作することが必要である。
によって増幅し、電圧レベルを変換する回路を用いるこ
とで高速にデータ転送と電圧変換を行う場合があり、こ
の異なる内部電源電圧間の電位差が大きい場合でも、高
速かつ正確に動作することが必要である。
【０００４】ここで、従来のセンスアンプ回路につい
て、図５の回路図を用いて説明する。このセンスアンプ
回路は、特開平２０００−９０６６３号公報に開示され
た回路である。
て、図５の回路図を用いて説明する。このセンスアンプ
回路は、特開平２０００−９０６６３号公報に開示され
た回路である。
【０００５】図５に示すように、このセンスアンプ回路
は、ビット線ＢＬ、ＸＢＬ、データ線ＤＬ、ＸＤＬ、セ
ンスアンプ制御信号ＳＡＮ、ＸＳＡＰ、ビット線とデー
タ線の接続制御信号ＢＳ、ノードＮ１、Ｎ２、Ｐチャネ
ル型ＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３、Ｎチ
ャネル型ＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、
Ｑｎ４、Ｑｎ５、接地電圧ＶＳＳ、電源電圧ＶＤＤの構
成要素からなる。ビットＢＬとデータ線ＤＬがＮチャネ
ル型ＭＯＳトランジスタＱｎ４を介して接続され、ビッ
ト線ＸＢＬとデータ線ＸＤＬがＮチャネル型ＭＯＳトラ
ンジスタＱｎ５を介して接続され、Ｎチャネル型ＭＯＳ
トランジスタＱｎ１のドレインがＤＬに、そのゲートが
データ線ＸＤＬに、そのソースがノードＮ１にそれぞれ
接続され、Ｎチャネル型ＭＯＳトランジスタＱｎ２のド
レインがデータ線ＸＤＬに、そのゲートがデータ線ＤＬ
に、そのソースがノードＮ１にそれぞれ接続され、ノー
ドＮ１と接地電圧ＶＳＳがＮチャネル型ＭＯＳトランジ
スタＱｎ３を介して接続され、Ｐチャネル型ＭＯＳトラ
ンジスタＱｐ１のドレインがデータ線ＤＬに、そのゲー
トがデータ線ＸＤＬに、そのソースがノードＮ２にそれ
ぞれ接続され、Ｐチャネル型ＭＯＳトランジスタＱｐ２
のドレインがデータ線ＸＤＬに、そのゲートがデータ線
ＤＬに、そのソースがノードＮ２にそれぞれ接続され、
ノードＮ２と電源電圧ＶＤＤがＰチャネル型ＭＯＳトラ
ンジスタＱｐ３を介して接続されている。
は、ビット線ＢＬ、ＸＢＬ、データ線ＤＬ、ＸＤＬ、セ
ンスアンプ制御信号ＳＡＮ、ＸＳＡＰ、ビット線とデー
タ線の接続制御信号ＢＳ、ノードＮ１、Ｎ２、Ｐチャネ
ル型ＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３、Ｎチ
ャネル型ＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、
Ｑｎ４、Ｑｎ５、接地電圧ＶＳＳ、電源電圧ＶＤＤの構
成要素からなる。ビットＢＬとデータ線ＤＬがＮチャネ
ル型ＭＯＳトランジスタＱｎ４を介して接続され、ビッ
ト線ＸＢＬとデータ線ＸＤＬがＮチャネル型ＭＯＳトラ
ンジスタＱｎ５を介して接続され、Ｎチャネル型ＭＯＳ
トランジスタＱｎ１のドレインがＤＬに、そのゲートが
データ線ＸＤＬに、そのソースがノードＮ１にそれぞれ
接続され、Ｎチャネル型ＭＯＳトランジスタＱｎ２のド
レインがデータ線ＸＤＬに、そのゲートがデータ線ＤＬ
に、そのソースがノードＮ１にそれぞれ接続され、ノー
ドＮ１と接地電圧ＶＳＳがＮチャネル型ＭＯＳトランジ
スタＱｎ３を介して接続され、Ｐチャネル型ＭＯＳトラ
ンジスタＱｐ１のドレインがデータ線ＤＬに、そのゲー
トがデータ線ＸＤＬに、そのソースがノードＮ２にそれ
ぞれ接続され、Ｐチャネル型ＭＯＳトランジスタＱｐ２
のドレインがデータ線ＸＤＬに、そのゲートがデータ線
ＤＬに、そのソースがノードＮ２にそれぞれ接続され、
ノードＮ２と電源電圧ＶＤＤがＰチャネル型ＭＯＳトラ
ンジスタＱｐ３を介して接続されている。
【０００６】ここで、Ｐチャネル型ＭＯＳトランジスタ
Ｑｐ３のゲートはＸＳＡＰで、Ｎチャネル型ＭＯＳトラ
ンジスタＱｎ３のゲートはＳＡＮでそれぞれ制御され
る。
Ｑｐ３のゲートはＸＳＡＰで、Ｎチャネル型ＭＯＳトラ
ンジスタＱｎ３のゲートはＳＡＮでそれぞれ制御され
る。
【０００７】このセンスアンプ回路は、ビット線ＢＬと
ＸＢＬに読み出されたデータを増幅し、データ線ＤＬと
ＸＤＬに出力するものである。
ＸＢＬに読み出されたデータを増幅し、データ線ＤＬと
ＸＤＬに出力するものである。
【０００８】また、Ｎチャネル型ＭＯＳトランジスタＱ
ｎ４とＱｎ５のゲートに接続された信号ＢＳは、通常、
電源電圧ＶＤＤよりも低い電圧に設定され、データ線対
の増幅電圧（ここではＶＤＤ）をビット線対の増幅電圧
よりも高くしたときに、データ線からビット線に電荷が
流れないようにするためのものである。
ｎ４とＱｎ５のゲートに接続された信号ＢＳは、通常、
電源電圧ＶＤＤよりも低い電圧に設定され、データ線対
の増幅電圧（ここではＶＤＤ）をビット線対の増幅電圧
よりも高くしたときに、データ線からビット線に電荷が
流れないようにするためのものである。
【０００９】この構成により、データ線により大きな電
位差の増幅を可能としたセンスアンプ回路とすることが
できる。
位差の増幅を可能としたセンスアンプ回路とすることが
できる。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来のセンスアンプ回路では、ビット線の振幅電圧を低く
するために、信号ＢＳの電圧が低い場合には、ビット線
の電圧よりも、Ｎチャネル型ＭＯＳトランジスタＱｎ４
またはＱｎ５のしきい値電圧分だけ低い電圧がデータ線
に印加される。このため、センスアンプ回路を構成する
トランジスタＱｎ１、Ｑｎ２、Ｑｐ１、Ｑｐ２のゲート
に印加される電圧も低くなる。
来のセンスアンプ回路では、ビット線の振幅電圧を低く
するために、信号ＢＳの電圧が低い場合には、ビット線
の電圧よりも、Ｎチャネル型ＭＯＳトランジスタＱｎ４
またはＱｎ５のしきい値電圧分だけ低い電圧がデータ線
に印加される。このため、センスアンプ回路を構成する
トランジスタＱｎ１、Ｑｎ２、Ｑｐ１、Ｑｐ２のゲート
に印加される電圧も低くなる。
【００１１】したがって、例えばビット線ＢＬの電圧が
高い電圧であって、本来Ｑｐ２がオフ、Ｑｎ２がオンす
るように動作しなければならない場合にも、Ｑｐ２がオ
ン、Ｑｎ２がオフする傾向になり、センスアンプ回路が
誤動作するという問題があった。
高い電圧であって、本来Ｑｐ２がオフ、Ｑｎ２がオンす
るように動作しなければならない場合にも、Ｑｐ２がオ
ン、Ｑｎ２がオフする傾向になり、センスアンプ回路が
誤動作するという問題があった。
【００１２】また、センスアンプ回路の電源電圧ＶＤＤ
が高く、その電圧と信号ＢＳの電圧との電圧差が大きい
場合には、上記傾向が大きくなるという問題があった。
が高く、その電圧と信号ＢＳの電圧との電圧差が大きい
場合には、上記傾向が大きくなるという問題があった。
【００１３】本発明は、上記問題点に鑑みてなされたも
のであり、その目的は、ビット線とデータ線を接続する
トランジスタのしきい値電圧分の電圧低下のないセンス
アンプ制御を可能とし、ビット線の振幅電圧より高い電
圧に増幅する場合やビット線の電圧が低電圧である場合
にも、正確にかつ高速に増幅電圧を確定することができ
るセンスアンプ回路を提供することにある。
のであり、その目的は、ビット線とデータ線を接続する
トランジスタのしきい値電圧分の電圧低下のないセンス
アンプ制御を可能とし、ビット線の振幅電圧より高い電
圧に増幅する場合やビット線の電圧が低電圧である場合
にも、正確にかつ高速に増幅電圧を確定することができ
るセンスアンプ回路を提供することにある。
【００１４】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１のセンスアンプ回路は、相補ビッ
ト線対と相補データ線対がそれぞれトランジスタを介し
て接続可能な構成で、相補ビット線対に読み出されたデ
ータを増幅して相補データ線対に出力するセンスアンプ
回路であって、相補ビット線対の一方の電圧により駆動
制御され、相補データ線対の他方の電圧を接地電圧へ落
とすか、電源電圧から切り離すかの少なくとも１つの動
作を行う２つのトランジスタを備えたことを特徴とす
る。
め、本発明に係る第１のセンスアンプ回路は、相補ビッ
ト線対と相補データ線対がそれぞれトランジスタを介し
て接続可能な構成で、相補ビット線対に読み出されたデ
ータを増幅して相補データ線対に出力するセンスアンプ
回路であって、相補ビット線対の一方の電圧により駆動
制御され、相補データ線対の他方の電圧を接地電圧へ落
とすか、電源電圧から切り離すかの少なくとも１つの動
作を行う２つのトランジスタを備えたことを特徴とす
る。
【００１５】また、前記の目的を達成するため、本発明
に係る第２のセンスアンプ回路は、相補ビット線対と相
補データ線対がそれぞれトランジスタを介して接続可能
な構成で、相補ビット線対に読み出されたデータを増幅
して相補データ線対に出力するセンスアンプ回路であっ
て、ドレインが相補データ線対の一方のデータ線（Ｄ
Ｌ）に接続され、ゲートが相補データ線対の他方のデー
タ線（ＸＤＬ）に接続され、ソースが第１のノード（Ｎ
１）に接続される第１のＮチャネル型ＭＯＳトランジス
タ（Ｑｎ１）と、ドレインが他方のデータ線に接続さ
れ、ゲートが一方のデータ線に接続され、ソースが第１
のノードに接続される第２のＮチャネル型ＭＯＳトラン
ジスタ（Ｑｎ２）と、ドレインが第１のノードに接続さ
れ、ゲートに第１のセンスアンプ制御信号（ＳＡＮ）線
が接続され、ソースに接地電圧（ＶＳＳ）が供給される
第３のＮチャネル型ＭＯＳトランジスタ（Ｑｎ３）と、
ドレインが一方のデータ線に接続され、ゲートが他方の
データ線に接続され、ソースが第２のノード（Ｎ２）に
接続される第１のＰチャネル型ＭＯＳトランジスタ（Ｑ
ｐ１）と、ドレインが他方のデータ線に接続され、ゲー
トが一方のデータ線に接続され、ソースが第２のノード
に接続される第２のＰチャネル型ＭＯＳトランジスタ
（Ｑｐ２）と、ドレインが第２のノードに接続され、ゲ
ートに第１のセンスアンプ制御信号線と対をなす第２の
センスアンプ制御信号（ＸＳＡＰ）線が接続され、ソー
スに電源電圧（ＶＤＤ）が供給される第３のＰチャネル
型ＭＯＳトランジスタ（Ｑｐ３）と、ドレインが一方の
データ線に接続され、ゲートが相補ビット線対と相補デ
ータ線対との間の接続を制御する接続制御信号（ＢＳ）
線に接続され、ソースが前記相補ビット線対の一方のビ
ット線（ＢＬ）に接続される第４のＮチャネル型ＭＯＳ
トランジスタ（Ｑｎ４）と、ドレインが他方のデータ線
に接続され、ゲートが接続制御信号線に接続され、ソー
スが相補ビット線対の他方のビット線（ＸＢＬ）に接続
される第５のＮチャネル型ＭＯＳトランジスタ（Ｑｎ
５）と、ドレインが一方のデータ線に接続され、ゲート
が他方のビット線に接続され、ソースが第１のノードに
接続される第６のＮチャネル型ＭＯＳトランジスタ（Ｑ
ｎ６）と、ドレインが他方のデータ線に接続され、ゲー
トが一方のビット線に接続され、ソースが第１のノード
に接続される第７のＮチャネル型ＭＯＳトランジスタ
（Ｑｎ７）とを備えたことを特徴とする。
に係る第２のセンスアンプ回路は、相補ビット線対と相
補データ線対がそれぞれトランジスタを介して接続可能
な構成で、相補ビット線対に読み出されたデータを増幅
して相補データ線対に出力するセンスアンプ回路であっ
て、ドレインが相補データ線対の一方のデータ線（Ｄ
Ｌ）に接続され、ゲートが相補データ線対の他方のデー
タ線（ＸＤＬ）に接続され、ソースが第１のノード（Ｎ
１）に接続される第１のＮチャネル型ＭＯＳトランジス
タ（Ｑｎ１）と、ドレインが他方のデータ線に接続さ
れ、ゲートが一方のデータ線に接続され、ソースが第１
のノードに接続される第２のＮチャネル型ＭＯＳトラン
ジスタ（Ｑｎ２）と、ドレインが第１のノードに接続さ
れ、ゲートに第１のセンスアンプ制御信号（ＳＡＮ）線
が接続され、ソースに接地電圧（ＶＳＳ）が供給される
第３のＮチャネル型ＭＯＳトランジスタ（Ｑｎ３）と、
ドレインが一方のデータ線に接続され、ゲートが他方の
データ線に接続され、ソースが第２のノード（Ｎ２）に
接続される第１のＰチャネル型ＭＯＳトランジスタ（Ｑ
ｐ１）と、ドレインが他方のデータ線に接続され、ゲー
トが一方のデータ線に接続され、ソースが第２のノード
に接続される第２のＰチャネル型ＭＯＳトランジスタ
（Ｑｐ２）と、ドレインが第２のノードに接続され、ゲ
ートに第１のセンスアンプ制御信号線と対をなす第２の
センスアンプ制御信号（ＸＳＡＰ）線が接続され、ソー
スに電源電圧（ＶＤＤ）が供給される第３のＰチャネル
型ＭＯＳトランジスタ（Ｑｐ３）と、ドレインが一方の
データ線に接続され、ゲートが相補ビット線対と相補デ
ータ線対との間の接続を制御する接続制御信号（ＢＳ）
線に接続され、ソースが前記相補ビット線対の一方のビ
ット線（ＢＬ）に接続される第４のＮチャネル型ＭＯＳ
トランジスタ（Ｑｎ４）と、ドレインが他方のデータ線
に接続され、ゲートが接続制御信号線に接続され、ソー
スが相補ビット線対の他方のビット線（ＸＢＬ）に接続
される第５のＮチャネル型ＭＯＳトランジスタ（Ｑｎ
５）と、ドレインが一方のデータ線に接続され、ゲート
が他方のビット線に接続され、ソースが第１のノードに
接続される第６のＮチャネル型ＭＯＳトランジスタ（Ｑ
ｎ６）と、ドレインが他方のデータ線に接続され、ゲー
トが一方のビット線に接続され、ソースが第１のノード
に接続される第７のＮチャネル型ＭＯＳトランジスタ
（Ｑｎ７）とを備えたことを特徴とする。
【００１６】また、前記の目的を達成するため、本発明
に係る第３のセンスアンプ回路は、相補ビット線対と相
補データ線対がそれぞれトランジスタを介して接続可能
な構成で、前記相補ビット線対に読み出されたデータを
増幅して前記相補データ線対に出力するセンスアンプ回
路であって、ドレインが相補データ線対の一方のデータ
線に接続され、ゲートが相補データ線対の他方のデータ
線に接続され、ソースが第１のノードに接続される第１
のＮチャネル型ＭＯＳトランジスタと、ドレインが他方
のデータ線に接続され、ゲートが一方のデータ線に接続
され、ソースが第１のノードに接続される第２のＮチャ
ネル型ＭＯＳトランジスタと、ドレインが第１のノード
に接続され、ゲートに第１のセンスアンプ制御信号線が
接続され、ソースに接地電圧が供給される第３のＮチャ
ネル型ＭＯＳトランジスタと、一方のデータ線と第２の
ノードとの間に設けられた第１のＰチャネル型ＭＯＳト
ランジスタと、他方のデータ線と第２のノードとの間に
設けられた第２のＰチャネル型ＭＯＳトランジスタと、
ドレインが第２のノードに接続され、ゲートに第１のセ
ンスアンプ制御信号線と対をなす第２のセンスアンプ制
御信号線が接続され、ソースに電源電圧が供給される第
３のＰチャネル型ＭＯＳトランジスタと、一方のデータ
線と第２のノードとの間で、第１のＰチャネル型ＭＯＳ
トランジスタと直列に接続された第４のＰチャネル型Ｍ
ＯＳトランジスタ（Ｑｐ４）と、他方のデータ線と第２
のノードとの間で、第２のＰチャネル型ＭＯＳトランジ
スタと直列に接続された第５のＰチャネル型ＭＯＳトラ
ンジスタ（Ｑｐ５）と、ドレインが一方のデータ線に接
続され、ゲートが相補ビット線対と相補データ線対との
間の接続を制御する接続制御信号線に接続され、ソース
が相補ビット線対の一方のビット線に接続される第４の
Ｎチャネル型ＭＯＳトランジスタと、ドレインが他方の
データ線に接続され、ゲートが接続制御信号線に接続さ
れ、ソースが相補ビット線対の他方のビット線に接続さ
れる第５のＮチャネル型ＭＯＳトランジスタとを備え、
第１のＰチャネル型ＭＯＳトランジスタのゲートが他方
のデータ線に接続され、第４のＰチャネル型ＭＯＳトラ
ンジスタのゲートが他方のビット線に接続され、第２の
Ｐチャネル型ＭＯＳトランジスタのゲートが一方のデー
タ線に接続され、第５のＰチャネル型ＭＯＳトランジス
タのゲートが一方のビット線に接続されたことを特徴と
する。
に係る第３のセンスアンプ回路は、相補ビット線対と相
補データ線対がそれぞれトランジスタを介して接続可能
な構成で、前記相補ビット線対に読み出されたデータを
増幅して前記相補データ線対に出力するセンスアンプ回
路であって、ドレインが相補データ線対の一方のデータ
線に接続され、ゲートが相補データ線対の他方のデータ
線に接続され、ソースが第１のノードに接続される第１
のＮチャネル型ＭＯＳトランジスタと、ドレインが他方
のデータ線に接続され、ゲートが一方のデータ線に接続
され、ソースが第１のノードに接続される第２のＮチャ
ネル型ＭＯＳトランジスタと、ドレインが第１のノード
に接続され、ゲートに第１のセンスアンプ制御信号線が
接続され、ソースに接地電圧が供給される第３のＮチャ
ネル型ＭＯＳトランジスタと、一方のデータ線と第２の
ノードとの間に設けられた第１のＰチャネル型ＭＯＳト
ランジスタと、他方のデータ線と第２のノードとの間に
設けられた第２のＰチャネル型ＭＯＳトランジスタと、
ドレインが第２のノードに接続され、ゲートに第１のセ
ンスアンプ制御信号線と対をなす第２のセンスアンプ制
御信号線が接続され、ソースに電源電圧が供給される第
３のＰチャネル型ＭＯＳトランジスタと、一方のデータ
線と第２のノードとの間で、第１のＰチャネル型ＭＯＳ
トランジスタと直列に接続された第４のＰチャネル型Ｍ
ＯＳトランジスタ（Ｑｐ４）と、他方のデータ線と第２
のノードとの間で、第２のＰチャネル型ＭＯＳトランジ
スタと直列に接続された第５のＰチャネル型ＭＯＳトラ
ンジスタ（Ｑｐ５）と、ドレインが一方のデータ線に接
続され、ゲートが相補ビット線対と相補データ線対との
間の接続を制御する接続制御信号線に接続され、ソース
が相補ビット線対の一方のビット線に接続される第４の
Ｎチャネル型ＭＯＳトランジスタと、ドレインが他方の
データ線に接続され、ゲートが接続制御信号線に接続さ
れ、ソースが相補ビット線対の他方のビット線に接続さ
れる第５のＮチャネル型ＭＯＳトランジスタとを備え、
第１のＰチャネル型ＭＯＳトランジスタのゲートが他方
のデータ線に接続され、第４のＰチャネル型ＭＯＳトラ
ンジスタのゲートが他方のビット線に接続され、第２の
Ｐチャネル型ＭＯＳトランジスタのゲートが一方のデー
タ線に接続され、第５のＰチャネル型ＭＯＳトランジス
タのゲートが一方のビット線に接続されたことを特徴と
する。
【００１７】また、前記の目的を達成するため、本発明
に係る第４のセンスアンプ回路は、相補ビット線対と相
補データ線対がそれぞれトランジスタを介して接続可能
な構成で、相補ビット線対に読み出されたデータを増幅
して相補データ線対に出力するセンスアンプ回路であっ
て、ドレインが相補データ線対の一方のデータ線に接続
され、ゲートが相補データ線対の他方のデータ線に接続
され、ソースが第１のノードに接続される第１のＮチャ
ネル型ＭＯＳトランジスタと、ドレインが他方のデータ
線に接続され、ゲートが一方のデータ線に接続され、ソ
ースが第１のノードに接続される第２のＮチャネル型Ｍ
ＯＳトランジスタと、ドレインが第１のノードに接続さ
れ、ゲートに第１のセンスアンプ制御信号線が接続さ
れ、ソースに接地電圧が供給される第３のＮチャネル型
ＭＯＳトランジスタと、一方のデータ線と第２のノード
との間に設けられた第１のＰチャネル型ＭＯＳトランジ
スタと、他方のデータ線と第２のノードとの間に設けら
れた第２のＰチャネル型ＭＯＳトランジスタと、ドレイ
ンが第２のノードに接続され、ゲートに第１のセンスア
ンプ制御信号線と対をなす第２のセンスアンプ制御信号
線が接続され、ソースに電源電圧が供給される第３のＰ
チャネル型ＭＯＳトランジスタと、一方のデータ線と第
２のノードとの間で、第１のＰチャネル型ＭＯＳトラン
ジスタと直列に接続された第４のＰチャネル型ＭＯＳト
ランジスタ（Ｑｐ４）と、他方のデータ線と第２のノー
ドとの間で、第２のＰチャネル型ＭＯＳトランジスタと
直列に接続された第５のＰチャネル型ＭＯＳトランジス
タ（Ｑｐ５）と、ドレインが一方のデータ線に接続さ
れ、ゲートが相補ビット線対と相補データ線対との間の
接続を制御する接続制御信号線に接続され、ソースが相
補ビット線対の一方のビット線に接続される第４のＮチ
ャネル型ＭＯＳトランジスタと、ドレインが他方のデー
タ線に接続され、ゲートが接続制御信号線に接続され、
ソースが相補ビット線対の他方のビット線に接続される
第５のＮチャネル型ＭＯＳトランジスタと、ドレインが
一方のデータ線に接続され、ゲートが他方のビット線に
接続され、ソースが第１のノードに接続される第６のＮ
チャネル型ＭＯＳトランジスタ（Ｑｎ６）と、ドレイン
が他方のデータ線に接続され、ゲートが一方のビット線
に接続され、ソースが第１のノードに接続される第７の
Ｎチャネル型ＭＯＳトランジスタ（Ｑｎ７）とを備え、
第１のＰチャネル型ＭＯＳトランジスタのゲートが他方
のデータ線に接続され、第４のＰチャネル型ＭＯＳトラ
ンジスタのゲートが他方のビット線に接続され、第２の
Ｐチャネル型ＭＯＳトランジスタのゲートが一方のデー
タ線に接続され、第５のＰチャネル型ＭＯＳトランジス
タのゲートが前記一方のビット線に接続されたことを特
徴とする。
に係る第４のセンスアンプ回路は、相補ビット線対と相
補データ線対がそれぞれトランジスタを介して接続可能
な構成で、相補ビット線対に読み出されたデータを増幅
して相補データ線対に出力するセンスアンプ回路であっ
て、ドレインが相補データ線対の一方のデータ線に接続
され、ゲートが相補データ線対の他方のデータ線に接続
され、ソースが第１のノードに接続される第１のＮチャ
ネル型ＭＯＳトランジスタと、ドレインが他方のデータ
線に接続され、ゲートが一方のデータ線に接続され、ソ
ースが第１のノードに接続される第２のＮチャネル型Ｍ
ＯＳトランジスタと、ドレインが第１のノードに接続さ
れ、ゲートに第１のセンスアンプ制御信号線が接続さ
れ、ソースに接地電圧が供給される第３のＮチャネル型
ＭＯＳトランジスタと、一方のデータ線と第２のノード
との間に設けられた第１のＰチャネル型ＭＯＳトランジ
スタと、他方のデータ線と第２のノードとの間に設けら
れた第２のＰチャネル型ＭＯＳトランジスタと、ドレイ
ンが第２のノードに接続され、ゲートに第１のセンスア
ンプ制御信号線と対をなす第２のセンスアンプ制御信号
線が接続され、ソースに電源電圧が供給される第３のＰ
チャネル型ＭＯＳトランジスタと、一方のデータ線と第
２のノードとの間で、第１のＰチャネル型ＭＯＳトラン
ジスタと直列に接続された第４のＰチャネル型ＭＯＳト
ランジスタ（Ｑｐ４）と、他方のデータ線と第２のノー
ドとの間で、第２のＰチャネル型ＭＯＳトランジスタと
直列に接続された第５のＰチャネル型ＭＯＳトランジス
タ（Ｑｐ５）と、ドレインが一方のデータ線に接続さ
れ、ゲートが相補ビット線対と相補データ線対との間の
接続を制御する接続制御信号線に接続され、ソースが相
補ビット線対の一方のビット線に接続される第４のＮチ
ャネル型ＭＯＳトランジスタと、ドレインが他方のデー
タ線に接続され、ゲートが接続制御信号線に接続され、
ソースが相補ビット線対の他方のビット線に接続される
第５のＮチャネル型ＭＯＳトランジスタと、ドレインが
一方のデータ線に接続され、ゲートが他方のビット線に
接続され、ソースが第１のノードに接続される第６のＮ
チャネル型ＭＯＳトランジスタ（Ｑｎ６）と、ドレイン
が他方のデータ線に接続され、ゲートが一方のビット線
に接続され、ソースが第１のノードに接続される第７の
Ｎチャネル型ＭＯＳトランジスタ（Ｑｎ７）とを備え、
第１のＰチャネル型ＭＯＳトランジスタのゲートが他方
のデータ線に接続され、第４のＰチャネル型ＭＯＳトラ
ンジスタのゲートが他方のビット線に接続され、第２の
Ｐチャネル型ＭＯＳトランジスタのゲートが一方のデー
タ線に接続され、第５のＰチャネル型ＭＯＳトランジス
タのゲートが前記一方のビット線に接続されたことを特
徴とする。
【００１８】また、前記の目的を達成するため、本発明
に係る第５のセンスアンプ回路は、相補ビット線対と相
補データ線対がそれぞれトランジスタを介して接続可能
な構成で、相補ビット線対に読み出されたデータを増幅
して相補データ線対に出力するセンスアンプ回路であっ
て、ドレインが第１のノードに接続され、ゲートに第１
のセンスアンプ制御信号線が接続され、ソースに接地電
圧が供給される第１のＮチャネル型ＭＯＳトランジスタ
（Ｑｎ３）と、一方のデータ線と第２のノードとの間に
設けられた第１のＰチャネル型ＭＯＳトランジスタと、
他方のデータ線と第２のノードとの間に設けられた第２
のＰチャネル型ＭＯＳトランジスタと、ドレインが第２
のノードに接続され、ゲートに第１のセンスアンプ制御
信号線と対をなす第２のセンスアンプ制御信号線が接続
され、ソースに電源電圧が供給される第３のＰチャネル
型ＭＯＳトランジスタと、一方のデータ線と第２のノー
ドとの間で、第１のＰチャネル型ＭＯＳトランジスタと
直列に接続された第４のＰチャネル型ＭＯＳトランジス
タと、他方のデータ線と第２のノードとの間で、第２の
Ｐチャネル型ＭＯＳトランジスタと直列に接続された第
５のＰチャネル型ＭＯＳトランジスタと、ドレインが一
方のデータ線に接続され、ゲートが相補ビット線対と相
補データ線対との間の接続を制御する接続制御信号線に
接続され、ソースが相補ビット線対の一方のビット線に
接続される第２のＮチャネル型ＭＯＳトランジスタ（Ｑ
ｎ４）と、ドレインが他方のデータ線に接続され、ゲー
トが接続制御信号線に接続され、ソースが相補ビット線
対の他方のビット線に接続される第３のＮチャネル型Ｍ
ＯＳトランジスタ（Ｑｎ５）と、ドレインが一方のデー
タ線に接続され、ゲートが他方のビット線に接続され、
ソースが第１のノードに接続される第４のＮチャネル型
ＭＯＳトランジスタ（Ｑｎ６）と、ドレインが他方のデ
ータ線に接続され、ゲートが一方のビット線に接続さ
れ、ソースが第１のノードに接続される第５のＮチャネ
ル型ＭＯＳトランジスタ（Ｑｎ７）とを備え、第１のＰ
チャネル型ＭＯＳトランジスタのゲートが他方のデータ
線に接続され、第４のＰチャネル型ＭＯＳトランジスタ
のゲートが他方のビット線に接続され、第２のＰチャネ
ル型ＭＯＳトランジスタのゲートが一方のデータ線に接
続され、第５のＰチャネル型ＭＯＳトランジスタのゲー
トが一方のビット線に接続されたことを特徴とする。
に係る第５のセンスアンプ回路は、相補ビット線対と相
補データ線対がそれぞれトランジスタを介して接続可能
な構成で、相補ビット線対に読み出されたデータを増幅
して相補データ線対に出力するセンスアンプ回路であっ
て、ドレインが第１のノードに接続され、ゲートに第１
のセンスアンプ制御信号線が接続され、ソースに接地電
圧が供給される第１のＮチャネル型ＭＯＳトランジスタ
（Ｑｎ３）と、一方のデータ線と第２のノードとの間に
設けられた第１のＰチャネル型ＭＯＳトランジスタと、
他方のデータ線と第２のノードとの間に設けられた第２
のＰチャネル型ＭＯＳトランジスタと、ドレインが第２
のノードに接続され、ゲートに第１のセンスアンプ制御
信号線と対をなす第２のセンスアンプ制御信号線が接続
され、ソースに電源電圧が供給される第３のＰチャネル
型ＭＯＳトランジスタと、一方のデータ線と第２のノー
ドとの間で、第１のＰチャネル型ＭＯＳトランジスタと
直列に接続された第４のＰチャネル型ＭＯＳトランジス
タと、他方のデータ線と第２のノードとの間で、第２の
Ｐチャネル型ＭＯＳトランジスタと直列に接続された第
５のＰチャネル型ＭＯＳトランジスタと、ドレインが一
方のデータ線に接続され、ゲートが相補ビット線対と相
補データ線対との間の接続を制御する接続制御信号線に
接続され、ソースが相補ビット線対の一方のビット線に
接続される第２のＮチャネル型ＭＯＳトランジスタ（Ｑ
ｎ４）と、ドレインが他方のデータ線に接続され、ゲー
トが接続制御信号線に接続され、ソースが相補ビット線
対の他方のビット線に接続される第３のＮチャネル型Ｍ
ＯＳトランジスタ（Ｑｎ５）と、ドレインが一方のデー
タ線に接続され、ゲートが他方のビット線に接続され、
ソースが第１のノードに接続される第４のＮチャネル型
ＭＯＳトランジスタ（Ｑｎ６）と、ドレインが他方のデ
ータ線に接続され、ゲートが一方のビット線に接続さ
れ、ソースが第１のノードに接続される第５のＮチャネ
ル型ＭＯＳトランジスタ（Ｑｎ７）とを備え、第１のＰ
チャネル型ＭＯＳトランジスタのゲートが他方のデータ
線に接続され、第４のＰチャネル型ＭＯＳトランジスタ
のゲートが他方のビット線に接続され、第２のＰチャネ
ル型ＭＯＳトランジスタのゲートが一方のデータ線に接
続され、第５のＰチャネル型ＭＯＳトランジスタのゲー
トが一方のビット線に接続されたことを特徴とする。
【００１９】上記の構成によれば、ビット線とデータ線
を接続するトランジスタのしきい値電圧分の電圧低下の
ないセンスアンプ制御を可能とし、ビット線の振幅電圧
より高い電圧に増幅する場合やビット線の電圧が低電圧
である場合にも、正確にかつ高速に増幅電圧を確定する
ことができる。
を接続するトランジスタのしきい値電圧分の電圧低下の
ないセンスアンプ制御を可能とし、ビット線の振幅電圧
より高い電圧に増幅する場合やビット線の電圧が低電圧
である場合にも、正確にかつ高速に増幅電圧を確定する
ことができる。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００２１】（第１の実施形態）図１は、本発明の第１
の実施形態に係るセンスアンプ回路の一構成例を示す回
路図である。なお、図１において、図４と同じ構成要素
については、同一の符号を付して説明を省略する。本実
施形態が図４に示す従来例と異なる点は、ゲートがビッ
ト線ＸＢＬに接続され、ドレインがデータ線ＤＬに接続
され、ソースがノードＮ１に接続されたＮチャネル型Ｍ
ＯＳトランジスタＱｎ６と、ゲートがビット線ＢＬに接
続され、ドレインがデータ線ＸＤＬに接続され、ソース
がノードＮ１に接続されたＮチャネル型ＭＯＳトランジ
スタＱｎ７を設けた点にある。
の実施形態に係るセンスアンプ回路の一構成例を示す回
路図である。なお、図１において、図４と同じ構成要素
については、同一の符号を付して説明を省略する。本実
施形態が図４に示す従来例と異なる点は、ゲートがビッ
ト線ＸＢＬに接続され、ドレインがデータ線ＤＬに接続
され、ソースがノードＮ１に接続されたＮチャネル型Ｍ
ＯＳトランジスタＱｎ６と、ゲートがビット線ＢＬに接
続され、ドレインがデータ線ＸＤＬに接続され、ソース
がノードＮ１に接続されたＮチャネル型ＭＯＳトランジ
スタＱｎ７を設けた点にある。
【００２２】かかる構成をとるＮチャネル型ＭＯＳトラ
ンジスタＱｎ６、Ｑｎ７を設けることで、ビット線の信
号を、ビット線とデータ線を接続するＮチャネル型ＭＯ
Ｓトランジスタ（Ｑｎ４またはＱｎ５）を介することな
く、直接センスアンプ回路に入力することができ、Ｎチ
ャネル型ＭＯＳトランジスタＱｎ４またはＱｎ５のしき
い値電圧分の電圧低下がなく、センスアンプ制御を行う
ことが可能となる。
ンジスタＱｎ６、Ｑｎ７を設けることで、ビット線の信
号を、ビット線とデータ線を接続するＮチャネル型ＭＯ
Ｓトランジスタ（Ｑｎ４またはＱｎ５）を介することな
く、直接センスアンプ回路に入力することができ、Ｎチ
ャネル型ＭＯＳトランジスタＱｎ４またはＱｎ５のしき
い値電圧分の電圧低下がなく、センスアンプ制御を行う
ことが可能となる。
【００２３】また、Ｎチャネル型ＭＯＳトランジスタＱ
ｎ６またはＱｎ７はビット線の電圧により直接制御され
るため、論理「Ｈ」データであるビット線の電圧で制御
されてオンしやすくなり、論理「Ｌ」データであるデー
タ線を高速に接地電圧にすることができる。
ｎ６またはＱｎ７はビット線の電圧により直接制御され
るため、論理「Ｈ」データであるビット線の電圧で制御
されてオンしやすくなり、論理「Ｌ」データであるデー
タ線を高速に接地電圧にすることができる。
【００２４】したがって、従来のセンスアンプ回路を構
成するＮチャネル型ＭＯＳトランジスタＱｎ１およびＱ
ｎ２に対して、新たなＮチャネル型ＭＯＳトランジスタ
Ｑｎ６およびＱｎ７をこれらと並列に構成することで、
接地電圧にする能力を高め、高速に接地電圧にオンでき
るという効果がある。
成するＮチャネル型ＭＯＳトランジスタＱｎ１およびＱ
ｎ２に対して、新たなＮチャネル型ＭＯＳトランジスタ
Ｑｎ６およびＱｎ７をこれらと並列に構成することで、
接地電圧にする能力を高め、高速に接地電圧にオンでき
るという効果がある。
【００２５】なお、本実施形態では、Ｎチャネル型ＭＯ
ＳトランジスタＱｎ６およびＱｎ７のドレインをそれぞ
れ第１のデータ線ＤＬおよび第２のデータ線ＸＤＬに接
続しているが、それぞれを第１のビット線ＢＬおよび第
２のビット線ＸＢＬに接続する構成も可能である。ま
た、Ｑｎ６およびＱｎ７とは別のトランジスタを構成す
ることも可能である。これらは、動作の高速性やビット
線の高速動作を鑑みて設計的に選択することができる。
ＳトランジスタＱｎ６およびＱｎ７のドレインをそれぞ
れ第１のデータ線ＤＬおよび第２のデータ線ＸＤＬに接
続しているが、それぞれを第１のビット線ＢＬおよび第
２のビット線ＸＢＬに接続する構成も可能である。ま
た、Ｑｎ６およびＱｎ７とは別のトランジスタを構成す
ることも可能である。これらは、動作の高速性やビット
線の高速動作を鑑みて設計的に選択することができる。
【００２６】（第２の実施形態）図２は、本発明の第２
の実施形態に係るセンスアンプ回路の一構成例を示す回
路図である。なお、図２において、図４と同じ構成要素
については、同一の符号を付して説明を省略する。本実
施形態が図４に示す従来例と異なる点は、ゲートがビッ
ト線ＸＢＬに接続され、ドレインがＰチャネル型ＭＯＳ
トランジスタＱｐ１のソース（ノードＮ４）に接続さ
れ、ソースがノードＮ２に接続されたＰチャネル型ＭＯ
ＳトランジスタＱｐ４と、ゲートがビット線ＢＬに接続
され、ドレインがＰチャネル型ＭＯＳトランジスタＱｐ
２のソース（ノードＮ３）に接続され、ソースがノード
Ｎ２に接続されたＰチャネル型ＭＯＳトランジスタＱｐ
５とを設けた点にある。
の実施形態に係るセンスアンプ回路の一構成例を示す回
路図である。なお、図２において、図４と同じ構成要素
については、同一の符号を付して説明を省略する。本実
施形態が図４に示す従来例と異なる点は、ゲートがビッ
ト線ＸＢＬに接続され、ドレインがＰチャネル型ＭＯＳ
トランジスタＱｐ１のソース（ノードＮ４）に接続さ
れ、ソースがノードＮ２に接続されたＰチャネル型ＭＯ
ＳトランジスタＱｐ４と、ゲートがビット線ＢＬに接続
され、ドレインがＰチャネル型ＭＯＳトランジスタＱｐ
２のソース（ノードＮ３）に接続され、ソースがノード
Ｎ２に接続されたＰチャネル型ＭＯＳトランジスタＱｐ
５とを設けた点にある。
【００２７】かかる構成をとるＰチャネル型ＭＯＳトラ
ンジスタＱｐ４およびＱｐ５を設けることで、ビット線
の信号を、ビット線とデータ線を接続するＮチャネル型
ＭＯＳトランジスタ（Ｑｎ４またはＱｎ５）を介するこ
となく、直接センスアンプ回路に入力することができ、
トランジスタＱｎ４またはＱｎ５のしきい値電圧分の電
圧低下がなく、センスアンプ制御を行うことが可能とな
る。
ンジスタＱｐ４およびＱｐ５を設けることで、ビット線
の信号を、ビット線とデータ線を接続するＮチャネル型
ＭＯＳトランジスタ（Ｑｎ４またはＱｎ５）を介するこ
となく、直接センスアンプ回路に入力することができ、
トランジスタＱｎ４またはＱｎ５のしきい値電圧分の電
圧低下がなく、センスアンプ制御を行うことが可能とな
る。
【００２８】また、Ｐチャネル型ＭＯＳトランジスタＱ
ｐ４またはＱｐ５は、ビット線の電圧により直接制御さ
れるため、論理「Ｈ」データであるビット線の電圧で制
御されオフしやすくなり、論理「Ｌ」データであるデー
タ線を高速に電源電圧から切り離すことができる。
ｐ４またはＱｐ５は、ビット線の電圧により直接制御さ
れるため、論理「Ｈ」データであるビット線の電圧で制
御されオフしやすくなり、論理「Ｌ」データであるデー
タ線を高速に電源電圧から切り離すことができる。
【００２９】したがって、従来のセンスアンプ回路を構
成するＰチャネル型ＭＯＳトランジスタＱｐ１およびＱ
ｐ２に対して、新たなＰチャネル型ＭＯＳトランジスタ
Ｑｐ４およびＱｐ５をこれらと直列に構成することで、
電源電圧にする能力を低め、高速に電源電圧からオフで
きるという効果がある。
成するＰチャネル型ＭＯＳトランジスタＱｐ１およびＱ
ｐ２に対して、新たなＰチャネル型ＭＯＳトランジスタ
Ｑｐ４およびＱｐ５をこれらと直列に構成することで、
電源電圧にする能力を低め、高速に電源電圧からオフで
きるという効果がある。
【００３０】なお、本実施形態では、Ｐチャネル型ＭＯ
ＳトランジスタＱｐ１およびＱｐ４と、Ｑｐ２およびＱ
ｐ５はそれぞれ直列に接続されているが、オンまたはオ
フの高速性やセンスアンプの動作時のノイズの影響を鑑
みて、どちらのトランジスタを電源電圧側に構成するか
を設計的に選択することができる。
ＳトランジスタＱｐ１およびＱｐ４と、Ｑｐ２およびＱ
ｐ５はそれぞれ直列に接続されているが、オンまたはオ
フの高速性やセンスアンプの動作時のノイズの影響を鑑
みて、どちらのトランジスタを電源電圧側に構成するか
を設計的に選択することができる。
【００３１】（第３の実施形態）図３は、本発明の第３
の実施形態に係るセンスアンプ回路の一構成例を示す回
路図である。なお、図３において、図１および図２と同
じ構成要素については、同一の符号を付して説明を省略
する。本実施形態は、第１および第２の実施形態を併用
したものである。
の実施形態に係るセンスアンプ回路の一構成例を示す回
路図である。なお、図３において、図１および図２と同
じ構成要素については、同一の符号を付して説明を省略
する。本実施形態は、第１および第２の実施形態を併用
したものである。
【００３２】本実施形態の構成によれば、第１および第
２の実施形態による上記利点を兼ね備えるセンスアンプ
回路を実現することができる。
２の実施形態による上記利点を兼ね備えるセンスアンプ
回路を実現することができる。
【００３３】なお、第１から第３の実施形態において、
Ｎチャネル型ＭＯＳトランジスタＱｎ４とＱｎ５のゲー
トに接続された信号ＢＳは通常電源電圧ＶＤＤ以下の電
圧に設定しているが、ＳＡＮまたはＸＳＡＰによるセン
スアンプの動作の前後で信号ＢＳの電圧を制御し、従来
のセンスアンプ回路を構成するトランジスタＱｐ１、Ｑ
ｐ２、Ｑｎ１、Ｑｎ２のゲート電圧に、ビット線の電圧
が一時的に直接入力されるように制御することによっ
て、より高速に動作させることも可能である。
Ｎチャネル型ＭＯＳトランジスタＱｎ４とＱｎ５のゲー
トに接続された信号ＢＳは通常電源電圧ＶＤＤ以下の電
圧に設定しているが、ＳＡＮまたはＸＳＡＰによるセン
スアンプの動作の前後で信号ＢＳの電圧を制御し、従来
のセンスアンプ回路を構成するトランジスタＱｐ１、Ｑ
ｐ２、Ｑｎ１、Ｑｎ２のゲート電圧に、ビット線の電圧
が一時的に直接入力されるように制御することによっ
て、より高速に動作させることも可能である。
【００３４】（第４の実施形態）図４は、本発明の第４
の実施形態に係るセンスアンプ回路の一構成例を示す回
路図である。なお、図４において、図１、図２および図
３と同じ構成要素については、同一の符号を付して説明
を省略する。本実施形態は、第３の実施形態におけるＮ
チャネル型ＭＯＳトランジスタＱｎ１およびＱｎ２を削
除した構成をとる。
の実施形態に係るセンスアンプ回路の一構成例を示す回
路図である。なお、図４において、図１、図２および図
３と同じ構成要素については、同一の符号を付して説明
を省略する。本実施形態は、第３の実施形態におけるＮ
チャネル型ＭＯＳトランジスタＱｎ１およびＱｎ２を削
除した構成をとる。
【００３５】第３の実施形態において、Ｎチャネル型Ｍ
ＯＳトランジスタＱｎ１、Ｑｎ２よりも、Ｎチャネル型
ＭＯＳトランジスタＱｎ６、Ｑｎ７の方が、ゲートにビ
ット線の電位が直接入力されるため感度が良い。このた
め、実質的にＱｎ６、Ｑｎ７のみで充分な動作が可能で
ある。
ＯＳトランジスタＱｎ１、Ｑｎ２よりも、Ｎチャネル型
ＭＯＳトランジスタＱｎ６、Ｑｎ７の方が、ゲートにビ
ット線の電位が直接入力されるため感度が良い。このた
め、実質的にＱｎ６、Ｑｎ７のみで充分な動作が可能で
ある。
【００３６】このように、本実施形態によれば、第３の
実施形態よりもトランジスタ数を少なく構成できるとい
う利点がある。
実施形態よりもトランジスタ数を少なく構成できるとい
う利点がある。
【００３７】なお、本実施形態において、Ｎチャネル型
ＭＯＳトランジスタＱｎ４とＱｎ５のゲートに接続され
た信号ＢＳは通常電源電圧ＶＤＤ以下の電圧に設定して
いるが、ＳＡＮまたはＸＳＡＰによるセンスアンプの動
作の前後で信号ＢＳの電圧を制御し、従来のセンスアン
プ回路を構成するトランジスタＱｐ１、Ｑｐ２のゲート
電圧に、ビット線の電圧が一時的に直接入力されるよう
に制御することによって、より高速に動作させることも
可能である。
ＭＯＳトランジスタＱｎ４とＱｎ５のゲートに接続され
た信号ＢＳは通常電源電圧ＶＤＤ以下の電圧に設定して
いるが、ＳＡＮまたはＸＳＡＰによるセンスアンプの動
作の前後で信号ＢＳの電圧を制御し、従来のセンスアン
プ回路を構成するトランジスタＱｐ１、Ｑｐ２のゲート
電圧に、ビット線の電圧が一時的に直接入力されるよう
に制御することによって、より高速に動作させることも
可能である。
【００３８】なお、第１から第４の実施形態において
は、ビット線とデータ線を接続するトランジスタをＮチ
ャネル型ＭＯＳトランジスタで構成しているが、これを
Ｐチャネル型ＭＯＳトランジスタにすることも可能であ
る。この場合、センスアンプを構成する直列配置された
Ｐチャネル型ＭＯＳトランジスタを並列配置とし、並列
配置されたＮチャネル型ＭＯＳトランジスタを直列配置
とすることによって、同様の効果が得られる。
は、ビット線とデータ線を接続するトランジスタをＮチ
ャネル型ＭＯＳトランジスタで構成しているが、これを
Ｐチャネル型ＭＯＳトランジスタにすることも可能であ
る。この場合、センスアンプを構成する直列配置された
Ｐチャネル型ＭＯＳトランジスタを並列配置とし、並列
配置されたＮチャネル型ＭＯＳトランジスタを直列配置
とすることによって、同様の効果が得られる。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
ビット線とデータ線を接続するトランジスタのしきい値
電圧分の電圧低下のないセンスアンプ制御を可能とし、
ビット線の振幅電圧より高い電圧に増幅する場合やビッ
ト線の電圧が低電圧である場合にも、正確にかつ高速に
増幅電圧を確定することができる、という格別な効果を
奏する。
ビット線とデータ線を接続するトランジスタのしきい値
電圧分の電圧低下のないセンスアンプ制御を可能とし、
ビット線の振幅電圧より高い電圧に増幅する場合やビッ
ト線の電圧が低電圧である場合にも、正確にかつ高速に
増幅電圧を確定することができる、という格別な効果を
奏する。
【図１】 本発明の第１の実施形態に係るセンスアンプ
回路の一構成例を示す回路図
回路の一構成例を示す回路図
【図２】 本発明の第２の実施形態に係るセンスアンプ
回路の一構成例を示す回路図
回路の一構成例を示す回路図
【図３】 本発明の第３の実施形態に係るセンスアンプ
回路の一構成例を示す回路図
回路の一構成例を示す回路図
【図４】 本発明の第４の実施形態に係るセンスアンプ
回路の一構成例を示す回路図
回路の一構成例を示す回路図
【図５】 従来のセンスアンプ回路の一構成例を示す回
路図
路図
ＢＬ、ＸＢＬ ビット線
ＤＬ、ＸＤＬ データ線
ＳＡＮ、ＸＳＡＰ センスアンプ制御信号
ＢＳ ビット線とデータ線の接続制御信号
Ｎ１〜Ｎ４ ノード
Ｑｐ１〜Ｑｐ５ Ｐチャネル型ＭＯＳトランジスタ
Ｑｎ１〜Ｑｎ７ Ｎチャネル型ＭＯＳトランジスタ
ＶＳＳ 接地電圧
ＶＤＤ 電源電圧
Claims (5)
- 【請求項１】 相補ビット線対と相補データ線対がそれ
ぞれトランジスタを介して接続可能な構成で、前記相補
ビット線対に読み出されたデータを増幅して前記相補デ
ータ線対に出力するセンスアンプ回路であって、 前記相補ビット線対の一方の電圧により駆動制御され、
前記相補データ線対の他方の電圧を接地電圧へ落とす
か、電源電圧から切り離すかの少なくとも１つの動作を
行う２つのトランジスタを備えたことを特徴とするセン
スアンプ回路。 - 【請求項２】 相補ビット線対と相補データ線対がそれ
ぞれトランジスタを介して接続可能な構成で、前記相補
ビット線対に読み出されたデータを増幅して前記相補デ
ータ線対に出力するセンスアンプ回路であって、 ドレインが前記相補データ線対の一方のデータ線に接続
され、ゲートが前記相補データ線対の他方のデータ線に
接続され、ソースが第１のノードに接続される第１のＮ
チャネル型ＭＯＳトランジスタと、 ドレインが前記他方のデータ線に接続され、ゲートが前
記一方のデータ線に接続され、ソースが前記第１のノー
ドに接続される第２のＮチャネル型ＭＯＳトランジスタ
と、 ドレインが前記第１のノードに接続され、ゲートに第１
のセンスアンプ制御信号線が接続され、ソースに接地電
圧が供給される第３のＮチャネル型ＭＯＳトランジスタ
と、 ドレインが前記一方のデータ線に接続され、ゲートが前
記他方のデータ線に接続され、ソースが第２のノードに
接続される第１のＰチャネル型ＭＯＳトランジスタと、 ドレインが前記他方のデータ線に接続され、ゲートが前
記一方のデータ線に接続され、ソースが前記第２のノー
ドに接続される第２のＰチャネル型ＭＯＳトランジスタ
と、 ドレインが前記第２のノードに接続され、ゲートに前記
第１のセンスアンプ制御信号線と対をなす第２のセンス
アンプ制御信号線が接続され、ソースに電源電圧が供給
される第３のＰチャネル型ＭＯＳトランジスタと、 ドレインが前記一方のデータ線に接続され、ゲートが前
記相補ビット線対と前記相補データ線対との間の接続を
制御する接続制御信号線に接続され、ソースが前記相補
ビット線対の一方のビット線に接続される第４のＮチャ
ネル型ＭＯＳトランジスタと、 ドレインが前記他方のデータ線に接続され、ゲートが前
記接続制御信号線に接続され、ソースが前記相補ビット
線対の他方のビット線に接続される第５のＮチャネル型
ＭＯＳトランジスタと、 ドレインが前記一方のデータ線に接続され、ゲートが前
記他方のビット線に接続され、ソースが前記第１のノー
ドに接続される第６のＮチャネル型ＭＯＳトランジスタ
と、 ドレインが前記他方のデータ線に接続され、ゲートが前
記一方のビット線に接続され、ソースが前記第１のノー
ドに接続される第７のＮチャネル型ＭＯＳトランジスタ
とを備えたことを特徴とするセンスアンプ回路。 - 【請求項３】 相補ビット線対と相補データ線対がそれ
ぞれトランジスタを介して接続可能な構成で、前記相補
ビット線対に読み出されたデータを増幅して前記相補デ
ータ線対に出力するセンスアンプ回路であって、 ドレインが前記相補データ線対の一方のデータ線に接続
され、ゲートが前記相補データ線対の他方のデータ線に
接続され、ソースが第１のノードに接続される第１のＮ
チャネル型ＭＯＳトランジスタと、 ドレインが前記他方のデータ線に接続され、ゲートが前
記一方のデータ線に接続され、ソースが前記第１のノー
ドに接続される第２のＮチャネル型ＭＯＳトランジスタ
と、 ドレインが前記第１のノードに接続され、ゲートに第１
のセンスアンプ制御信号線が接続され、ソースに接地電
圧が供給される第３のＮチャネル型ＭＯＳトランジスタ
と、 前記一方のデータ線と第２のノードとの間に設けられた
第１のＰチャネル型ＭＯＳトランジスタと、 前記他方のデータ線と前記第２のノードとの間に設けら
れた第２のＰチャネル型ＭＯＳトランジスタと、 ドレインが前記第２のノードに接続され、ゲートに前記
第１のセンスアンプ制御信号線と対をなす第２のセンス
アンプ制御信号線が接続され、ソースに電源電圧が供給
される第３のＰチャネル型ＭＯＳトランジスタと、 前記一方のデータ線と前記第２のノードとの間で、前記
第１のＰチャネル型ＭＯＳトランジスタと直列に接続さ
れた第４のＰチャネル型ＭＯＳトランジスタと、 前記他方のデータ線と前記第２のノードとの間で、前記
第２のＰチャネル型ＭＯＳトランジスタと直列に接続さ
れた第５のＰチャネル型ＭＯＳトランジスタと、 ドレインが前記一方のデータ線に接続され、ゲートが前
記相補ビット線対と前記相補データ線対との間の接続を
制御する接続制御信号線に接続され、ソースが前記相補
ビット線対の一方のビット線に接続される第４のＮチャ
ネル型ＭＯＳトランジスタと、 ドレインが前記他方のデータ線に接続され、ゲートが前
記接続制御信号線に接続され、ソースが前記相補ビット
線対の他方のビット線に接続される第５のＮチャネル型
ＭＯＳトランジスタとを備え、 前記第１のＰチャネル型ＭＯＳトランジスタのゲートが
前記他方のデータ線に接続され、前記第４のＰチャネル
型ＭＯＳトランジスタのゲートが前記他方のビット線に
接続され、 前記第２のＰチャネル型ＭＯＳトランジスタのゲートが
前記一方のデータ線に接続され、前記第５のＰチャネル
型ＭＯＳトランジスタのゲートが前記一方のビット線に
接続されたことを特徴とするセンスアンプ回路。 - 【請求項４】 相補ビット線対と相補データ線対がそれ
ぞれトランジスタを介して接続可能な構成で、前記相補
ビット線対に読み出されたデータを増幅して前記相補デ
ータ線対に出力するセンスアンプ回路であって、 ドレインが前記相補データ線対の一方のデータ線に接続
され、ゲートが前記相補データ線対の他方のデータ線に
接続され、ソースが第１のノードに接続される第１のＮ
チャネル型ＭＯＳトランジスタと、 ドレインが前記他方のデータ線に接続され、ゲートが前
記一方のデータ線に接続され、ソースが前記第１のノー
ドに接続される第２のＮチャネル型ＭＯＳトランジスタ
と、 ドレインが前記第１のノードに接続され、ゲートに第１
のセンスアンプ制御信号線が接続され、ソースに接地電
圧が供給される第３のＮチャネル型ＭＯＳトランジスタ
と、 前記一方のデータ線と第２のノードとの間に設けられた
第１のＰチャネル型ＭＯＳトランジスタと、 前記他方のデータ線と前記第２のノードとの間に設けら
れた第２のＰチャネル型ＭＯＳトランジスタと、 ドレインが前記第２のノードに接続され、ゲートに前記
第１のセンスアンプ制御信号線と対をなす第２のセンス
アンプ制御信号線が接続され、ソースに電源電圧が供給
される第３のＰチャネル型ＭＯＳトランジスタと、 前記一方のデータ線と前記第２のノードとの間で、前記
第１のＰチャネル型ＭＯＳトランジスタと直列に接続さ
れた第４のＰチャネル型ＭＯＳトランジスタと、 前記他方のデータ線と前記第２のノードとの間で、前記
第２のＰチャネル型ＭＯＳトランジスタと直列に接続さ
れた第５のＰチャネル型ＭＯＳトランジスタと、 ドレインが前記一方のデータ線に接続され、ゲートが前
記相補ビット線対と前記相補データ線対との間の接続を
制御する接続制御信号線に接続され、ソースが前記相補
ビット線対の一方のビット線に接続される第４のＮチャ
ネル型ＭＯＳトランジスタと、 ドレインが前記他方のデータ線に接続され、ゲートが前
記接続制御信号線に接続され、ソースが前記相補ビット
線対の他方のビット線に接続される第５のＮチャネル型
ＭＯＳトランジスタと、 ドレインが前記一方のデータ線に接続され、ゲートが前
記他方のビット線に接続され、ソースが前記第１のノー
ドに接続される第６のＮチャネル型ＭＯＳトランジスタ
と、 ドレインが前記他方のデータ線に接続され、ゲートが前
記一方のビット線に接続され、ソースが前記第１のノー
ドに接続される第７のＮチャネル型ＭＯＳトランジスタ
とを備え、 前記第１のＰチャネル型ＭＯＳトランジスタのゲートが
前記他方のデータ線に接続され、前記第４のＰチャネル
型ＭＯＳトランジスタのゲートが前記他方のビット線に
接続され、 前記第２のＰチャネル型ＭＯＳトランジスタのゲートが
前記一方のデータ線に接続され、前記第５のＰチャネル
型ＭＯＳトランジスタのゲートが前記一方のビット線に
接続されたことを特徴とするセンスアンプ回路。 - 【請求項５】 相補ビット線対と相補データ線対がそれ
ぞれトランジスタを介して接続可能な構成で、前記相補
ビット線対に読み出されたデータを増幅して前記相補デ
ータ線対に出力するセンスアンプ回路であって、 ドレインが第１のノードに接続され、ゲートに第１のセ
ンスアンプ制御信号線が接続され、ソースに接地電圧が
供給される第１のＮチャネル型ＭＯＳトランジスタと、 前記一方のデータ線と第２のノードとの間に設けられた
第１のＰチャネル型ＭＯＳトランジスタと、 前記他方のデータ線と前記第２のノードとの間に設けら
れた第２のＰチャネル型ＭＯＳトランジスタと、 ドレインが前記第２のノードに接続され、ゲートに前記
第１のセンスアンプ制御信号線と対をなす第２のセンス
アンプ制御信号線が接続され、ソースに電源電圧が供給
される第３のＰチャネル型ＭＯＳトランジスタと、 前記一方のデータ線と前記第２のノードとの間で、前記
第１のＰチャネル型ＭＯＳトランジスタと直列に接続さ
れた第４のＰチャネル型ＭＯＳトランジスタと、 前記他方のデータ線と前記第２のノードとの間で、前記
第２のＰチャネル型ＭＯＳトランジスタと直列に接続さ
れた第５のＰチャネル型ＭＯＳトランジスタと、 ドレインが前記一方のデータ線に接続され、ゲートが前
記相補ビット線対と前記相補データ線対との間の接続を
制御する接続制御信号線に接続され、ソースが前記相補
ビット線対の一方のビット線に接続される第２のＮチャ
ネル型ＭＯＳトランジスタと、 ドレインが前記他方のデータ線に接続され、ゲートが前
記接続制御信号線に接続され、ソースが前記相補ビット
線対の他方のビット線に接続される第３のＮチャネル型
ＭＯＳトランジスタと、 ドレインが前記一方のデータ線に接続され、ゲートが前
記他方のビット線に接続され、ソースが前記第１のノー
ドに接続される第４のＮチャネル型ＭＯＳトランジスタ
と、 ドレインが前記他方のデータ線に接続され、ゲートが前
記一方のビット線に接続され、ソースが前記第１のノー
ドに接続される第５のＮチャネル型ＭＯＳトランジスタ
とを備え、 前記第１のＰチャネル型ＭＯＳトランジスタのゲートが
前記他方のデータ線に接続され、前記第４のＰチャネル
型ＭＯＳトランジスタのゲートが前記他方のビット線に
接続され、 前記第２のＰチャネル型ＭＯＳトランジスタのゲートが
前記一方のデータ線に接続され、前記第５のＰチャネル
型ＭＯＳトランジスタのゲートが前記一方のビット線に
接続されたことを特徴とするセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001367276A JP4105865B2 (ja) | 2001-11-30 | 2001-11-30 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001367276A JP4105865B2 (ja) | 2001-11-30 | 2001-11-30 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003173686A true JP2003173686A (ja) | 2003-06-20 |
| JP4105865B2 JP4105865B2 (ja) | 2008-06-25 |
Family
ID=19177050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001367276A Expired - Fee Related JP4105865B2 (ja) | 2001-11-30 | 2001-11-30 | センスアンプ回路 |
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| Country | Link |
|---|---|
| JP (1) | JP4105865B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008044300A1 (fr) * | 2006-10-12 | 2008-04-17 | Renesas Technology Corp. | Circuit intégré à semi-conducteurs |
-
2001
- 2001-11-30 JP JP2001367276A patent/JP4105865B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008044300A1 (fr) * | 2006-10-12 | 2008-04-17 | Renesas Technology Corp. | Circuit intégré à semi-conducteurs |
| US7907442B2 (en) | 2006-10-12 | 2011-03-15 | Renesas Electronics Corporation | Semiconductor integrated circuit |
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| Publication number | Publication date |
|---|---|
| JP4105865B2 (ja) | 2008-06-25 |
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