RU2701108C1 - Токовый пороговый логический элемент "неравнозначность" - Google Patents
Токовый пороговый логический элемент "неравнозначность" Download PDFInfo
- Publication number
- RU2701108C1 RU2701108C1 RU2018146832A RU2018146832A RU2701108C1 RU 2701108 C1 RU2701108 C1 RU 2701108C1 RU 2018146832 A RU2018146832 A RU 2018146832A RU 2018146832 A RU2018146832 A RU 2018146832A RU 2701108 C1 RU2701108 C1 RU 2701108C1
- Authority
- RU
- Russia
- Prior art keywords
- additional
- input
- current
- input transistors
- bus
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/212—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using bipolar transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Logic Circuits (AREA)
Abstract
Изобретение относится к области радиотехники и аналоговой микроэлектроники и может быть использовано в быстродействующих аналоговых и аналого-цифровых интерфейсах для обработки сигналов датчиков. Техническим результатом является создание токового порогового логического элемента «Неравнозначность», в котором внутреннее преобразование информации производится в токовой форме сигналов, что позволяет повысить быстродействие устройств преобразования информации. Устройство содержит первый и второй входы устройства, выход устройства, три входных транзистора с объединенными базами, первый и второй источники напряжения смещения, три входных транзистора другого типа проводимости с объединенными базами, четыре токовых зеркала, две шины источника питания, вспомогательный источник опорного тока, дополнительное токовое зеркало, четыре дополнительных входных транзистора, три дополнительных источника опорного тока, два дополнительных источника напряжения смещения. 5 ил., 1 табл.
Description
Предполагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи цифровой информации и т.п.
В различных вычислительных и управляющих системах широко используются логические элементы «Неравнозначность» (ЛЭ), реализованные на основе эмиттерно-связанной логики [1-14], работающие по законам булевой алгебры и имеющие по выходу два логических состояния «0» и «1», характеризующихся низким и высоким потенциалами.
В работе [15], а также монографиях соавтора настоящей заявки [16-17] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока I0. Заявляемое устройство «Неравнозначность» относится к этому типу логических элементов.
Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патенте US 5.742.154 («Multi-stage current feedback amplifier», МПК H03F 3/30, 1998 г.). Он содержит (фиг. 1) первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4, второй 5 и третий 6 входные транзисторы с объединенными базами, которые подключены к первому 7 источнику напряжения смещения, четвертый 8, пятый 9 и шестой 10 входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 11 источнику напряжения смещения, эмиттеры первого 4 и четвертого 8 входных транзисторов объединены, эмиттеры второго 5 и пятого 9 входных транзисторов объединены, эмиттеры третьего 6 и шестого 10 входных транзисторов объединены, первое 12 токовое зеркало, согласованное с первой 13 шиной источника питания, причём его выход подключен к выходу 3 устройства, второе 14 токовое зеркало, согласованное с первой 13 шиной источника питания, вспомогательный источник опорного тока 15, третье 16 токовое зеркало, согласованное со второй 17 шиной источника питания, четвертое 18 токовое зеркало, согласованное со второй 17 шиной источника питания, вход которого подключен к коллектору первого 4 входного транзистора.
Существенный недостаток известного логического элемента состоит в том, что он не предоставляет возможность работы с токовыми пороговыми сигналами, что в конечном итоге приводит к снижению его быстродействия. Это не позволяет создать полный базис средств вычислительной техники, функционирующих на принципах преобразования многозначных токовых сигналов. В первую очередь это связано с тем, что известная схема имеет погрешности преобразования сигналов, происходящие на каждой операции, эти погрешности неизбежно суммируются в выходном сигнале и могут приводить к заметным общим отклонениям от уровней опорных сигналов. Применение пороговых функций и соответствующих им пороговых элементов, кроме реализации заданной логической функции, обеспечивает масштабирование и нормализацию уровней выходных сигналов и тем самым устраняет все погрешности сигналов, возникающие до порогового элемента.
Основная задача предлагаемого изобретения состоит в создании токового порогового логического элемента «Неравнозначность», в котором внутреннее преобразование информации производится в токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [16-17].
Поставленная задача решается тем, что в логическом элементе (фиг.1),
содержащем первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4, второй 5 и третий 6 входные транзисторы с объединенными базами, которые подключены к первому 7 источнику напряжения смещения, четвертый 8, пятый 9 и шестой 10 входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 11 источнику напряжения смещения, эмиттеры первого 4 и четвертого 8 входных транзисторов объединены, эмиттеры второго 5 и пятого 9 входных транзисторов объединены, эмиттеры третьего 6 и шестого 10 входных транзисторов объединены, первое 12 токовое зеркало, согласованное с первой 13 шиной источника питания, причём его выход подключен к выходу 3 устройства, второе 14 токовое зеркало, согласованное с первой 13 шиной источника питания, вспомогательный источник опорного тока 15, третье 16 токовое зеркало, согласованное со второй 17 шиной источника питания, четвертое 18 токовое зеркало, согласованное со второй 17 шиной источника питания, вход которого подключен к коллектору первого 4 входного транзистора, предусмотрены новые элементы и связи – в схему введены дополнительное 19 токовое зеркало, первый 20, второй 21, третий 22 и четвертый 23 дополнительные входные транзисторы, первый 24, второй 25 и третий 26 дополнительные источники опорного тока, первый 27 и второй 28 дополнительные источники напряжения смещения, первый 1 вход устройства подключен ко входу третьего 16 токового зеркала, второй 2 вход устройства подключен к выходу третьего 16 токового зеркала и объединённым эмиттерам первого 4 и четвертого 8 входных транзисторов, коллектор четвертого 8 входного транзистора подключен ко входу дополнительного 19 токового зеркала, которое согласовано с первой 13 шиной источника питания, коллекторы второго 5 и третьего 6 входных транзисторов согласованы со второй 17 шиной источника питания, коллекторы пятого 9 и шестого 10 входных транзисторов согласованы с первой 13 шиной источника питания, выход четвертого 18 токового зеркала связан с первой 13 шиной источника питания через вспомогательный источник опорного тока 15 и подключен к эмиттерам второго 5 и пятого 9 входных транзисторов, эмиттеры первого 20 и второго 21 дополнительных входных транзисторов объединены и подключены ко второй 17 шине источника питания через первый 24 дополнительный источник опорного тока, база первого 20 дополнительного входного транзистора подключена к объединённым эмиттерам второго 5 и пятого 9 входных транзисторов, база второго 21 дополнительного входного транзистора подключена первому 27 дополнительного источнику напряжения смещения, коллектор второго 21 дополнительного входного транзистора подключен ко входу второго 14 токового зеркала, выход дополнительного 19 токового зеркала подключен к объединённым эмиттерам третьего 6 и шестого 10 входных транзисторов и связан со второй 17 шиной источников питания через второй 25 дополнительный источник опорного тока, эмиттеры третьего 22 и четвертого 23 дополнительных входных транзисторов объединены и подключены ко второй 17 шине источника питания через третий 26 дополнительный источник опорного тока, база третьего 22 дополнительного входного транзистора подключена к объединённым эмиттерам третьего 6 и шестого 10 входных транзисторов, база четвертого 23 дополнительного входного транзистора подключена второму 28 дополнительному источнику напряжения смещения, коллектор третьего 22 дополнительного входного транзистора подключен ко входу первого 12 токового зеркала, коллекторы первого 20 и четвертого 23 дополнительных входных транзисторов подключены к первой 13 шине источника.
На чертеже фиг. 1 показана схема прототипа, а на чертеже фиг. 2 –схема заявляемого токового порогового логического элемента «Неравнозначность» на биполярных транзисторах в соответствии с п.1 формулы изобретения.
На чертеже фиг. 3 изображена схема заявляемого устройства на полевых транзисторах в соответствии с п. 2 формулы изобретения.
На чертеже фиг. 4 представлена схема токового порогового логического элемента «Неравнозначность» фиг. 3 в среде компьютерного моделирования Cadence на моделях полевых транзисторов XB06.
На чертеже фиг. 5 приведены осциллограммы входных и выходных сигналов схемы элемента «Неравнозначность» фиг. 4.
Токовый пороговый логический элемент «Неравнозначность» фиг. 2 содержит первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4, второй 5 и третий 6 входные транзисторы с объединенными базами, которые подключены к первому 7 источнику напряжения смещения, четвертый 8, пятый 9 и шестой 10 входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 11 источнику напряжения смещения, эмиттеры первого 4 и четвертого 8 входных транзисторов объединены, эмиттеры второго 5 и пятого 9 входных транзисторов объединены, эмиттеры третьего 6 и шестого 10 входных транзисторов объединены, первое 12 токовое зеркало, согласованное с первой 13 шиной источника питания, причём его выход подключен к выходу 3 устройства, второе 14 токовое зеркало, согласованное с первой 13 шиной источника питания, вспомогательный источник опорного тока 15, третье 16 токовое зеркало, согласованное со второй 17 шиной источника питания, четвертое 18 токовое зеркало, согласованное со второй 17 шиной источника питания, вход которого подключен к коллектору первого 4 входного транзистора. В схему введены дополнительное 19 токовое зеркало, первый 20, второй 21, третий 22 и четвертый 23 дополнительные входные транзисторы, первый 24, второй 25 и третий 26 дополнительные источники опорного тока, первый 27 и второй 28 дополнительные источники напряжения смещения, первый 1 вход устройства подключен ко входу третьего 16 токового зеркала, второй 2 вход устройства подключен к выходу третьего 16 токового зеркала и объединённым эмиттерам первого 4 и четвертого 8 входных транзисторов, коллектор четвертого 8 входного транзистора подключен ко входу дополнительного 19 токового зеркала, которое согласовано с первой 13 шиной источника питания, коллекторы второго 5 и третьего 6 входных транзисторов согласованы со второй 17 шиной источника питания, коллекторы пятого 9 и шестого 10 входных транзисторов согласованы с первой 13 шиной источника питания, выход четвертого 18 токового зеркала связан с первой 13 шиной источника питания через вспомогательный источник опорного тока 15 и подключен к эмиттерам второго 5 и пятого 9 входных транзисторов, эмиттеры первого 20 и второго 21 дополнительных входных транзисторов объединены и подключены ко второй 17 шине источника питания через первый 24 дополнительный источник опорного тока, база первого 20 дополнительного входного транзистора подключена к объединённым эмиттерам второго 5 и пятого 9 входных транзисторов, база второго 21 дополнительного входного транзистора подключена первому 27 дополнительного источнику напряжения смещения, коллектор второго 21 дополнительного входного транзистора подключен ко входу второго 14 токового зеркала, выход дополнительного 19 токового зеркала подключен к объединённым эмиттерам третьего 6 и шестого 10 входных транзисторов и связан со второй 17 шиной источников питания через второй 25 дополнительный источник опорного тока, эмиттеры третьего 22 и четвертого 23 дополнительных входных транзисторов объединены и подключены ко второй 17 шине источника питания через третий 26 дополнительный источник опорного тока, база третьего 22 дополнительного входного транзистора подключена к объединённым эмиттерам третьего 6 и шестого 10 входных транзисторов, база четвертого 23 дополнительного входного транзистора подключена второму 28 дополнительному источнику напряжения смещения, коллектор третьего 22 дополнительного входного транзистора подключен ко входу первого 12 токового зеркала, коллекторы первого 20 и четвертого 23 дополнительных входных транзисторов подключены к первой 13 шине источника.
На чертеже фиг. 3, в соответствии с п. 2 формулы изобретения, в качестве первого 4, второго 5, третьего 6, четвертого 8, пятого 9 и шестого 10 входных транзисторов, а также первого 20, второго 21, третьего 22, четвертого 23 дополнительных транзисторов используются полевые транзисторы, причём исток каждого из полевых транзисторов соответствует эмиттеру, затвор – базе, а сток – коллектору биполярного транзистора [18].
Рассмотрим работу предлагаемой схемы ЛЭ фиг.2.
Функция «Неравнозначность» на основе пороговых функций может быть реализована следующим выражением:
y=(x2>x1)+(x1>x2). (1)
Так как обе операции сравнения не могут одновременно принимать значение 1, то функция также может принимать только двоичные значения – 0 или 1. Для схемотехнической реализации (фиг. 2) вычисляем разности значений аргументов и с помощью компараторов (ДК) сравниваем со значением 0,5I0, т.е. реализуем операции sign((x2-x1)>0,5I0) и
sign((x1-x2)>0,5I0) и далее простым суммированием токов получаем необходимый результат в соответствии с выражением (1).
sign((x1-x2)>0,5I0) и далее простым суммированием токов получаем необходимый результат в соответствии с выражением (1).
Порог сравнения 0,5I0 обеспечивает нечувствительность к погрешностям и помехам в уровнях сигналов в пределах этого порога
Таблица истинности функции «Неравнозначность»:
| x1 | x2 | y |
| 0 | 0 | 0 |
| 0 | 1 | 1 |
| 1 | 0 | 1 |
| 1 | 1 | 0 |
Входная переменная «x1» в виде кванта втекающего тока поступает на первый 1 вход устройства и далее на вход третьего 16 токового зеркала. Входная переменная «x2» в виде кванта втекающего тока поступает на второй 2 вход устройства, где вычитается из выходного сигнала третьего 16 токового зеркала и далее поступает на объединённые эмиттеры первого 4 и четвертого 8 входных транзисторов. Режимы работы первого 4 и четвертого 8 входных транзисторов задаются значениями напряжений первого 7 и второго 11 источников напряжения смещения и обеспечивают предотвращение насыщения транзисторов четвертого 18 и дополнительного 19 токовых зеркал. Разностный сигнал x2–x1 с коллектора первого 4 входного транзистора в виде сигнала вытекающего тока подается на второе 12 токовое зеркало, где преобразуется в равный ему сигнал втекающего тока. Данный сигнал подается на объединённые эмиттеры второго 5 и пятого 9 входных транзисторов, а также на базу первого 20 дополнительного входного транзистора, где вычитается квант втекающего тока вспомогательного источника опорного тока 15. Режимы работы второго 5 и пятого 9 входных транзисторов задаются значениями напряжений первого 7 и второго 11 источников напряжения смещения. Первый 20 и второй 21 дополнительные входные транзисторы образуют дифференциальный каскад (ДК), переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу первого 20 дополнительного входного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной x2–x1 c пороговым уровнем 0,5I0. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I0. При положительной разности сигналов (x2–x1)–0,5 ток первого 24 дополнительного источника опорного тока через коллектор второго 21 дополнительного входного транзистора в виде кванта тока подается на второе 12 токовое зеркало, где преобразуется в равный ему втекающий ток и передаётся на выход 3 устройства. Разностный сигнал x1–x2 с коллектора четвертого 8 входного транзистора в виде сигнала вытекающего тока подается на дополнительное 19 токовое зеркало, где преобразуется в равный ему сигнал втекающего тока. Данный сигнал подается на объединённые эмиттеры третьего 6 и шестого 10 входных транзисторов, а также на базу третьего 22 дополнительного входного транзистора, где из него вычитается ток 0,5I0 второго 25 дополнительного источника опорного тока. Режимы работы третьего 6 и шестого 10 входных транзисторов задаются значениями напряжений первого 7 и второго 11 источников напряжения смещения. Третий 22 и четвертый 23 дополнительные входные транзисторы образуют дифференциальный каскад (ДК), переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу третьего 22 дополнительного входного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной x1–x2 c пороговым уровнем 0,5I0. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I0. При положительной разности сигналов (x1–x2)–0,5I0 ток третьего 26 дополнительного источника опорного тока через коллектор третьего 22 дополнительного входного транзистора в виде кванта тока подается на первое 12 токовое зеркало, где преобразуется в равный ему втекающий ток и передаётся на выход 3 устройства. Выход 3 устройства суммирует выходные токи первого 12 и второго 14 токовых зеркал.
В схеме на фиг. 3 двухполюсник 29 служит для обнаружения наличия кванта тока в выходной цепи в процессе экспериментальных исследований.
Показанные на фиг. 5 результаты моделирования подтверждают указанные свойства заявляемой схемы.
Таким образом, рассмотренное схемотехническое решение токового порогового логического элемента «Неравнозначность» характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.
БИБЛИОГРАФИЧЕСКИЙ СПИСОК
1. Патент US 5.742.154, 1998 г.
2. Патентная заявка US 2007/0018694, 2007 г.
3. Патент US 6.414.519, 2002 г.
4. Патент US 6.566.912, 2003 г.
5. Патент US 6.700.413, 2004 г.
6. Патентная заявка US 2004/0263210, 2004 г.
7. Патент US 6.680.625, 2004 г.
8. Патент SU 1621164, 1991 г.
9. Патент US 6.573.758, 2003 г.
10. Патент US 5.155.387, 1992 г.
11. Патент US 4.713.790, 1987 г.
12. Патент US 5.608.741, 1997 г.
13. Патент US 4.185.210, fig.2, 1980 г.
14. Патент US 3.040.192, fig.1. 1962 г.
15. Малюгин В. Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. № 4. С. 84-93.
16. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. – Таганрог: ТРТУ, 2001. – 147с.
17. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие Таганрог. – ТРТУ, 2004г., 118с.
18. Хоровиц П., Хилл У. Искусство схемотехники: Пер. с англ. - Изд. 2-е. - М.: Издательство БИНОМ 2014. - с. 126.
Claims (1)
- Токовый пороговый логический элемент «Неравнозначность», содержащий первый (1) и второй (2) входы устройства, выход (3) устройства, первый (4), второй (5) и третий (6) входные транзисторы с объединенными базами, которые подключены к первому (7) источнику напряжения смещения, четвертый (8), пятый (9) и шестой (10) входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму (11) источнику напряжения смещения, эмиттеры первого (4) и четвертого (8) входных транзисторов объединены, эмиттеры второго (5) и пятого (9) входных транзисторов объединены, эмиттеры третьего (б) и шестого (10) входных транзисторов объединены, первое (12) токовое зеркало, согласованное с первой (13) шиной источника питания, причем его выход подключен к выходу (3) устройства, второе (14) токовое зеркало, согласованное с первой (13) шиной источника питания, вспомогательный источник опорного тока (15), третье (16) токовое зеркало, согласованное со второй (17) шиной источника питания, четвертое (18) токовое зеркало, согласованное со второй (17) шиной источника питания, вход которого подключен к коллектору первого (4) входного транзистора, отличающийся тем, что в схему введены дополнительное (19) токовое зеркало, первый (20), второй (21), третий (22) и четвертый (23) дополнительные входные транзисторы, первый (24), второй (25) и третий (26) дополнительные источники опорного тока, первый (27) и второй (28) дополнительные источники напряжения смещения, первый (1) вход устройства подключен ко входу третьего (16) токового зеркала, второй (2) вход устройства подключен к выходу третьего (16) токового зеркала и объединенным эмиттерам первого (4) и четвертого (8) входных транзисторов, коллектор четвертого (8) входного транзистора подключен ко входу дополнительного (19) токового зеркала, которое согласовано с первой (13) шиной источника питания, коллекторы второго (5) и третьего (6) входных транзисторов согласованы со второй (17) шиной источника питания, коллекторы пятого (9) и шестого (10) входных транзисторов согласованы с первой (13) шиной источника питания, выход четвертого (18) токового зеркала связан с первой (13) шиной источника питания через вспомогательный источник опорного тока (15) и подключен к эмиттерам второго (5) и пятого (9) входных транзисторов, эмиттеры первого (20) и второго (21) дополнительных входных транзисторов объединены и подключены ко второй (17) шине источника питания через первый (24) дополнительный источник опорного тока, база первого (20) дополнительного входного транзистора подключена к объединенным эмиттерам второго (5) и пятого (9) входных транзисторов, база второго (21) дополнительного входного транзистора подключена первому (27) дополнительного источнику напряжения смещения, коллектор второго (21) дополнительного входного транзистора подключен ко входу второго (14) токового зеркала, выход дополнительного (19) токового зеркала подключен к объединенным эмиттерам третьего (6) и шестого (10) входных транзисторов и связан со второй (17) шиной источников питания через второй (25) дополнительный источник опорного тока, эмиттеры третьего (22) и четвертого (23) дополнительных входных транзисторов объединены и подключены ко второй (17) шине источника питания через третий (26) дополнительный источник опорного тока, база третьего (22) дополнительного входного транзистора подключена к объединенным эмиттерам третьего (6) и шестого (10) входных транзисторов, база четвертого (23) дополнительного входного транзистора подключена второму (28) дополнительному источнику напряжения смещения, коллектор третьего (22) дополнительного входного транзистора подключен ко входу первого (12) токового зеркала, коллекторы первого (20) и четвертого (23) дополнительных входных транзисторов подключены к первой (13) шине источника, выход второго (14) токового зеркала подключен к выходу (3) устройства.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2018146832A RU2701108C1 (ru) | 2018-12-27 | 2018-12-27 | Токовый пороговый логический элемент "неравнозначность" |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2018146832A RU2701108C1 (ru) | 2018-12-27 | 2018-12-27 | Токовый пороговый логический элемент "неравнозначность" |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2701108C1 true RU2701108C1 (ru) | 2019-09-24 |
Family
ID=68063302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2018146832A RU2701108C1 (ru) | 2018-12-27 | 2018-12-27 | Токовый пороговый логический элемент "неравнозначность" |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2701108C1 (ru) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2727145C1 (ru) * | 2020-03-03 | 2020-07-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Токовый пороговый троичный элемент "минимум" |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206222A (ja) * | 1984-03-29 | 1985-10-17 | Toshiba Corp | 排他的論理和回路 |
| RU2026606C1 (ru) * | 1991-12-20 | 1995-01-09 | Производственное объединение "Ижевский радиозавод" | Элемент исключающее или |
| US5742154A (en) * | 1995-06-30 | 1998-04-21 | Maxim Integrated Products | Multi-stage current feedback amplifier |
| RU2506695C1 (ru) * | 2012-09-13 | 2014-02-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Логический элемент "исключающее или" с многозначным внутренним представлением сигналов |
| RU2549142C1 (ru) * | 2014-04-15 | 2015-04-20 | Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту) | Логический элемент сравнения на равенство двух многозначных переменных |
| RU2624584C1 (ru) * | 2016-06-09 | 2017-07-04 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Многофункциональный токовый логический элемент |
-
2018
- 2018-12-27 RU RU2018146832A patent/RU2701108C1/ru active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206222A (ja) * | 1984-03-29 | 1985-10-17 | Toshiba Corp | 排他的論理和回路 |
| RU2026606C1 (ru) * | 1991-12-20 | 1995-01-09 | Производственное объединение "Ижевский радиозавод" | Элемент исключающее или |
| US5742154A (en) * | 1995-06-30 | 1998-04-21 | Maxim Integrated Products | Multi-stage current feedback amplifier |
| RU2506695C1 (ru) * | 2012-09-13 | 2014-02-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Логический элемент "исключающее или" с многозначным внутренним представлением сигналов |
| RU2549142C1 (ru) * | 2014-04-15 | 2015-04-20 | Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту) | Логический элемент сравнения на равенство двух многозначных переменных |
| RU2624584C1 (ru) * | 2016-06-09 | 2017-07-04 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Многофункциональный токовый логический элемент |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2727145C1 (ru) * | 2020-03-03 | 2020-07-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Токовый пороговый троичный элемент "минимум" |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2615069C1 (ru) | Rs-триггер | |
| RU2712412C1 (ru) | Токовый пороговый логический элемент "равнозначность" | |
| RU2701108C1 (ru) | Токовый пороговый логический элемент "неравнозначность" | |
| RU2549142C1 (ru) | Логический элемент сравнения на равенство двух многозначных переменных | |
| RU2506695C1 (ru) | Логический элемент "исключающее или" с многозначным внутренним представлением сигналов | |
| RU2553071C1 (ru) | Многозначный логический элемент обратного циклического сдвига | |
| RU2547233C1 (ru) | Логический элемент нестрогого сравнения на неравенство двух многозначных переменных | |
| RU2547225C1 (ru) | Многозначный логический элемент циклического сдвига | |
| RU2693590C1 (ru) | Токовый пороговый логический элемент обратного циклического сдвига | |
| Prokopenko et al. | The multifunctional current logical element for digital computing devices, operating on the principles of linear (not boolean) algebra | |
| RU2554557C1 (ru) | Многозначный логический элемент обратного циклического сдвига | |
| RU2692573C1 (ru) | Токовый пороговый логический элемент "неравнозначность" | |
| RU2725165C1 (ru) | Токовый пороговый элемент "сумматор по модулю три" | |
| RU2693639C1 (ru) | Токовый пороговый логический элемент прямого циклического сдвига | |
| RU2695979C1 (ru) | Двоичный токовый пороговый rs-триггер | |
| RU2546085C1 (ru) | ЛОГИЧЕСКИЙ ЭЛЕМЕНТ СРАВНЕНИЯ k-ЗНАЧНОЙ ПЕРЕМЕННОЙ С ПОРОГОВЫМ ЗНАЧЕНИЕМ | |
| RU2546078C1 (ru) | МНОГОЗНАЧНЫЙ СУММАТОР ПО МОДУЛЮ k | |
| RU2504074C1 (ru) | Одноразрядный полный сумматор с многозначным внутренним представлением сигналов | |
| RU2514789C1 (ru) | Rs-триггер с многозначным внутренним представлением сигналов | |
| RU2786945C1 (ru) | Токовый пороговый элемент «вычитатель по модулю три» | |
| RU2604682C1 (ru) | Rs-триггер | |
| RU2727145C1 (ru) | Токовый пороговый троичный элемент "минимум" | |
| RU2513717C1 (ru) | Логический элемент "2-и" с многозначным внутренним представлением сигналов | |
| RU2723672C1 (ru) | Токовый пороговый параллельный троичный компаратор | |
| RU2777029C1 (ru) | Токовый пороговый троичный триггер |