KR101022127B1 - 비휘발성 반도체 메모리 - Google Patents

비휘발성 반도체 메모리 Download PDF

Info

Publication number
KR101022127B1
KR101022127B1 KR1020090067628A KR20090067628A KR101022127B1 KR 101022127 B1 KR101022127 B1 KR 101022127B1 KR 1020090067628 A KR1020090067628 A KR 1020090067628A KR 20090067628 A KR20090067628 A KR 20090067628A KR 101022127 B1 KR101022127 B1 KR 101022127B1
Authority
KR
South Korea
Prior art keywords
power
voltage
switch element
memory chip
reset
Prior art date
Application number
KR1020090067628A
Other languages
English (en)
Other versions
KR20100011942A (ko
Inventor
요시히사 스기우라
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20100011942A publication Critical patent/KR20100011942A/ko
Application granted granted Critical
Publication of KR101022127B1 publication Critical patent/KR101022127B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

비휘발성 반도체 메모리는, 리셋시 칩 어드레스를 특정함으로써 동작하도록 설정된 제1 메모리 칩과, 리셋시 동작하지 않고 칩 어드레스에 의해 특정되지 않도록 설정된 제2 메모리 칩을 포함하고, 제1 메모리 칩과 제2 메모리 칩의 각각은, 파워온 후 전원 전압을 검출하고 전원 전압이 소정의 값 이상일 때 동작을 리셋하기 위한 리셋 신호를 출력하는 파워온 리셋 회로를 포함한다.
비휘발성 반도체 메모리, 파워온 리셋 회로, 메모리 칩

Description

비휘발성 반도체 메모리{NONVOLATILE SEMICONDUCTOR MEMORY}
<관련 출원에 대한 상호 참조>
본 출원은 2008년 7월 25일에 출원된 일본 특허 출원번호 제2008-192470호인 우선권에 기초하며 이 우선권을 주장하며, 그 전체 내용은 본 명세서에 참고로 포함된다.
본 발명은 단일 패키지 내에 장착된 복수의 메모리 칩을 갖는 비휘발성 반도체 메모리에 관한 것이다.
대용량 반도체 메모리 제품의 패키지의 풋프린트(footprint)를 변경하지 않고서 그 제품을 얻기 위한 방법으로서, 멀티칩 패키징 기술이 이용가능하다. 이 기술에 의하면, 패키지 내에 복수의 메모리 칩을 적층한다.
종래 기술에 따른 멀티칩 패키징 기술을 이용하는 일부 비휘발성 반도체 메모리에서는, 예를 들어, ROM 판독을 필요로 하는 복수의 메모리 칩이 사용되고 ROM 판독의 시작 타이밍은 복수의 메모리 칩에 대한 파워온 때 가변된다.
따라서, 복수의 메모리 칩이 사용될 때, 파워온 직후 ROM을 판독하는 동안 전력 소모가 저감된다(예를 들어, 일본 특허공개번호 제2004-152405호를 참조).
본 발명의 일 양태에 의하면, 비휘발성 반도체 메모리를 제공하며, 이 비휘발성 반도체 메모리는, 리셋시 칩 어드레스를 특정함으로써 동작하도록 설정된 제1 메모리 칩과, 리셋시 동작하지 않고 칩 어드레스에 의해 특정되지 않도록 설정된 제2 메모리 칩을 포함하고, 제1 메모리 칩과 제2 메모리 칩의 각각은, 파워온 후 전원 전압을 검출하고 전원 전압이 소정의 값 이상일 때 동작을 리셋하기 위한 리셋 신호를 출력하는 파워온 리셋 회로(power-on reset circuit)를 포함하며, 파워온 리셋 회로는, 일단이 전원에 연결되어 있는 제1 분압 저항기와, 제1 분압 저항기의 타단과 접지 사이에 연결된 제2 분압 저항기와, 전원에 연결된 소스 및 제1 분압 저항기와 제2 분압 저항기 사이의 제1 접점 상의 전압에 대응하는 전압이 공급되는 게이트를 구비하는 PMOS 트랜지스터와, PMOS 트랜지스터의 드레인과 접지 사이에 연결된 출력 저항기와, 전원과 제1 접점 사이에 연결된 스위치 소자와, 전원과 제1 접점 사이의 스위치 소자에 직렬로 연결된 분압비 조절 저항기(voltage dividing ratio adjusting resistor)와, 스위치 소자를 스위칭 온/오프하기 위한 스위칭 신호를 출력하는 스위칭 회로와, 리셋 신호를 출력하도록 PMOS 트랜지스터와 출력 저항기 사이의 제2 접점에 연결된 출력 단자를 포함하고, 제1 메모리 칩의 파워온 리셋 회로에서는 스위칭 회로가 스위치 소자를 턴온하고, 제2 메모리 칩의 파워온 리셋 회로에서는 스위칭 회로가 스위치 소자를 턴오프한다.
본 발명의 다른 일 양태에 의하면, 비휘발성 반도체 메모리를 제공하며, 이 비휘발성 반도체 메모리는, 리셋시 칩 어드레스를 특정함으로써 동작하도록 설정된 제1 메모리 칩과, 리셋시 동작하지 않고 칩 어드레스에 의해 특정되지 않도록 설정된 제2 메모리 칩을 포함하고, 제1 메모리 칩과 제2 메모리 칩의 각각은, 파워온 후 전원 전압을 검출하고 전원 전압이 소정의 값 이상일 때 동작을 리셋하기 위한 리셋 신호를 출력하는 파워온 리셋 회로를 포함하며, 파워온 리셋 회로는, 일단이 전원에 연결되어 있는 제1 분압 저항기와, 제1 분압 저항기의 타단과 접지 사이에 연결된 제2 분압 저항기와, 전원에 연결된 소스 및 제1 분압 저항기와 제2 분압 저항기 사이의 제1 접점 상의 전압에 대응하는 전압이 공급되는 게이트를 구비하는 PMOS 트랜지스터와, PMOS 트랜지스터의 드레인과 접지 사이에 연결된 출력 저항기와, 접지와 제1 접점 사이에 연결된 스위치 소자와, 접지와 제1 접점 사이의 스위치 소자에 직렬로 연결된 분압비 조절 저항기와, 스위치 소자를 스위칭 온/오프하기 위한 스위칭 신호를 출력하는 스위칭 회로와, 리셋 신호를 출력하도록 PMOS 트랜지스터와 출력 저항기 사이의 제2 접점에 연결된 출력 단자를 포함하고, 제1 메모리 칩의 파워온 리셋 회로에서는 스위칭 회로가 스위치 소자를 턴오프하고, 제2 메모리 칩의 파워온 리셋 회로에서는 스위칭 회로가 스위치 소자를 턴온한다.
본 발명의 또 다른 일 양태에 의하면, 비휘발성 반도체 메모리를 제공하며, 이 비휘발성 반도체 메모리는, 리셋시 칩 어드레스를 특정함으로써 동작하도록 설정된 제1 메모리 칩과, 리셋시 동작하지 않고 칩 어드레스에 의해 특정되지 않도록 설정된 제2 메모리 칩을 포함하고, 제1 메모리 칩과 제2 메모리 칩의 각각은, 파워온 후 전원 전압을 검출하고 전원 전압이 소정의 값 이상일 때 동작을 리셋하기 위 한 리셋 신호를 출력하는 파워온 리셋 회로를 포함하며, 파워온 리셋 회로는, 일단이 전원에 연결되어 있는 제1 분압 저항기와, 제1 분압 저항기의 타단과 접지 사이에 연결된 제2 분압 저항기와, 전원에 연결된 소스 및 제1 분압 저항기와 제2 분압 저항기 사이의 제1 접점 상의 전압에 대응하는 전압이 공급되는 게이트를 구비하는 PMOS 트랜지스터와, PMOS 트랜지스터의 드레인과 접지 사이에 연결된 출력 저항기와, 접지와 제1 접점 사이에 연결된 스위치 소자와, 접지와 제1 접점 사이의 스위치 소자에 직렬로 연결된 분압비 조절 저항기와, 스위치 소자를 스위칭 온/오프하기 위한 스위칭 신호를 출력하는 스위칭 회로와, 리셋 신호를 출력하도록 PMOS 트랜지스터와 출력 저항기 사이의 제2 접점에 연결된 출력 단자를 포함하고, 제1 메모리 칩의 파워온 리셋 회로에서는 스위칭 회로가 스위치 소자를 턴오프하고, 제2 메모리 칩의 파워온 리셋 회로에서는, 스위칭 회로가, 전원 전압이 설정 전압(set voltage)보다 낮은 경우 스위치 소자를 턴오프하고 전원 전압이 설정 전압 이상인 경우 스위치 소자를 턴온한다.
(비교예)
도 1은 멀티칩 패키지 제품(비휘발성 반도체 메모리(1000a))의 개략적인 단면도의 일 예를 4개의 메모리 칩(100a1 내지 100a4)이 적층되어 있는 비교예로서 도시한 단면도이다.
도 1에 도시한 바와 같이, 비휘발성 반도체 메모리(1000a)는 기판(1003a) 상에 적층된 4개의 메모리 칩(100a1 내지 100a4), 및 컨트롤러(1001a)를 포함한다.
이러한 메모리 칩들(100a1 내지 100a4)은 예를 들어 NAND 플래시 메모리 칩들이다.
컨트롤러(1001a)는 주로 메모리 칩들(100a1 내지 100a4)의 데이터 입력/출력을 제어하고 데이터 관리를 수행한다. 컨트롤러(1001a)는, 데이터 기입 동안 에러 정정 코드(ECC)를 부가하고 데이터 판독 동안 에러 정정 코드를 분석 및 처리하는 ECC 정정 회로(도시하지 않음)를 구비한다.
메모리 칩들(100a1 내지 100a4) 및 컨트롤러(1001a)는 배선(1002a)에 의해 기판(1003a)에 본딩된다.
기판(1003a)의 배면 상에 제공된 솔더 볼(1004a)은 배선(1002a)에 전기적으로 연결되어 있다. 패키지 형상으로서, 예를 들어, 솔더 볼(1004a)이 2차원으로 배열된 표면 실장형 볼 그리드 어레이(BGA)가 사용된다.
도 2는 도 1에 도시한 비휘발성 반도체 메모리(1000a)의 4개의 메모리 칩을 도시하는 회로도이다.
도 2에 도시한 바와 같이, 4개의 메모리 칩(100a1 내지 100a4)의 컨트롤 라인, I/O 라인, 전원 라인은 패키지의 기판(1003a) 상에서 공유된다. 이 메모리 칩들은 어드레스를 입력함으로써 선택된다.
웨이퍼가 제조될 때, 4개의 메모리 칩(100a1 내지 100a4)은 동일한 제품이다. 그러나, 패키지로 조립된 후, 메모리 칩들(100a1 내지 100a4)의 어드레스들은 그들의 어드레스 설정 회로들(도시하지 않음)에서 설정되며, 이 메모리 칩들의 각각은 외부로부터 입력된 어드레스의 상위 2비트에 따라 선택되거나 선택되지 않도 록 제어된다.
칩 어드레스의 비트들을, 예를 들어, 3비트나 4비트로 증가시킴으로써, 장착된 칩들의 개수가 예를 들어 8개 또는 16개로 증가될 수 있어서, 많은 칩들을 제어할 수 있다.
일반적으로, 반도체 메모리 제품은, 파워온 시 전원의 상승을 검출하고 메모리 칩의 내부 상태를 소정의 초기 상태로 리셋하기 위한 리셋 신호를 출력하는 파워온 리셋 회로를 포함한다.
멀티칩 패키지 제품에서, 각 메모리 칩에 제공된 파워온 리셋 회로는 리셋 신호를 출력하고, 전원의 상승을 검출하고, 각 메모리 칩을 초기 상태로 리셋한다. 리셋 후에, 예를 들어, 메모리 칩(100a1)이 선택되며 메모리 칩들(100a2 내지 100a4)은 선택되지 않는다.
도 3은 비교예에 따른 파워온 리셋 회로의 구성의 일 예를 도시하는 회로도이다.
도 3에 도시한 바와 같이, 파워온 리셋 회로(2a)의 PMOS 트랜지스터(P1)는, 전원 전압(Vcc)이 공급되는 소스와, 접점(W1) 상의 전압이 공급되는 게이트를 구비한다. 접점(W1) 상의 전압은 전원 전압(Vcc)을 저항기(R1 및 R2)로 분압함으로써 얻어진다.
게다가, 접점(W2) 상의 전압은, 전원 전압(Vcc)을 PMOS 트랜지스터(P1)와 저항기(R3)로 분압함으로써 얻어지며, 인버터(I1, I2, I5)를 통해 파워온 리셋 회로(2a)의 리셋 신호(PWON)로서 출력된다.
도 4는 도 3의 파워온 리셋 회로(2a)에서의 파워온 시 각 접점 상의 전압 및 출력 신호(리셋 신호)의 전압을 도시한다.
도 4에 도시한 바와 같이, 전원 전압(Vcc)이 0V로부터 상승하는 경우, 제1 접점(W1)의 전압의 상승은 저항 분압에 의해 전원 전압(Vcc)으로부터 지연된다. 전원 전압(Vcc)이 낮은 경우, 소스와 게이트 사이의 전위차는 작으며 이에 따라 PMOS 트랜지스터(P1)가 턴오프(셧오프)된다. 따라서, 리셋 신호(PWON)는 전원 전압(Vcc)에 따라 증가하게 된다.
전원 전압(Vcc)이 소정의 전압(파워온 검출 전압)으로 증가하게 되면, 전원 전압(Vcc)과 제1 접점(W1) 상의 전압 사이의 차는 트랜지스터(P1)의 임계 전압(Vth)(P1)에 도달한다(시간 t1). 전원 전압(Vcc)이 임계 전압 이상이면, PMOS 트랜지스터(P1)는 턴온(도통)된다. 따라서, 리셋 신호(PWON)는 로우 레벨로 설정된다.
따라서, 파워온 리셋 회로(2a)는 전원 전압(Vcc)이 상승할 때 리셋 신호(PWON)(펄스 신호)를 출력 신호로서 생성한다. 리셋 신호(PWON)는 메모리 칩에 있는 모든 회로들을 리셋하는 데 사용된다. 리셋 신호(PWON)가 하이 레벨에 있으면, 메모리 칩의 내부 상태는 초기 상태로 리셋된다.
전술한 바와 같이, 파워온 리셋 회로(2a)의 파워온 검출 전압은 PMOS 트랜지스터(P1)의 임계 전압에 의해 결정되어, 메모리 칩들 사이에 약 수십 mV의 변동이 발생하게 된다.
파워온 검출 전압은 제품의 동작 보장 범위보다 충분히 낮게 설정되며 이에 따라 통상적인 경우 동작에 영향을 끼치지 않는다. 그러나, 전원 전압(Vcc)이 노이즈로 인해 파워온 검출 전압보다 낮게 저감되는 경우, 리셋 신호(PWON)가 출력되고 메모리 칩의 내부가 초기 상태로 리셋된다. 이 경우, 전원 전압(Vcc)이 원래의 동작 보장 범위로 복귀하여 정상 동작을 재개할 수 있다면, 어떠한 문제점도 발생하지 않는다. 그러나, 메모리 칩은 몇몇 조건에서 비정상적인 동작을 수행할 수도 있다.
도 5는 도 3에 도시한 파워온 리셋 회로(2a)의 전원 전압(Vcc)과 파워온 검출 전압 사이의 관계를 도시한다. 도 6은 도 2에 도시한 메모리 칩들(100a1 내지 100a4)의 선택 천이의 일 예를 도시한다. 도 6에서는, 전원 노이즈가 유도되기 전에 메모리 칩(1003a)이 선택된다.
예를 들어, 이하에서는 메모리 칩(100a1)의 파워온 검출 전압(Va1)이 PMOS 트랜지스터(P1)의 임계 전압의 변동에 의해 나머지 메모리 칩들(100a2 내지 100a4)의 파워온 검출 전압(Va2 내지 Va4)보다 낮게 설정될 때 도 5의 전원 노이즈가 유도되는 경우를 설명한다.
전원 전압(Vcc)은 전원 노이즈에 의해 파워온 검출 전압(Va3)보다 낮게 설정되고 메모리 칩(100a3)의 파워온 리셋 회로(2a)는 리셋 신호(PWON)를 출력한다. 따라서, 도 6에 도시한 바와 같이, 메모리 칩(100a3)은 초기 상태인 칩 미선택 상태로 된다.
반면에, 전술한 바와 같이, 메모리 칩(100a1)의 파워온 리셋 회로(2a)의 파워온 검출 전압(Va1)은 전원 노이즈보다 낮게 설정된다. 따라서, 메모리 칩(100a1)의 파워온 리셋 회로(2a)는 리셋 신호(PWON)를 출력하지 않는다. 다시 말하면, 도 6에 도시한 바와 같이, 전원 노이즈가 사라지더라도 메모리 칩(100a1)은 미선택 상태로 남겨져 있다.
그 결과, 전원 노이즈가 사라진 후 대기 상태로 복귀하더라도, 모든 메모리 칩들(100a1 내지 100a4)은 미선택 상태로 남겨져 있다.
이 상태에서, 메모리 칩들(100a1 내지 100a4)로 하여금 칩 어드레스를 요청하지 않는 동작, 예를 들어, ID 코드 판독을 수행시키는 경우, 모든 메모리 칩들(100a1 내지 100a4)은 신호를 출력하지 못하게 될 수 있다.
따라서, 본 발명의 실시예에 의하면, 전원 저감 노이즈가 순간적으로 유도되더라도 파워온 리셋 회로의 트랜지스터의 임계 전압의 변동의 영향을 저감시키고 소망의 동작을 수행하는 비휘발성 반도체 메모리를 제공한다.
이하에서는 첨부 도면을 참조하여 본 발명의 실시예들을 설명한다.
본 발명에 의하면, 비휘발성 반도체 메모리에 있어서, 전원 저감 노이즈가 순간적으로 유도되더라도 파워온 리셋 회로의 트랜지스터의 임계 전압의 변동의 영향을 저감시킬 수 있고 소망의 동작을 수행할 수 있다.
또한, 비휘발성 반도체 메모리는 전원 노이즈가 입력되더라도 소정의 동작을 수행할 수 있다.
[제1 실시예]
도 7은 본 발명의 일 양태인 제1 실시예에 따른 비휘발성 반도체 메모리(1000)의 주요 부분의 개략적인 단면도의 일 예를 도시하는 단면도이다.
도 7에 도시한 바와 같이, 비휘발성 반도체 메모리(1000)는 기판(1003) 상에 적층된 4개의 메모리 칩(100-1 내지 100-4)과, 컨트롤러(1001)를 포함한다.
이러한 메모리 칩들(100-1 내지 100-4)은 예를 들어 NAND 플래시 메모리 칩들이다.
컨트롤러(1001)는 주로 메모리 칩들(100-1 내지 100-4)의 데이터 입력/출력을 제어하고 데이터 관리를 수행한다. 컨트롤러(1001)는 데이터 기입 동안 에러 정정 코드(ECC)를 부가하고 데이터 판독 동안 에러 정정 코드를 분석 및 처리하는 ECC 정정 회로(도시하지 않음)를 구비한다.
메모리 칩들(100-1 내지 100-4)과 컨트롤러(1001)는 배선들(1002)에 의해 기판(1003)에 본딩된다.
기판(1003)의 배면 상에 제공된 솔더 볼(1004)은 배선들(1002)에 전기적으로 연결되어 있다. 패키지 형상으로서, 예를 들어, 솔더 볼들(1004)이 2차원으로 배열된 표면 실장형 볼 그리드 어레이(BGA)가 사용된다.
도 8은 도 7에 도시한 비휘발성 반도체 메모리(1000)의 메모리 칩들(100-1 내지 100-4)의 각각의 내부 구성의 일 예를 도시한다.
도 8에 도시한 바와 같이, 메모리 칩들(100-1 내지 100-4)의 각각은, 메모리 셀 어레이(11), 어드레스 버퍼(12), 컬럼 디코더(13), 로우 디코더(14), 감지 증폭기(15), 입력/출력 버퍼(17), 파워온 리셋 회로(18), 제어 회로(19), 전압 생성 회 로(20), 칩 어드레스 디코딩 회로(21), 칩 어드레스 설정 회로(22)를 포함한다.
메모리 셀 어레이(11)는 데이터를 저장하기 위한 정규 메모리 셀 영역(11a), 및 여분 정보(redundancy information), 트리밍 정보 등을 저장하기 위한 ROM 영역(11b)을 구비한다.
어드레스 버퍼(12)에 입력되는 어드레스들 중에서, 컬럼 어드레스는 컬럼 디코더(13)에 입력되어 디코딩되며 로우 어드레스는 로우 디코더(14)에 입력되어 디코딩된다. 특정 어드레스에 기초하여, 데이터가 메모리 셀 영역(11a)의 메모리 셀들에 기입되거나 이 메모리 셀들로부터 판독된다.
데이터가 판독되는 경우, 판독 데이터는 감지 증폭기(15), 컬럼 디코더(13), 입력/출력 버퍼(17)를 통해 출력된다.
데이터가 기입되는 경우, 기입 데이터는 판독의 경우와는 반대의 경로로, 메모리 셀 어레이(11)에 공급된다.
전압 생성 회로(20)는, 외부로부터 공급되는 전원 전압(Vcc)을 사용함으로써 프로그램 전압과 같은 내부 전압 및 기준으로 삼을 기준 전압을 생성한다.
칩 어드레스 설정 회로(22)는, 어드레스 버퍼(12)를 통해 입력된 2비트 로우 어드레스들(ADD_0, ADD_1)을 본딩에 의해 결정된 2비트 칩 어드레스들(CHIPADD_0, CHIPADD_1; 칩 선택 정보)과 비교한다. 이후, 칩 어드레스 설정 회로(22)는 비교 결과를 제어 회로(19)에 출력한다. 따라서, 비교 결과에 기초하여, 제어 회로(19)는 메모리 칩을 동작시킨다. 다시 말하면, 비교 결과에 대응하는 메모리 칩이 칩 어드레스들에 의해 특정되고 이러한 메모리 칩만이 동작하게 된다.
이러한 구성에서, 칩 어드레스 설정 회로(22)는 예를 들어 파워온시 리셋될 때 로우 어드레스들이 입력되지 않더라도 칩 어드레스들에 의해 메모리 칩들(100-1 내지 100-4) 중 하나를 특정하도록 설정된다. 따라서, 예를 들어, 메모리 칩(100-1)은 리셋시 칩 어드레스에 의해 특정되고 동작하도록 설정된다(다시 말하면, 메모리 칩(100-1)은 리셋시 선택되도록 설정된다). 반면에, 메모리 칩들(100-2 내지 100-4)은 리셋시 칩 어드레스들에 의해 특정되지 않고 동작하지 않도록 설정된다(다시 말하면, 메모리 칩들(100-2 내지 100-4)은 리셋시 선택되지 않도록 설정된다).
칩 어드레스 디코딩 회로(21)는 각 메모리 칩에 특정된 2비트 칩 어드레스들(CHIPADD_0, CHIPADD_1)을 계산하고, 계산 결과인 신호(CADD1)를 파워온 리셋 회로(18)에 출력한다.
파워온 리셋 회로(18)는 전원 전압(Vcc)에 따라 제어 회로(19)에 리셋 신호(PWON)를 출력한다. 예를 들어, 파워온 리셋 회로(18)는 파워온 후 전원 전압(Vcc)이 적어도 파워온 검출 전압에 도달할 때 리셋 신호(PWON)(펄스파)를 출력하도록 설정된다.
파워온 리셋 회로(18)에서, 파워온 검출 전압은 신호(CADD1)에 의해 제어된다.
제어 회로(19)는, 리셋 신호(PWON)에 기초하여, 어드레스 버퍼(12), 컬럼 디코더(13), 로우 디코더(14), 감지 증폭기(15), 전압 생성 회로(20)를 초기화하기 위한 제어 신호를 출력한다.
게다가, 전술한 바와 같이, 제어 회로(19)는 칩 어드레스 설정 회로(22)의 비교 결과에 기초하여 메모리 칩을 동작시킨다. 다시 말하면, 비교 결과에 대응하는 메모리 칩이 칩 어드레스에 의해 특정되고 이러한 메모리 칩만이 동작하게 된다.
전술한 바와 같이, 비휘발성 반도체 메모리(1000)의 메모리 칩들의 각각은, 파워온 후 전원 전압(Vcc)을 검출하고 전원 전압(Vcc)이 적어도 소정의 값에 도달할 때 동작을 초기화하기 위한 리셋 신호(PWON)를 출력하는 파워온 리셋 회로(18)를 포함한다.
도 9는 도 7에 도시한 4개의 메모리 칩(100-1 내지 100-4)을 포함하는 비휘발성 반도체 메모리(1000)를 도시하는 블록도이다.
도 9에 도시한 바와 같이, 전원 패드(Vcc), 접지 패드(Vss), /CE(칩 인에이블 신호), /WE(기입 인에이블 신호), /RE(판독 인에이블 신호)와 같은 커맨드 및 제어 신호를 입력하기 위한 다양한 패드들, I/O 등을 위한 입력/출력 패드가, 공유 배선에 의해 4개의 메모리 칩(100-1 내지 100-4)을 통해 서로 연결되어 있다.
이러한 패드들에 더하여, 4개의 메모리 칩(100-1 내지 100-4)의 각각은 후술하는 바와 같이 칩 어드레스들을 특정하도록 2비트 칩 어드레스(CHIPADD_0, CHIPADD_1)를 입력하기 위한 2개의 패드를 포함한다.
게다가, 칩 어드레스들을 특정하기 위한 2개의 패드에는, 각 칩 어드레스에 대응하는 전압(전원 전압(Vcc) 또는 접지 전압(Vss))이 본딩 배선에 의해 연결되어, 메모리 칩들과 칩 어드레스들 사이의 대응 관계가 결정된다.
예를 들어, 메모리 칩(100-1)에서는, CHIPADD_0과 CHIPADD_1을 특정하기 위한 패드 둘 다가 접지 전압(Vss)에 연결된다. 메모리 칩(100-2)에서는, CHIPADD_0을 특정하기 위한 패드가 접지 전압(Vss)에 연결되고 CHIPADD_1을 특정하기 위한 패드가 전원 전압(VDD)에 연결된다. 메모리 칩(100-3)에서는, CHIPADD_0을 특정하기 위한 패드가 전원 전압(VDD)에 연결되고 CHIPADD_1을 특정하기 위한 패드가 접지 전압(Vss)에 연결된다. 메모리 칩(100-4)에서는, CHIPADD_0과 CHIPADD_1을 특정하기 위한 패드 둘 다가 전원 전압(VDD)에 연결된다.
외부로부터 메모리 칩들(100-1 내지 100-4)에 액세스하기 위해, 커맨드, 어드레스, 데이터가, 하나의 메모리 칩만이 제공된 경우와 같이 입력되고 출력된다. 어드레스들은 하나의 메모리 칩만이 제공된 경우보다 4배 넓은 어드레스 공간에 입력된다. 복수의 메모리 칩은 그 어드레스들을 동시에 수신하고, 복수의 메모리 칩의 각각은, 대응하는 칩만이 동작하도록, 메모리 칩들이, 수신된 어드레스들에 대응하는지 여부를 결정한다.
전술한 바와 같이, 칩 어드레스 설정 회로(22)는 입력된 2비트 로우 어드레스(ADD_0, ADD_1)를 본딩에 의해 결정된 2비트 칩 어드레스(CHIPADD_0, CHIPADD_1)와 비교한다. 게다가, 칩 어드레스 설정 회로(22)는 비교 결과를 제어 회로(19)에 출력한다. 이에 따라, 비교 결과에 기초하여, 제어 회로(19)는 메모리 칩을 동작시킨다. 다시 말하면, 비교 결과에 대응하는 메모리 칩만이 동작하게 된다.
따라서, 복수의 메모리 칩이 장착되더라도, 패키지의 외부에서 볼 때 4배의 메모리 용량을 가진 하나의 메모리 칩이 동작하는 것처럼 보인다.
칩 어드레스들을 특정하기 위한 패드들의 개수는 2로 제한되지 않는다. 예를 들어, 8개의 메모리 칩이 동일한 패키지 내에 저장되는 경우, 칩 어드레스들을 특정하기 위한 3개의 패드가 제공된다. 16개의 메모리 칩이 저장되는 경우, 칩 어드레스들을 특정하기 위한 4개의 패드가 제공된다.
도 10은 도 8에 도시한 메모리 셀의 제1 실시예에 따른 파워온 리셋 회로(18)의 구성을 도시하는 회로도이다.
도 10에 도시한 바와 같이, 파워온 리셋 회로(18)는, 제1 분압 저항기(R1), 제2 분압 저항기(R2), 출력 저항기(R3), 분압비 조절 저항기(R4), PMOS 트랜지스터(P1), 스위치 소자(P2), 출력 단자(18a), 스위칭 회로(18b)를 포함한다.
제1 분압 저항기(R1)의 일단은 전원에 연결된다.
제2 분압 저항기(R2)는 제1 분압 저항기(R1)의 타단과 접지 사이에 연결된다.
PMOS 트랜지스터(P1)는, 전원에 연결된 소스와, 제1 분압 저항기(R1)와 제2 분압 저항기(R2) 사이의 제1 접점(W1) 상의 전압에 대응하는 전압이 공급되는 게이트를 구비한다.
출력 저항기(R3)는 PMOS 트랜지스터(P1)의 드레인과 접지 사이에 연결된다.
스위치 소자(P2)는 전원과 제1 접점(W1) 사이에 연결된다. 스위치 소자(P2)는 예를 들어 이 구성에서 PMOS 트랜지스터로 이루어진다. 스위치 소자(P2)는 트랜지스터와 같은 다른 소자들로 이루어질 수 있다.
분압비 조절 저항기(R4)는 전원과 제1 접점(W1) 사이의 스위치 소자(P2)에 직렬로 연결된다.
출력 단자(18a)는 인버터들(I1, I2, I5)을 통해 PMOS 트랜지스터(P1)와 출력 저항기(R3) 사이의 제2 접점(W2)에 연결되고, 리셋 신호(PWON)를 출력한다.
스위칭 회로(18b)는 스위치 소자(P2)를 스위칭 온/오프하기 위한 스위칭 신호를 출력한다.
스위칭 회로(18b)는 인버터(I3)와 커패시터(C1)를 구비한다.
인버터(I3)에는 신호(CADD1)가 공급되며 이 인버터의 출력은 스위치 소자(P2)로서 기능하는 PMOS 트랜지스터의 게이트에 연결된다.
커패시터(C1)의 일단은 전원에 연결되고 타단은 스위치 소자(P2)로서 기능하는 PMOS 트랜지스터의 게이트에 연결된다. 커패시터(C1)는 스위치 소자(P2)로서 기능하는 PMOS 트랜지스터의 게이트의 전압을 안정화한다.
다시 말하면, 스위칭 회로(18b)는 신호(CADD1)의 반전 신호를 스위칭 신호로서 스위치 소자(P2)에 출력한다.
도 11은 도 8에 도시한 메모리 칩의 제1 실시예에 따른 칩 어드레스 디코딩 회로(21)의 구성의 일 예를 도시하는 회로도이다.
도 11에 도시한 바와 같이, 칩 어드레스 디코딩 회로(21)는, 예를 들어, 칩 어드레스 (신호) CHIPADD_0과 칩 어드레스 (신호) CHIPADD_1이 공급되는 OR 회로(21a)와, 입력이 OR 회로(21a)의 출력에 연결되고 신호(CADD1)를 출력하는 인버터(21b)로 이루어진다.
칩 어드레스 디코딩 회로(21)는, CHIPADD_0과 CHIPADD_1 둘 다가 로우 레벨 로 설정되어 있는 경우 하이 레벨의 신호(CADD1)를 출력한다.
게다가, 칩 어드레스 디코딩 회로(21)는 CHIPADD_0과 CHIPADD_1 둘 다가 하이 레벨로 설정되어 있거나 CHIPADD_0과 CHIPADD_1 중 하나가 하이 레벨로 설정되어 있는 경우 로우 레벨의 신호(CADD1)를 출력한다.
이렇게 구성된 비휘발성 반도체 메모리(1000)의 동작의 일 예를 이하에서 설명한다.
메모리 칩(100-1)의 파워온 리셋 회로(18)에서, 스위칭 회로(18b)는 신호(CADD1; 하이 레벨)에 응답하여 파워온 리셋 회로(18)의 스위치 소자(P2)를 턴온(도통)한다.
따라서, 분압 저항기(R1, R2)와 분압기 조절 저항기(R4)에 의한 저항 분압(resistive division)으로 인해 전원 측에서의 분압비가 작다. 따라서, 제1 접점(W1) 상의 전압이 증가하게 된다.
메모리 칩들(100-2 내지 100-4)의 파워온 리셋 회로들(18)의 각각에서, 스위칭 회로(18b)는 신호(CADD1; 로우 레벨)에 응답하여 파워온 리셋 회로(18)의 스위치 소자(P2)를 턴오프(셧오프)한다.
이러한 동작에 의해, 분압 저항기(R1, R2)와 분압기 조절 저항기(R4)에 의한 저항 분압으로 인해 전원 측에서의 분압비가 크다. 따라서, 메모리 칩들(100-2 내지 100-4)의 각각의 파워온 리셋 회로(18)의 제1 접점(W1) 상의 전압이 메모리 칩(100-1)의 파워온 리셋 회로(18)의 제1 접점(W1) 상의 전압보다 낮게 된다.
이러한 동작에 의해, 메모리 칩(100-1)의 파워온 검출 전압(V1)은 나머지 메 모리 칩들(100-2 내지 100-4)의 파워온 검출 전압들(V2 내지 V4)보다 높게 설정된다.
분압비 조절 저항기(R4)의 저항값은, 메모리 칩(100-1)의 파워온 검출 전압(V1)과 나머지 메모리 칩들(100-2 내지 100-4)의 파워온 검출 전압들(V2 내지 V4) 사이의 차가 메모리 칩들 간의 검출 전압의 변동만큼 크도록 선택되고, 이러한 변동은 PMOS 트랜지스터(P1)의 임계 전압의 변동에 의해 야기된다.
도 12a는 파워온 시 출력 신호의 전압과 도 10에 도시한 파워온 리셋 회로(18)의 각 접점 상의 전압을 도시한다.
도 12a에 도시한 바와 같이, 메모리 칩들(100-1 내지 100-4)의 각각에서, 전원 전압(Vcc)이 0V로부터 상승하면, 접점(W1)의 전압의 상승은 저항 분압에 의해 전원 전압(Vcc)으로부터 지연된다. 전원 전압(Vcc)이 낮은 경우, 소스와 게이트 사이의 전위차가 작고 이에 따라 PMOS 트랜지스터(P1)가 턴오프(셧오프)된다. 따라서, 리셋 신호(PWON)는 전원 전압(Vcc)에 따라 증가하게 된다.
전원 전압(Vcc)이 메모리 칩들(100-2 내지 100-4)에서 소정의 전압(파워온 검출 전압(V2 내지 V4))으로 증가하는 경우, 전원 전압(Vcc)과 제1 접점(W1) 상의 전압 사이의 차가 트랜지스터(P1)의 임계 전압(Vth)(P1)에 도달하게 된다(시간 t1). 전원 전압(Vcc)이 임계 전압 이상인 경우, PMOS 트랜지스터(P1)는 턴온(도통)된다. 따라서, 리셋 신호(PWON)가 로우 레벨로 설정된다.
따라서, 메모리 칩들(100-2 내지 100-4)의 각각의 파워온 리셋 회로(18)는 전원 전압(Vcc)이 상승하면 리셋 신호(PWON; 펄스 신호)를 출력 신호로서 생성한 다. 리셋 신호(PWON)는 메모리 칩의 모든 회로를 리셋하는 데 사용된다. 다시 말하면, 리셋 신호(PWON; 펄스 신호)에 응답하여, 메모리 칩들(100-2 내지 100-4)의 내부 상태가 초기 상태로 리셋된다.
메모리 칩(100-1)에서, 전원 전압(Vcc)이 소정의 전압(파워온 검출 전압(V1; V1 > V2 내지 V4))으로 증가하면, 전원 전압(Vcc)과 제1 접점(W1) 상의 전압 사이의 차는 트랜지스터(P1)의 임계 전압(Vth)(P1)에 도달하게 된다(시간 t2). 전원 전압(Vcc)이 임계 전압 이상이면, PMOS 트랜지스터(P1)가 턴온(도통)된다. 따라서, 리셋 신호(PWON)가 로우 레벨로 설정된다.
따라서, 메모리 칩(100-1)의 파워온 리셋 회로(18)는 전원 전압(Vcc)이 상승하면 리셋 신호(PWON; 펄스 신호)를 출력 신호로서 생성한다. 리셋 신호(PWON; 펄스 신호)는 메모리 칩(100-1)의 모든 회로를 리셋하는 데 사용된다. 다시 말하면, 리셋 신호(PWON; 펄스 신호)에 응답하여, 메모리 칩(100-1)의 내부 상태가 초기 상태로 리셋된다.
전술한 바와 같이, 메모리 칩(100-1)의 파워온 리셋 회로(18)의 파워온 검출 전압(V1)은 나머지 메모리 칩들(100-2 내지 100-4)의 파워온 리셋 회로들(18)의 파워온 검출 전압들보다 높게 설정된다.
도 12b는 도 10에 도시한 파워온 리셋 회로(18)의 파워온 검출 전압과 전원 전압(Vcc) 사이의 관계를 도시한다.
전술한 바와 같이, 메모리 칩(100-1)의 파워온 검출 전압(V1)은 나머지 메모리 칩들(100-2 내지 100-4)의 파워온 검출 전압들(V2 내지 V4)보다 높게 설정된다.
도 12b에 도시한 바와 같이, 예를 들어, 이하에서는 전원 전압(Vcc)이 전원 노이즈(A)에 의해 파워온 검출 전압들(V1 내지 V4)보다 낮게 저감되는 경우를 조사한다.
이 경우, 메모리 칩들 간의 검출 전압의 변동에 상관없이 메모리 칩(100-1)에서 리셋 동작을 먼저 개시한다. 다음으로, 제2 내지 제4 메모리 칩들(100-2 내지 100-4)에서 리셋 동작을 개시한다.
메모리 칩들(100-1 내지 100-4)의 각각의 파워온 리셋 회로(18)는 리셋 신호(PWON)를 출력한다. 따라서, 메모리 칩(100-1)은 리셋되고 선택되며, 메모리 칩들(100-2 내지 100-4)은 리셋되고 선택되지 않는다.
이하에서는 전원 전압(Vcc)이 전원 노이즈(B)에 의해 파워온 검출 전압(V1)보다 낮게 저감되는 경우를 조사한다. 이 경우, 메모리 칩(100-1)의 파워온 리셋 회로(18)는 리셋 신호(PWON)를 출력한다. 따라서, 메모리 칩(100-1)은 리셋되고 선택되며, 나머지 메모리 칩들(100-2 내지 100-4)은 리셋되지 않으며, 선택되거나 선택되지 않는다.
이러한 방식으로, 전원 노이즈가 사라진 후 적어도 메모리 칩(100-1)은 선택된다.
이 상태에서, 메모리 칩들(100-1 내지 100-4)로 하여금 칩 어드레스를 필요로 하지 않는 동작, 예를 들어, ID 코드 판독을 수행시킬 때, 메모리 칩들(100-1 내지 100-4) 중 어떠한 것도 신호를 출력할 수 없는 상황을 회피할 수 있다.
전술한 바와 같이, 본 실시예의 비휘발성 반도체 메모리는 전원 노이즈가 입 력되더라도 소정의 동작을 수행할 수 있다.
[제2 실시예]
제1 실시예는 전원 노이즈가 입력되더라도 소정의 동작을 수행하기 위한 파워온 리셋 회로의 구성의 일 예를 설명하였다.
제2 실시예는, 파워온 리셋 회로가, 다른 스위치 소자와 다른 스위칭 회로를 포함하는 다른 일 예를 설명한다.
도 13은 제2 실시예에 따른 파워온 리셋 회로(318)의 구성을 도시하는 회로도이다. 파워온 리셋 회로(318)는 제1 실시예의 파워온 리셋 회로(18)로서 도 8의 메모리 칩들(100-1 내지 100-4)에 적용가능하다.
도 13에 도시한 바와 같이, 제1 실시예의 파워온 리셋 회로(18)와 비교할 때, 파워온 리셋 회로(318)의 스위치 소자(N1)와 스위칭 회로(318b)는 제1 실시예의 스위치 소자(P1)와 스위칭 회로(18b)와는 다르게 구성되어 있다.
스위치 소자(N1)는 접지와 제1 접점(W1) 사이에 연결된다. 스위치 소자(N1)는 예를 들어 NMOS 트랜지스터로 이루어진다. 스위치 소자(N1)는 트랜지스터와 같은 다른 소자들로 이루어질 수 있다.
분압비 조절 저항기(R4)는 접지와 제1 접점(W1) 사이의 스위치 소자(N1)에 직렬로 연결된다.
스위칭 회로(318b)는 스위치 소자(N1)를 스위칭 온/오프하기 위한 스위칭 신호를 출력한다.
스위칭 회로(318b)는 인버터(I4)와 커패시터(C3)를 포함한다.
인버터(I4)에는 신호(CADD1)가 공급되고 이 인버터의 출력은 스위치 소자(N1)로서 기능하는 NMOS 트랜지스터의 게이트에 연결된다.
커패시터(C3)의 일단은 접지에 연결되고 타단은 스위치 소자(N1)로서 기능하는 NMOS 트랜지스터의 게이트에 연결된다. 커패시터(C3)는 스위치 소자(N1)로서 기능하는 NMOS 트랜지스터의 게이트의 전압을 안정화한다.
다시 말하면, 스위칭 회로(318b)는 스위치 소자(N1)에 신호(CADD1)의 반전된 신호를 스위칭 신호로서 출력한다.
파워온 리셋 회로(318)의 나머지 구성은 제1 실시예의 파워온 리셋 회로(18)의 구성과 유사하다.
이하에서는 파워온 리셋 회로(318)가 적용되는 비휘발성 반도체 메모리(1000)의 동작의 일 예를 설명한다.
메모리 칩(100-1)의 파워온 리셋 회로(318b)에서, 스위칭 회로(318b)는 신호(CADD1)(하이 레벨)에 응답하여 파워온 리셋 회로(318)의 스위치 소자(N1)를 턴오프한다(셧오프).
따라서, 분압 저항기들(R1, R2)과 분압비 조절 저항기(R4)에 의한 저항 분압으로 인해 전원측에서는 분압비가 작고, 이에 따라 제1 접점(W1) 상의 전압이 증가하게 된다.
반면에, 메모리 칩들(100-2 내지 100-4)의 파워온 리셋 회로들(318)의 각각에서, 스위칭 회로(318b)는 신호(CADD1)(로우 레벨)에 응답하여 파워온 리셋 회로(318)의 스위치 소자(N1)를 턴온한다(도통).
이러한 동작에 의해, 분압 저항기들(R1, R2)과 분압비 조절 저항기(R4)에 의한 저항 분압으로 인해 전원측에서는 분압비가 크다. 따라서, 메모리 칩들(100-2 내지 100-4)의 각각의 파워온 리셋 회로(318)의 제1 접점(W1) 상의 전압은 메모리 칩(100-1)의 파워온 리셋 회로(318)의 제1 접점(W1) 상의 전압보다 낮게 된다.
이러한 동작에 의해, 메모리 칩(100-1)의 파워온 검출 전압(V1)은 나머지 메모리 칩들(100-2 내지 100-4)의 파워온 검출 전압들(V2 내지 V4)보다 높게 설정된다.
분압비 조절 저항기(R4)의 저항값은, 메모리 칩(100-1)의 파워온 검출 전압(V1)과 나머지 메모리 칩들(100-2 내지 100-4)의 파워온 검출 전압들(V2 내지 V4) 사이의 차들이 메모리 칩들 간의 검출 전압의 변동만큼 크도록 선택되며, 이러한 변동은 PMOS 트랜지스터(P1)의 임계 전압의 변동에 의해 야기된다.
따라서, 제1 실시예에서와 같이, 전원 노이즈가 전원 전압(Vcc)에 입력되면, 전원 노이즈가 사라진 후 적어도 메모리 칩(100-1)이 선택된다.
게다가, 제1 실시예에서와 같이, 이 상태에서 메모리 칩들(100-2 내지 100-4)로 하여금 칩 어드레스를 필요로 하지 않는 동작, 예를 들어, ID 코드 판독을 수행시키는 경우, 메모리 칩들(100-1 내지 100-4) 중 어느 것도 신호를 출력할 수 없는 상황을 회피할 수 있다.
전술한 바와 같이, 본 실시예의 비휘발성 반도체 메모리는 전원 노이즈가 입력되더라도 소정의 동작을 수행할 수 있다.
[제3 실시예]
제2 실시예는 전원 노이즈가 입력되더라도 소정의 동작을 수행하기 위한 파워온 리셋 회로의 구성의 일 예를 설명하였다.
제3 실시예는, 특히 파워온 리셋 회로가, 다른 스위칭 회로를 포함하는 일 예를 설명한다.
도 14는 제3 실시예에 따른 파워온 리셋 회로(418)의 구성을 도시하는 회로도이다. 파워온 리셋 회로(418)는 제2 실시예의 파워온 리셋 회로(318)로서 도 8의 메모리 칩들(100-1 내지 100-4)에 적용가능하다.
도 14에 도시한 바와 같이, 제2 실시예의 파워온 리셋 회로(318)와 비교할 때, 파워온 리셋 회로(418)는 제2 실시예의 스위칭 회로(318b)와는 다르게 구성된 스위칭 회로(418b)를 포함한다.
스위칭 회로(418b)는 산술 회로로서 기능하는 AND 회로(X2), 인버터(I4), 커패시터(C3)를 포함한다.
AND 회로(X2)에는 인버터(I4)의 출력 신호(신호(CADD1)의 반전된 신호) 및 인버터(I2)의 출력 신호(리셋 신호(PWON)의 반전된 신호)가 공급되고, 이 AND 회로의 출력은 스위치 소자(N1)로서 기능하는 NMOS 트랜지스터의 게이트에 연결된다.
이러한 방식으로, 스위칭 회로(418b)는 인버터(I4)의 출력 신호와 인버터(I2)의 출력 신호에 대하여 논리 연산을 수행함으로써 얻은 신호를 스위칭 신호로서 스위치 소자(N1)에 출력한다.
커패시터(C4)의 일단은 전원에 연결되고 타단은 인버터(I2)의 출력에 연결된다. 커패시터(C4)는 파워온 시 AND 회로(X2)의 입력을 안정화한다.
파워온 리셋 회로(418)의 나머지 구성은 제2 실시예의 파워온 리셋 회로(318)의 구성과 유사하다.
이하에서는 파워온 리셋 회로(418)가 적용되는 비휘발성 반도체 메모리(1000)의 동작의 일 예를 설명한다.
제2 실시예에서와 같이, 메모리 칩(100-1)의 파워온 리셋 회로(418)의 스위칭 회로(418b)는 신호(CADD1)(하이 레벨)를 공급받도록 설정된다.
따라서, 스위칭 회로(418b)는 인버터(I2)의 출력 신호에 상관없이 파워온 리셋 회로(418)의 스위치 소자(N1)를 턴오프한다(셧오프). 따라서, 분압 저항기들(R1, R2)과 분압비 조절 저항기(R4)에 의한 저항 분압으로 인해 전원측에서는 분압비가 작다.
메모리 칩들(100-2 내지 100-4)의 파워온 리셋 회로들(418)의 각각에서, 스위칭 회로(418b)는 신호(CADD1)(로우 레벨)를 공급받도록 설정된다.
따라서, 메모리 칩들(100-2 내지 100-4)의 각각에서, 인버터(I2)의 출력 신호가 로우 레벨로 설정되는 경우, 파워온 리셋 회로(418)의 스위치 소자(N1)는 턴오프된다(셧오프). 이러한 동작에 의해, 분압 저항기들(R1, R2)과 분압비 조절 저항기(R4)에 의한 저항 분압으로 인해 전원측에서는 분압비가 작다. 따라서, 제1 접점(W1) 상의 전압이 증가하게 된다.
메모리 칩들(100-2 내지 100-4)의 각각에서, 인버터(I2)의 출력 신호가 하이 레벨로 설정되는 경우, 파워온 리셋 회로(418)의 스위치 소자(N1)는 턴온된다(도통). 이러한 동작에 의해, 분압 저항기들(R1, R2)과 분압비 조절 저항기(R4)에 의 한 저항 분압으로 인해 전원측에서는 분압비가 크다. 따라서, 제1 접점(W1) 상의 전압이 저감된다.
이러한 방식으로, 메모리 칩들(100-2 내지 100-4)의 파워온 리셋 회로들(418)의 각각에서, 스위칭 회로(418b)는 전원 전압(Vcc)이 소정의 설정 전압보다 낮은 경우 스위치 소자(N1)를 턴온한다. 스위칭 회로(418b)는 전원 전압(Vcc)이 그 설정 전압 이상인 경우 스위치 소자(N1)를 턴오프한다.
따라서, 전원 전압(Vcc)이 설정 전압 이상인 경우, 메모리 칩들(100-2 내지 100-4)의 각각의 파워온 리셋 회로(418)의 제1 접점 상의 전압은 메모리 칩(100-1)의 파워온 리셋 회로(418)의 제1 접점(W1) 상의 전압보다 낮다.
따라서, 전원 전압(Vcc)이 설정 전압 이상인 경우, 메모리 칩(100-1)의 파워온 검출 전압(V1)은 나머지 메모리 칩들(100-2 내지 100-4)의 파워온 검출 전압들(V2 내지 V4)보다 높게 설정된다.
분압비 조절 저항기(R4)의 저항값은, 메모리 칩(100-1)의 파워온 검출 전압(V1)과 나머지 메모리 칩들(100-2 내지 100-4)의 파워온 검출 전압들(V2 내지 V4) 사이의 차들이 메모리 칩들 간의 검출 전압의 변동만큼 크도록 선택되며, 이러한 변동은 PMOS 트랜지스터(P1)의 임계 전압의 변동에 의해 야기된다.
전술한 바와 같이, 파워온 시 초기 파워온 검출 전압은 모든 메모리 칩들에서 동일한 전압으로 설정된다. 그러나, 파워온 후(파워온 리셋의 완료 후)에는, 메모리 칩(100-1)의 파워온 검출 전압(V1)만이 나머지 메모리 칩들(100-2 내지 100-4)의 파워온 검출 전압들(V2 내지 V4)보다 높게 설정된다.
따라서, 제4 실시예는, 파워온 리셋 회로의 초기 대상인 초기 파워온 동작에 영향을 끼치지 않고, 동작 중 전원 노이즈에 의해 야기된 문제점만을 회피할 수 있다.
전술한 바와 같이, 본 실시예의 비휘발성 반도체 메모리는 전원 노이즈가 입력되더라도 소정의 동작을 수행할 수 있다.
[제4 실시예]
제4 실시예는 특히 파워온 리셋 회로가 플립-플롭에 의해 제어되는 일 예를 설명한다.
도 15는 제4 실시예에 따른 파워온 리셋 회로(518)의 구성을 도시하는 회로도이다. 파워온 리셋 회로(518)는 도 8에 도시한 칩들(100-1 내지 100-4)에 적용가능하다.
도 15에 도시한 바와 같이, 파워온 리셋 회로(518)는, 제1 분압 저항기(R1), 제2 분압 저항기(R2), 출력 저항기(R3), 조절 저항기(R5), PMOS 트랜지스터(P1, P6), 스위치 소자(N2, P4, P5), 출력 단자(18a), 플립-플롭(F1), NAND 회로(X3), 커패시터(C5), 인버터(I1, I2, I5 내지 U7)를 포함한다.
제1 분압 저항기(R1)는 분압 저항기(R1a)와 분압 저항기(R1b)로 나누어진다.
분압 저항기(R1b)와 제2 분압 저항기(R2) 사이의 제1 접점(W1)은 PMOS 트랜지스터(P1)의 게이트에 연결된다. 따라서, 파워온 시, 전원 전압(Vcc)과 제1 접점(W1) 상의 전압 사이의 전위차가 PMOS 트랜지스터(P1)의 임계 전압과 동일한 경우, PMOS 트랜지스터(P1)는 오프로부터 온으로 스위칭된다.
PMOS 트랜지스터로 이루어진 스위치 소자(P4)는 PMOS 트랜지스터(P1)의 드레인에 연결된다. 출력 저항기(R3)는 스위치 소자(P4)의 드레인측 상의 제2 접점(W2)에 연결된다. 인버터들(I1, I2, I5)은 제2 접점(W2)과 출력 단자(18a) 사이에 직렬로 연결된다.
분압 저항기(R1a)과 분압 저항기(R1b) 사이의 접점(W3)은 PMOS 트랜지스터(P6)의 게이트에 연결된다.
PMOS 트랜지스터(P6)의 드레인측 상의 제4 접점(W4)은 플립-플롭(F1)의 설정 단자(S)에 연결된다. 제4 접점(W4)은 PMOS 트랜지스터로 이루어진 스위치 소자(P5)의 소스에 연결된다. 스위치 소자(P5)의 드레인은 제2 접점(W2)에 연결된다.
제5 접점(W5)은 플립-플롭(F1)의 리셋 단자(R)에 연결된다. 제5 접점(W5)은 인버터(I6)를 통해 PMOS 트랜지스터(P1)의 드레인에 연결된다. 플립-플롭(F1)의 출력(Q)은 NAND 회로(X3)에 신호(CADD1)와 함께 입력된다. 커패시터(C5)는 접지와 NAND 회로(X3)의 한 단자 사이에 연결되고, 이 단자에는 신호(CADD1)가 공급된다.
NAND 회로(X3)의 출력은 스위치 소자(P5)의 게이트에 입력된다. 또한, NAND 회로(X3)의 출력은 인버터(I7)를 통해 스위치 소자(P4)의 게이트에 입력된다.
스위치 소자(N2)(NMOS 트랜지스터)와 조절 저항기(R5)는 제4 접점(W4)과 접지 사이에 직렬로 연결된다. 스위치 소자(N2)의 게이트에는 NAND 회로(X3)의 출력이 공급된다.
전술한 바와 같이 구성된 파워온 리셋 회로(518)의 동작을 이하에서 설명한 다.
제3 접점(W3) 상의 전압은 전원 전압(Vcc)을 분압 저항기들(R1a, R1b, R2)로 분압시킴으로써 얻어진 전압만큼 제1 접점(W1) 상의 전압보다 높게 설정된다. 따라서, 전원 전압(Vcc)이 상승할 때, PMOS 트랜지스터(P1)는 PMOS 트랜지스터(P6)보다 앞서 오프로부터 온으로 스위칭된다. 이때, 제5 접점(W5) 상의 전압이 하이 레벨로부터 로우 레벨로 변경된다. 이에 따라, 플립-플롭(F1)의 리셋 동작이 완료된다.
전원 전압(Vcc)이 더 상승하는 경우, PMOS 트랜지스터(P6)는 전원 전압(Vcc)을 분압 저항기들(R1a, R1b, R2)로 분압시킴으로써 얻어진 전압에서 오프로부터 온으로 스위칭된다. 이때, 제4 접점(W4) 상의 전압이 로우 레벨로부터 하이 레벨로 변경된다. 플립-플롭(F1)은 제4 접점(W4) 상의 전압에 의해 설정되고 이에 따라 플립-플롭(F1)의 출력(Q)으로부터 하이 레벨이 출력된다.
칩 어드레스가 제1 칩(메모리 칩(100-1))을 가리키는 경우, 신호(CADD1)는 하이 레벨로 설정된다. 따라서, 제6 접점(W6)이 하이 레벨로부터 로우 레벨로 변경되어, 스위치 소자(P4)가 온으로부터 오프로 스위칭되고 스위치 소자(P5)가 오프로부터 온으로 스위칭된다.
이러한 동작들에 의해, 메모리 칩(100-1)의 파워온 리셋 회로(518)는, 파워온의 개시시 전원 전압(Vcc)이 PMOS 트랜지스터(P1)의 임계 전압에 의해 설정된 파워온 검출 전압과 같을 때 리셋 신호(PWON)를 출력한다. 그러나, 전원 전압(Vcc)이 PMOS 트랜지스터(P6)의 임계 전압에 의해 설정된 파워온 검출 전압 이상인 파워 온 후에는, 전원 전압(Vcc)이 PMOS 트랜지스터(P6)의 파워온 검출 전압과 동일할 때 메모리 칩(100-1)의 파워온 리셋 회로(518)가 리셋 신호(PWON)를 출력하고, 이때 파워온 검출 전압은 PMOS 트랜지스터(P1)의 파워온 검출 전압보다 높다.
메모리 칩(100-1) 이외의 메모리 칩들(100-2 내지 100-4)에서는, 신호(CADD1)가 로우 레벨로 설정된다. 따라서, 제6 접점(W6)이 항상 하이 레벨로 설정된다. 설정에 응답하여, 스위치 소자(P4)는 턴온되고 스위치 소자(P5)는 턴오프된다. 따라서, 리셋 신호(PWON)는 전원 전압(Vcc)이 PMOS 트랜지스터(P1)에 의해 설정된 파워온 검출 전압과 동일할 때 보통 출력된다.
분압 저항기(R1a)와 분압 저항기(R1b)는, PMOS 트랜지스터(P1)와 PMOS 트랜지스터(P6)의 파워온 검출 전압들 사이의 차가 그 PMOS 트랜지스터들의 임계값의 변동을 보상할 수 있게 하는 값을 갖도록, 설정된다. 따라서, 전원 전압이 노이즈에 의해 저감되면, 반드시 메모리 칩(100-1)이 먼저 리셋된다. 따라서 모든 메모리 칩들이 동작불능인 상황을 회피할 수 있다.
게다가, 파워온 시, 메모리 칩(100-1)을 포함한 모든 메모리 칩들은 유사한 방식으로 설정되며 이에 따라 정상 동작에 영향을 끼치지 않는다. 따라서, 메모리 칩(100-1)과 나머지 메모리 칩들(100-2 내지 100-4)에서 노이즈 면역성을 설정하는 것이 쉽다.
[제5 실시예]
제5 실시예는 전자 기기의 일 예로서 도시된 셀룰러 폰에 비휘발성 반도체 메모리(1000)가 적용되는 일 예를 설명한다.
도 16은 비휘발성 반도체 메모리(1000)를 포함하는 셀룰러 폰을 도시한다. 도 16에 도시한 바와 같이, 셀룰러 폰(2000)은 메인 스크린(2001)을 구비하는 상체(2002)와 키보드(2003)를 구비하는 하체(2004)를 포함한다. 비휘발성 반도체 메모리(1000; 반도체 칩)는 셀룰러 폰(2000) 내에 설치되어 있다.
셀룰러 폰(2000)에 설치된 CPU(도시하지 않음)는 인터페이스(도시하지 않음)를 통해 비휘발성 반도체 메모리(1000)에 액세스하고 데이터 등을 전달한다.
또한, 비휘발성 반도체 메모리(1000)는, 셀룰러 폰뿐만 아니라 퍼스널 컴퓨터, 디지털 스틸 카메라, PDA와 같은 다양한 종류의 전자 기기들에도 적용가능하다.
도 1은 멀티칩 패키지 제품(비휘발성 반도체 메모리(1000a))의 개략적인 단면도의 일 예를 4개의 메모리 칩(100a1 내지 100a4)이 적층되어 있는 비교예로서 도시하는 단면도이다.
도 2는 도 1에 도시한 비휘발성 반도체 메모리(1000a)의 4개의 메모리 칩을 도시하는 회로도이다.
도 3은 비교예에 따른 파워온 리셋 회로의 구성의 일 예를 도시하는 회로도이다.
도 4는 도 3의 파워온 리셋 회로(2a)에서의 파워온 시 각 접점 상의 전압 및 출력 신호(리셋 신호)의 전압을 도시한다.
도 5는 도 3에 도시한 파워온 리셋 회로(2a)의 파워온 검출 전압과 전원 전압(Vcc) 사이의 관계를 도시한다.
도 6은 도 2에 도시한 메모리 칩들(100a1 내지 100a4)의 선택 천이의 일 예를 도시한다.
도 7은 본 발명의 일 양태인 제1 실시예에 따른 비휘발성 반도체 메모리(1000)의 주요 부분의 개략적인 단면도의 일 예를 도시하는 단면도이다.
도 8은 도 7에 도시한 비휘발성 반도체 메모리(1000)의 메모리 칩들(100-1 내지 100-4)의 각각의 내부 구성의 일 예를 도시한다.
도 9는 도 7에 도시한 4개의 메모리 칩(100-1 내지 100-4)을 포함하는 비휘발성 반도체 메모리(1000)를 도시하는 블록도이다.
도 10은 도 8에 도시한 메모리 셀의 제1 실시예에 따른 파워온 리셋 회로(18)의 구성을 도시하는 회로도이다.
도 11은 도 8에 도시한 메모리 칩의 제1 실시예에 따른 칩 어드레스 디코딩 회로(21)의 구성의 일 예를 도시하는 회로도이다.
도 12a는 파워온 시 출력 신호의 전압과 도 10에 도시한 파워온 리셋 회로(18)의 각 접점 상의 전압을 도시한다.
도 12b는 도 10에 도시한 파워온 리셋 회로(18)의 파워온 검출 전압과 전원 전압(Vcc) 사이의 관계를 도시한다.
도 13은 제2 실시예에 따른 파워온 리셋 회로(318)의 구성을 도시하는 회로도이다.
도 14는 제3 실시예에 따른 파워온 리셋 회로(418)의 구성을 도시하는 회로도이다.
도 15는 제4 실시예에 따른 파워온 리셋 회로(518)의 구성을 도시하는 회로도이다.
도 16은 비휘발성 반도체 메모리(1000)를 포함하는 셀룰러 폰을 도시한다.
* 도면의 주요 부분에 대한 부호 설명 *
11 셀 어레이
12 어드레스 버퍼
13 컬럼 디코더
14 로우 디코더
15 감지 증폭기
17 입력/출력 버퍼
18 파워온 리셋 회로
20 전압 생성 회로
21 칩 어드레스 디코딩 회로
22 칩 어드레스 설정 회로
1000 비휘발성 반도체 메모리
100-1 내지 100-4 메모리 칩
1001 컨트롤러
1002 배선
1003 기판

Claims (20)

  1. 비휘발성 반도체 메모리로서,
    리셋시 칩 어드레스를 특정함으로써 동작하도록 설정된 제1 메모리 칩과,
    리셋시 동작하지 않고 상기 칩 어드레스에 의해 특정되지 않도록 설정된 제2 메모리 칩을 포함하고,
    상기 제1 메모리 칩과 상기 제2 메모리 칩의 각각은, 파워온 후 전원 전압을 검출하고 상기 전원 전압이 소정의 값 이상일 때 동작을 리셋하기 위한 리셋 신호를 출력하는 파워온 리셋 회로(power-on reset circuit)를 포함하며,
    상기 파워온 리셋 회로는,
    일단이 전원에 연결되어 있는 제1 분압 저항기와,
    상기 제1 분압 저항기의 타단과 접지 사이에 연결된 제2 분압 저항기와,
    상기 전원에 연결된 소스, 및 상기 제1 분압 저항기와 상기 제2 분압 저항기 사이의 제1 접점 상의 전압에 대응하는 전압이 공급되는 게이트를 구비하는 PMOS 트랜지스터와,
    상기 PMOS 트랜지스터의 드레인과 상기 접지 사이에 연결된 출력 저항기와,
    상기 전원과 상기 제1 접점 사이에 연결된 스위치 소자와,
    상기 전원과 상기 제1 접점 사이의 상기 스위치 소자에 직렬로 연결된 분압비 조절 저항기(voltage dividing ratio adjusting resistor)와,
    상기 스위치 소자를 스위칭 온/오프하기 위한 스위칭 신호를 출력하는 스위 칭 회로와,
    상기 리셋 신호를 출력하도록 상기 PMOS 트랜지스터와 상기 출력 저항기 사이의 제2 접점에 연결된 출력 단자
    를 포함하고,
    상기 제1 메모리 칩의 파워온 리셋 회로에서는 상기 스위칭 회로가 상기 스위치 소자를 턴온하고, 상기 제2 메모리 칩의 파워온 리셋 회로에서는 상기 스위칭 회로가 상기 스위치 소자를 턴오프하는 비휘발성 반도체 메모리.
  2. 제1항에 있어서,
    상기 스위칭 회로는 상기 칩 어드레스에 기초하여 상기 스위치 소자를 스위칭 온/오프하는 비휘발성 반도체 메모리.
  3. 제1항에 있어서,
    상기 제1 메모리 칩과 상기 제2 메모리 칩은 NAND 플래시 메모리 칩인 비휘발성 반도체 메모리.
  4. 제2항에 있어서,
    상기 제1 메모리 칩과 상기 제2 메모리 칩은 NAND 플래시 메모리 칩인 비휘발성 반도체 메모리.
  5. 제1항에 있어서,
    상기 스위치 소자는 트랜지스터인 비휘발성 반도체 메모리.
  6. 제2항에 있어서,
    상기 스위치 소자는 트랜지스터인 비휘발성 반도체 메모리.
  7. 제3항에 있어서,
    상기 스위치 소자는 트랜지스터인 비휘발성 반도체 메모리.
  8. 비휘발성 반도체 메모리로서,
    리셋시 칩 어드레스를 특정함으로써 동작하도록 설정된 제1 메모리 칩과,
    리셋시 동작하지 않고 상기 칩 어드레스에 의해 특정되지 않도록 설정된 제2 메모리 칩을 포함하고,
    상기 제1 메모리 칩과 상기 제2 메모리 칩의 각각은, 파워온 후 전원 전압을 검출하고 상기 전원 전압이 소정의 값 이상일 때 동작을 리셋하기 위한 리셋 신호를 출력하는 파워온 리셋 회로를 포함하며,
    상기 파워온 리셋 회로는,
    일단이 전원에 연결되어 있는 제1 분압 저항기와,
    상기 제1 분압 저항기의 타단과 접지 사이에 연결된 제2 분압 저항기와,
    상기 전원에 연결된 소스, 및 상기 제1 분압 저항기와 상기 제2 분압 저항기 사이의 제1 접점 상의 전압에 대응하는 전압이 공급되는 게이트를 구비하는 PMOS 트랜지스터와,
    상기 PMOS 트랜지스터의 드레인과 상기 접지 사이에 연결된 출력 저항기와,
    상기 접지와 상기 제1 접점 사이에 연결된 스위치 소자와,
    상기 접지와 상기 제1 접점 사이의 상기 스위치 소자에 직렬로 연결된 분압비 조절 저항기와,
    상기 스위치 소자를 스위칭 온/오프하기 위한 스위칭 신호를 출력하는 스위칭 회로와,
    상기 리셋 신호를 출력하도록 상기 PMOS 트랜지스터와 상기 출력 저항기 사이의 제2 접점에 연결된 출력 단자
    를 포함하고,
    상기 제1 메모리 칩의 파워온 리셋 회로에서는 상기 스위칭 회로가 상기 스위치 소자를 턴오프하고, 상기 제2 메모리 칩의 파워온 리셋 회로에서는 상기 스위칭 회로가 상기 스위치 소자를 턴온하는 비휘발성 반도체 메모리.
  9. 제8항에 있어서,
    상기 스위칭 회로는 상기 칩 어드레스에 기초하여 상기 스위치 소자를 스위칭 온/오프하는 비휘발성 반도체 메모리.
  10. 제8항에 있어서,
    상기 제1 메모리 칩과 상기 제2 메모리 칩은 NAND 플래시 메모리 칩인 비휘발성 반도체 메모리.
  11. 제9항에 있어서,
    상기 제1 메모리 칩과 상기 제2 메모리 칩은 NAND 플래시 메모리 칩인 비휘발성 반도체 메모리.
  12. 제8항에 있어서,
    상기 스위치 소자는 트랜지스터인 비휘발성 반도체 메모리.
  13. 제9항에 있어서,
    상기 스위치 소자는 트랜지스터인 비휘발성 반도체 메모리.
  14. 제10항에 있어서,
    상기 스위치 소자는 트랜지스터인 비휘발성 반도체 메모리.
  15. 비휘발성 반도체 메모리로서,
    리셋시 칩 어드레스를 특정함으로써 동작하도록 설정된 제1 메모리 칩과,
    리셋시 동작하지 않고 상기 칩 어드레스에 의해 특정되지 않도록 설정된 제2 메모리 칩을 포함하고,
    상기 제1 메모리 칩과 상기 제2 메모리 칩의 각각은, 파워온 후 전원 전압을 검출하고 상기 전원 전압이 소정의 값 이상일 때 동작을 리셋하기 위한 리셋 신호를 출력하는 파워온 리셋 회로를 포함하며,
    상기 파워온 리셋 회로는,
    일단이 전원에 연결되어 있는 제1 분압 저항기와,
    상기 제1 분압 저항기의 타단과 접지 사이에 연결된 제2 분압 저항기와,
    상기 전원에 연결된 소스, 및 상기 제1 분압 저항기와 상기 제2 분압 저항기 사이의 제1 접점 상의 전압에 대응하는 전압이 공급되는 게이트를 구비하는 PMOS 트랜지스터와,
    상기 PMOS 트랜지스터의 드레인과 상기 접지 사이에 연결된 출력 저항기와,
    상기 접지와 상기 제1 접점 사이에 연결된 스위치 소자와,
    상기 접지와 상기 제1 접점 사이의 상기 스위치 소자에 직렬로 연결된 분압비 조절 저항기와,
    상기 스위치 소자를 스위칭 온/오프하기 위한 스위칭 신호를 출력하는 스위칭 회로와,
    상기 리셋 신호를 출력하도록 상기 PMOS 트랜지스터와 상기 출력 저항기 사이의 제2 접점에 연결된 출력 단자
    를 포함하고,
    상기 제1 메모리 칩의 파워온 리셋 회로에서는 상기 스위칭 회로가 상기 스위치 소자를 턴오프하고, 상기 제2 메모리 칩의 파워온 리셋 회로에서는, 상기 스 위칭 회로가, 상기 전원 전압이 설정 전압(set voltage)보다 낮은 경우 상기 스위치 소자를 턴오프하고 상기 전원 전압이 상기 설정 전압 이상인 경우 상기 스위치 소자를 턴온하는 비휘발성 반도체 메모리.
  16. 제15항에 있어서,
    상기 스위칭 회로는 상기 칩 어드레스에 기초하여 상기 스위치 소자를 스위칭 온/오프하는 비휘발성 반도체 메모리.
  17. 제15항에 있어서,
    상기 제1 메모리 칩과 상기 제2 메모리 칩은 NAND 플래시 메모리 칩인 비휘발성 반도체 메모리.
  18. 제16항에 있어서,
    상기 제1 메모리 칩과 상기 제2 메모리 칩은 NAND 플래시 메모리 칩인 비휘발성 반도체 메모리.
  19. 제15항에 있어서,
    상기 스위치 소자는 트랜지스터인 비휘발성 반도체 메모리.
  20. 제16항에 있어서,
    상기 스위치 소자는 트랜지스터인 비휘발성 반도체 메모리.
KR1020090067628A 2008-07-25 2009-07-24 비휘발성 반도체 메모리 KR101022127B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2008-192470 2008-07-25
JP2008192470A JP5086929B2 (ja) 2008-07-25 2008-07-25 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
KR20100011942A KR20100011942A (ko) 2010-02-03
KR101022127B1 true KR101022127B1 (ko) 2011-03-17

Family

ID=41568535

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090067628A KR101022127B1 (ko) 2008-07-25 2009-07-24 비휘발성 반도체 메모리

Country Status (3)

Country Link
US (1) US7848170B2 (ko)
JP (1) JP5086929B2 (ko)
KR (1) KR101022127B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8605536B2 (en) 2012-02-13 2013-12-10 Qualcomm Incorporated Power-on-reset (POR) circuits for resetting memory devices, and related circuits, systems, and methods
US8830780B2 (en) 2013-01-15 2014-09-09 Qualcomm Incorporated System and method of performing power on reset for memory array circuits
KR20170006980A (ko) * 2015-07-10 2017-01-18 에스케이하이닉스 주식회사 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치
CN108630249B (zh) 2017-03-24 2022-03-04 铠侠股份有限公司 半导体存储装置
KR102504180B1 (ko) * 2018-03-22 2023-02-28 에스케이하이닉스 주식회사 리셋동작을 수행하는 반도체패키지 및 반도체시스템
WO2022027403A1 (en) 2020-08-06 2022-02-10 Yangtze Memory Technologies Co., Ltd. Multi-die peak power management for three-dimensional memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642757B2 (en) 2000-09-21 2003-11-04 Kabushiki Kaisha Toshiba Semiconductor memory device having a power-on reset circuit
US20030218497A1 (en) 1998-08-17 2003-11-27 Kabushiki Kaisha Toshiba Semiconductor integrated circuit

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3492057B2 (ja) * 1995-12-14 2004-02-03 株式会社日立製作所 マルチチップｉｃカード及びそれを用いたｉｃカードシステム
JPH11120075A (ja) * 1997-10-20 1999-04-30 Toshiba Corp 半導体記憶装置及び半導体記憶システム
JPH11150452A (ja) * 1997-11-17 1999-06-02 Toshiba Microelectronics Corp レベル変換回路および液晶表示装置
US6208542B1 (en) * 1998-06-30 2001-03-27 Sandisk Corporation Techniques for storing digital data in an analog or multilevel memory
US6476636B1 (en) * 2000-09-02 2002-11-05 Actel Corporation Tileable field-programmable gate array architecture
JP3816736B2 (ja) * 2000-09-21 2006-08-30 株式会社東芝 半導体装置
JP3971565B2 (ja) * 2000-11-06 2007-09-05 富士通株式会社 半導体装置及び半導体装置初期設定方法
JP2002329791A (ja) * 2001-04-27 2002-11-15 Toshiba Corp 電圧発生回路
JP4080843B2 (ja) * 2002-10-30 2008-04-23 株式会社東芝 不揮発性半導体記憶装置
JP4284247B2 (ja) * 2004-08-13 2009-06-24 株式会社東芝 不揮発性半導体記憶装置
JP4791924B2 (ja) * 2006-09-22 2011-10-12 株式会社東芝 半導体記憶装置
US7660161B2 (en) * 2007-01-19 2010-02-09 Silicon Storage Technology, Inc. Integrated flash memory systems and methods for load compensation
JP4558033B2 (ja) * 2007-12-10 2010-10-06 株式会社東芝 不揮発性半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030218497A1 (en) 1998-08-17 2003-11-27 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
US6642757B2 (en) 2000-09-21 2003-11-04 Kabushiki Kaisha Toshiba Semiconductor memory device having a power-on reset circuit

Also Published As

Publication number Publication date
US20100020628A1 (en) 2010-01-28
US7848170B2 (en) 2010-12-07
JP5086929B2 (ja) 2012-11-28
JP2010033631A (ja) 2010-02-12
KR20100011942A (ko) 2010-02-03

Similar Documents

Publication Publication Date Title
US10650883B2 (en) Semiconductor device
US8482989B2 (en) Semiconductor device including fuse array and method of operation the same
KR101022127B1 (ko) 비휘발성 반도체 메모리
JP2001229690A (ja) 半導体集積回路装置
US10031792B2 (en) Flash memory
US8169844B2 (en) Memory built-in self-characterization
KR100755668B1 (ko) 반도체 칩 및 이를 포함하는 반도체 칩 패키지
KR20080027448A (ko) 반도체 기억 장치
US20180294043A1 (en) Semiconductor integrated circuit device including test pads
US11385949B2 (en) Apparatus having a multiplexer for passive input/output expansion
TW201633306A (zh) 半導體裝置
US10381099B2 (en) Test mode circuit for memory apparatus
WO2013002868A2 (en) Circuits and methods for memory
JPH09148540A (ja) 半導体装置
US8258817B2 (en) Semiconductor integrated circuit
US11600337B2 (en) Memory device read operations
US6665217B2 (en) Semiconductor memory device including internal power circuit having tuning function
US7400547B2 (en) Semiconductor integrated circuit with power-reducing standby state
US7782692B2 (en) Single end read module for register files
JP2004265566A (ja) メモリ装置
JP2005209311A (ja) 半導体記憶装置
US6925010B2 (en) Static random access memory device having decreased sensitivity to variations in channel physical characteristics

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140203

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150130

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160203

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170201

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180219

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20200219

Year of fee payment: 10