JP2010282714A - 半導体メモリ装置 - Google Patents

Abstract

【課題】磁気トンネル接合素子ＭＴＪを用いる半導体メモリ装置を提供すること。
【解決手段】第１駆動ラインと第２駆動ラインとの間に接続されて、該第１駆動ライン及び第２駆動ラインに流れる電流の方向に対応する極性のデータを格納するメモリセルと、書き込み動作時に、温度情報に応じて前記第１駆動ライン及び第２駆動ラインに供給される供給電流を制御する電流制御手段とを備える。
【選択図】図４

Description

本発明は、半導体設計技術に関し、特に、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子を用いる半導体メモリ装置に関する。

一般に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置及びＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置は揮発性メモリ装置であって、電源が印加されなかった場合、メモリセルに格納されたデータを失うという短所を有する。したがって、近年、不揮発性メモリ装置に関する研究が活発に行われており、この中には、磁気メモリ装置の一種であるＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置がある。特に、ＭＲＡＭ装置は、不揮発性の特性のみならず、高集積化が可能であり、高速動作及び低電力消費の特性を有することから、次世代の半導体メモリ装置として注目されている。

ＭＲＡＭ装置のメモリセルは、外部から印加されるアドレスに対応してスイッチング動作を行う１つのトランジスタと、情報を格納する磁気トンネル接合素子（ＭＴＪ）とで構成される。磁気メモリ素子の一種である磁気トンネル接合素子（ＭＴＪ）は、２つの強磁性体の磁化方向（ｍａｇｎｅｔｉｚａｔｉｏｎ ｄｉｒｅｃｔｉｏｎ）に応じて磁気抵抗比ＭＲ（Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）が変わるが、ＭＲＡＭ装置の内部では、このような磁気抵抗比の変化を感知し、磁気トンネル接合素子に格納されたデータが「１」であるか「０」であるかを判断する。

図１は、一般的な半導体メモリ装置のメモリセル構造を説明する図である。

同図に示すように、メモリセルは、１つのトランジスタＴＲと、１つの磁気トンネル接合素子ＭＴＪとで構成される。

トランジスタＴＲは、アクティブ動作時に、アドレスに対応してスイッチング動作を行うためのものであって、ソースラインＳＬと磁気トンネル接合素子ＭＴＪとの間にソース・ドレイン経路が形成され、ワードラインＷＬにゲートが接続されて、ワードラインＷＬが活性化されるか否かによってターンオンまたはターンオフされる。

磁気トンネル接合素子ＭＴＪは、フリー層１３０Ａ（ｆｒｅｅ ｌａｙｅｒ）と、トンネル絶縁層１３０Ｂと、ピンド層１３０Ｃ（ｐｉｎｎｅｄ ｌａｙｅｒ）とで構成される。ここで、フリー層１３０Ａは、強磁性体からなり、外部刺激（例えば、磁気トンネル接合素子ＭＴＪに透過される電流）によって磁化方向が変わり、ピンド層１３０Ｃは、外部刺激が加えられても磁化方向が変わらない。参考として、ピンド層１３０Ｃは、反強磁性体からなるピンニング層（図示せず）によって磁化方向が固定され、トンネル絶縁層１３０Ｂは、例えば、マグネシウム酸化膜（ＭｇＯ）で形成することができる。

このように、磁気トンネル接合素子ＭＴＪは、両端にかかる電圧によって透過電流が流れるようになるが、この電流の方向に応じてフリー層１３０Ａの磁化方向が決定される。仮に、フリー層１３０Ａの磁化方向がピンド層１３０Ｃの磁化方向と一致した場合、磁気トンネル接合素子ＭＴＪの抵抗値は小さくなり、フリー層１３０Ａの磁化方向がピンド層１３０Ｃの磁化方向と一致しなかった場合、磁気トンネル接合素子ＭＴＪの抵抗値は大きくなる。一般的に、フリー層１３０Ａ及びピンド層１３０Ｃの磁化方向が一致した状態が「０」データに該当し、その反対の場合が「１」データに該当する。

図２Ａ及び図２Ｂは、図１の磁気トンネル接合素子ＭＴＪのデータ書き込み動作を説明する図であって、図２Ａは、磁気トンネル接合素子ＭＴＪに「０」データが書き込まれる動作であり、図２Ｂは、磁気トンネル接合素子ＭＴＪに「１」データが書き込まれる動作である。説明の便宜のために、図２Ａ及び図２ＢのワードラインＷＬが活性化されていると仮定する。この場合、磁気トンネル接合素子ＭＴＪは、ビットラインＢＬ及びソースラインＳＬを接続する電流経路に含まれる。

まず、図１及び図２Ａを参照して「０」データの書き込み動作を説明する。

「０」データの書き込み動作時に、書き込み駆動回路（図示せず）はビットラインＢＬを書き込み電源電圧で駆動し、ソースラインＳＬを接地電源電圧ＶＳＳで駆動する。言い替えれば、「０」データの書き込み動作時には、ピンド層１３０Ｃに印加される電圧より一定の大きさ以上の電圧をフリー層１３０Ａに印加し、ビットラインＢＬ→磁気トンネル接合素子ＭＴＪ→ソースラインＳＬの方向に臨界電流以上の電流が形成され得るようにする。この場合、フリー層１３０Ａ及びピンド層１３０Ｃの磁化方向が同様になる。すなわち、磁気トンネル接合素子ＭＴＪの抵抗値は小さくなり、「０」データの書き込み動作がなされる。

次に、図１及び図２Ｂを参照して「１」データの書き込み動作を説明する。

「１」データの書き込み動作時には、「０」データの書き込み動作とは反対に、フリー層１３０Ａに印加される電圧より一定の大きさ以上の電圧をフリー層１３０Ａに印加し、ソースラインＳＬ→磁気トンネル接合素子ＭＴＪ→ビットラインＢＬの方向に臨界電流以上の電流が形成され得るようにする。この場合、フリー層１３０Ａ及びピンド層１３０Ｃの磁化方向は互いに反対になる。すなわち、磁気トンネル接合素子ＭＴＪの抵抗値は大きくなり、「１」データの書き込み動作がなされる。

図３は、図１の磁気トンネル接合素子ＭＴＪの温度及び電圧によるトンネル磁気抵抗ＴＭＲ（Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）特性を示した図である。

同図に示すように、磁気トンネル接合素子ＭＴＪは、ヒステリシス（ｈｙｓｔｅｒｅｓｉｓ）を有しており、磁気トンネル接合素子ＭＴＪを含む電流経路に流れる臨界電流及び方向に応じて２つの安定した状態、すなわち、抵抗値が小さな状態と抵抗値が大きな状態とを有する。このような安定した状態は、電源が印加されなくても維持され、半導体メモリ装置は、これを用いて格納されたデータの不揮発性特性を保障する。

一方、一般的に磁気トンネル接合素子ＭＴＪは、温度に応じてスイッチング電流が変わる。ここで、スイッチング電流とは、磁気トンネル接合素子ＭＴＪに「０」または「１」データが用いられる時点の電流を意味する。図３の点線で表示された領域から分かるように、磁気トンネル接合素子ＭＴＪのスイッチング電流は高温（７０℃）へ行くほど減ることに対し、低温（０℃）へ行くほど増える素子特性を有する。このような磁気トンネル接合素子ＭＴＪの特性は、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）にともない、不安定な書き込み動作を引き起こす。

本発明は、上記のような従来技術の問題点を解決するために提案されたものであって、その目的は、データの書き込み動作時に、磁気トンネル接合素子に供給される供給電流を温度に応じて制御することができる半導体メモリ装置を提供することにある。

本発明の他の目的は、データの書き込み動作時に、ビットライン及びソースラインに反映される電源電圧を温度に応じて制御することができる半導体メモリ装置を提供することにある。

本発明のさらに他の目的は、データの書き込み動作時に、メモリセルの電流経路を形成するスイッチング回路を制御するワードラインの活性化期間または駆動電圧レベルを温度に応じて制御することにより、磁気トンネル接合素子に流れる駆動電流量を調整することができる半導体メモリ装置を提供することにある。

そこで、上記の目的を達成するための本発明による半導体メモリ装置は、第１駆動ラインと第２駆動ラインとの間に接続されて、該第１駆動ライン及び第２駆動ラインに流れる電流の方向に応じた極性のデータを格納するメモリセルと、書き込み動作時に、温度情報に応じて、前記第１駆動ライン及び第２駆動ラインに供給される供給電流を制御する電流制御手段とを備える。

また、上記の目的を達成するための本発明による半導体メモリ装置は、第１駆動ラインと第２駆動ラインとの間に接続されて、該第１駆動ライン及び第２駆動ラインに流れる電流の方向に応じた極性のデータを格納するメモリセルと、書き込み動作時に、データに対応して前記第１駆動ライン及び第２駆動ラインを駆動する書き込み駆動手段と、温度情報に応じて、前記書き込み駆動手段に印加される電源電圧を制御する電圧制御手段とを備える。

また、上記の目的を達成するための本発明による半導体メモリ装置は、第１駆動ラインと第２駆動ラインとの間に接続されて、前記第１駆動ライン及び第２駆動ラインに流れる電流の方向に応じた極性のデータを格納するメモリセルと、書き込み動作時に、前記第１駆動ライン及び第２駆動ラインのうち、データに対応する駆動ラインを第１電源電圧で駆動する基本書き込み駆動手段と、温度情報に応じて、前記第１駆動ライン及び第２駆動ラインのうち、前記データに対応する駆動ラインを第２電源電圧で追加駆動する追加書き込み駆動手段とを備える。

さらに、上記の目的を達成するための本発明による半導体メモリ装置は、電流経路を介して流れる電流の方向に応じた極性のデータを格納する格納手段と、ワードラインの活性化期間の間、前記格納手段と第１駆動ラインと第２駆動ラインとを含む電流経路を形成するスイッチング手段と、温度情報に応じて、前記スイッチング手段を制御し、前記第１駆動ライン及び第２駆動ラインを介して流れる駆動電流量を制御する駆動電流制御手段とを備える。

本発明の実施形態に係る半導体メモリ装置は、データの書き込み動作時に、磁気トンネル接合素子に供給される供給電流または磁気トンネル接合素子に流れる駆動電流量を温度に対応して制御することにより、半導体メモリ装置に反映される温度に応じてスイッチング電流を調整することが可能である。さらに、半導体メモリ装置は、これにより所望のデータの安定した書き込み動作を保障することができる。

本発明によれば、書き込み動作時に、半導体メモリ装置に反映される温度に応じてスイッチング電流を制御することにより、温度が変わっても所望のデータの安定した書き込み動作を保障することができるという効果を得ることができる。

また、本発明によれば、半導体メモリ装置において、ＰＶＴにともなう変化が発生しても、入力データの安定した書き込み動作を確保することができるという効果を得ることができる。

なお、本発明によれば、温度に応じてスイッチング電流を制御することにより、データの格納に消費される電力を最小化できるという効果を得ることができる。

一般的な半導体メモリ装置のメモリセル構造を説明する図である。 図１の磁気トンネル接合素子ＭＴＪのデータ書き込み動作を説明する図である。 図１の磁気トンネル接合素子ＭＴＪのデータ書き込み動作を説明する図である。 図１の磁気トンネル接合素子ＭＴＪの温度及び電圧によるトンネル磁気抵抗ＴＭＲ特性を示した図である。 本発明の第１実施形態に係る半導体メモリ装置を説明するブロック図である。 図４の温度情報ＩＮＦ＿ＴＭＰを出力する温度情報生成部を説明するブロック図である。 図４の電圧制御部４５０を説明する図である。 図５の温度情報生成部及び図６の電圧制御部４５０の概略的な動作を説明するタイミングチャートである。 図４の書き込み駆動部４３０を説明する回路図である。 本発明の第２実施形態に係る半導体メモリ装置を説明するブロック図である。 図９の基本書き込み駆動部９３０及び追加書き込み駆動部９５０を説明する回路図である。 本発明の第３実施形態に係る半導体メモリ装置を説明するブロック図である。 図１１の駆動電流制御部１１５０を説明するブロック図である。 図１１の駆動電流制御部１１５０を説明するブロック図である。 図１３の活性化期間制御部１３３０を説明する回路図である。 図１４の活性化期間制御部１３３０の回路動作を説明するタイミングチャートである。

以下、本発明の属する技術分野における通常の知識を有した者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態を、添付図面を参照して説明する。

図４は、本発明の第１実施形態に係る半導体メモリ装置を説明するブロック図である。

同図に示すように、半導体メモリ装置は、メモリセル４１０と、書き込み駆動部４３０と、電圧制御部４５０とを備える。

メモリセル４１０は、ビットラインＢＬ及びソースラインＳＬに流れる電流の方向に対応する極性のデータを格納するためのものであって、ビットラインＢＬとソースラインＳＬとの間に接続された磁気トンネル接合素子ＭＴＪ及びスイッチング部ＴＲを備える。

書き込み駆動部４３０は、書き込み動作時に、入力データＤＡＴに対応してビットラインＢＬ及びソースラインＳＬを駆動するためのものであって、書き込みイネーブル信号ＷＲＥＮ及び入力データＤＡＴを受信して、該当ラインを書き込み電源電圧Ｖ＿ＷＤまたは接地電源電圧ＶＳＳで駆動する。言い替えれば、書き込み駆動部４３０は、入力データＤＡＴが「０」である場合、ビットラインＢＬを書き込み電源電圧Ｖ＿ＷＤで駆動し、ソースラインＳＬを接地電源電圧ＶＳＳで駆動する。そして、入力データＤＡＴが「１」である場合、ビットラインＢＬを接地電源電圧ＶＳＳで駆動し、ソースラインＳＬを書き込み電源電圧Ｖ＿ＷＤで駆動する。ここで、書き込みイネーブル信号ＷＲＥＮは、半導体メモリ装置の書き込み動作時に活性化される信号でありうる。

電圧制御部４５０は、温度情報ＩＮＦ＿ＴＭＰに応じて書き込み駆動部４３０に印加される電源電圧である書き込み電源電圧Ｖ＿ＷＤを制御する。本発明に係る書き込み電源電圧Ｖ＿ＷＤは、温度情報ＩＮＦ＿ＴＭＰに対応する電圧レベルを有する。ここで、温度情報ＩＮＦ＿ＴＭＰは、設計に応じてアナログ信号またはデジタル信号になり得る。以下、説明の便宜のために、温度情報ＩＮＦ＿ＴＭＰがデジタル信号である場合を一例に挙げて説明する。

図５は、図４の温度情報ＩＮＦ＿ＴＭＰを出力する温度情報生成部を説明するブロック図である。

同図に示すように、温度情報生成部は、「半導体メモリ装置の温度」に応じて可変する温度情報ＩＮＦ＿ＴＭＰを生成するためのものであって、温度電圧生成部５１０及び温度情報出力部５３０を備える。

温度電圧生成部５１０は、温度に基づき決定される電圧レベルを有する第１温度電圧Ｖ＿ＴＭＰ１と、予め設定された（所定の）電圧レベルを有する第２温度電圧Ｖ＿ＴＭＰ２とを生成する。温度情報出力部５３０は、第１温度電圧Ｖ＿ＴＭＰ１及び第２温度電圧Ｖ＿ＴＭＰ２の電圧レベルに応じて論理「ハイ」または論理「ロー」の温度情報ＩＮＦ＿ＴＭＰを出力する。温度情報ＩＮＦ＿ＴＭＰと、第１温度電圧Ｖ＿ＴＭＰ１及び第２温度電圧Ｖ＿ＴＭＰ２との温度による関係は図７を参照して再度説明する。本発明の実施形態に係る温度情報ＩＮＦ＿ＴＭＰは、半導体メモリ装置に反映される温度が比較的低いときに論理「ロー」になり、温度が比較的高いときに論理「ハイ」になる。

図６は、図４の電圧制御部４５０を説明する図である。

同図に示すように、電圧制御部４５０は、温度情報ＩＮＦ＿ＴＭＰに対応する電圧レベルの第１電圧及び第２電圧ＶＨ、ＶＬを生成する電圧生成部６１０と、温度情報ＩＮＦ＿ＴＭＰに応じて第１電圧ＶＨ及び第２電圧ＶＬで書き込み電源電圧Ｖ＿ＷＤ端を駆動する駆動部６３０とを備える。ここで、第１電圧ＶＨ及び第２電圧ＶＬは互いに異なる電圧レベルを有し、これについては、図７を参照して再度説明する。

一方、駆動部６３０は、温度情報ＩＮＦ＿ＴＭＰに応じて第１電圧ＶＨで書き込み電源電圧Ｖ＿ＷＤ端を駆動する第１ＰＭＯＳトランジスタＰＭ１と、温度情報ＩＮＦ＿ＴＭＰに応じて第２電圧ＶＬで書き込み電源電圧Ｖ＿ＷＤ端を駆動する第２ＰＭＯＳトランジスタＰＭ２とを備える。

ここで、第１ＰＭＯＳトランジスタＰＭ１は、第１電圧ＶＨ端と書き込み電源電圧Ｖ＿ＷＤ端との間にソース・ドレイン経路が形成され、温度情報ＩＮＦ＿ＴＭＰをゲートとして受信する。また、第２ＰＭＯＳトランジスタＰＭ２は、第２電圧ＶＬ端と書き込み電源電圧Ｖ＿ＷＤ端との間にソース・ドレイン経路が形成され、温度情報ＩＮＦ＿ＴＭＰを反転した信号をゲートとして受信する。これに関する動作説明は、図７を参照して説明する。

図７は、図５の温度情報生成部及び図６の電圧制御部４５０の概略的な動作を説明するタイミングチャートである。

図４〜図７に示すように、温度電圧生成部５１０は、温度が高まるにしたがって電圧レベルが高まる第１温度電圧Ｖ＿ＴＭＰ１と、温度と関係なく一定の電圧レベルを維持する第２温度電圧Ｖ＿ＴＭＰ２とを生成する。温度情報出力部５３０は、第１温度電圧Ｖ＿ＴＭＰ１と第２温度電圧Ｖ＿ＴＭＰ２とを比較して、その結果を温度情報ＩＮＦ＿ＴＭＰとして出力する。したがって、温度情報ＩＮＦ＿ＴＭＰは、半導体メモリ装置に反映される温度が比較的低い期間で論理「ロー」になり、温度が比較的高い期間で論理「ハイ」になる。

一方、電圧制御部４５０は、このように生成される温度情報ＩＮＦ＿ＴＭＰに応じて書き込み電源電圧Ｖ＿ＷＤ端を、比較的高い電圧レベルを有する第１電圧ＶＨまたは比較的低い電圧レベルを有する第２電圧ＶＬで駆動する。すなわち、図６の駆動部６３０の構成では、温度情報ＩＮＦ＿ＴＭＰが論理「ロー」である場合、第１ＰＭＯＳトランジスタＰＭ１がターンオンされて書き込み電源電圧Ｖ＿ＷＤ端を第１電圧ＶＨで駆動し、温度情報ＩＮＦ＿ＴＭＰが論理「ハイ」である場合、第２ＰＭＯＳトランジスタＰＭ２がターンオンされて書き込み電源電圧Ｖ＿ＷＤを第２電圧ＶＬで駆動する。

図８は、図４の書き込み駆動部４３０を説明する回路図である。

同図に示すように、書き込み駆動部４３０は、入力データＤＡＴ及び書き込みイネーブル信号ＷＲＥＮに応じて第１駆動制御信号ＣＴＲ１及び第２駆動制御信号ＣＴＲ２を生成する制御信号生成部８１０と、第１駆動制御信号ＣＴＲ１及び第２駆動制御信号ＣＴＲ２に応じてビットラインＢＬ及びソースラインＳＬを各々駆動する第１ライン駆動部８３０及び第２ライン駆動部８５０とを備える。ここで、第１ライン駆動部８３０及び第２ライン駆動部８５０は、本発明によって生成された書き込み電源電圧Ｖ＿ＷＤを受信し、書き込みイネーブル信号ＷＲＥＮ及び入力データＤＡＴに対応する第１駆動制御信号ＣＴＲ１及び第２駆動制御信号ＣＴＲ２に応じて、該当ラインを書き込み電源電圧Ｖ＿ＷＤまたは接地電源電圧ＶＳＳで駆動する。

本発明の第１実施形態に係る半導体メモリ装置は、書き込み電源電圧Ｖ＿ＷＤ端に印加される電源電圧を温度情報ＩＮＦ＿ＴＭＰに応じて調整することができる。したがって、第１実施形態では、書き込み駆動部４３０が書き込みイネーブル信号ＷＲＥＮの活性化期間で入力データＤＡＴに応じてビットラインＢＬまたはソースラインＳＬを駆動するとき、温度情報ＩＮＦ＿ＴＭＰに応じて電圧レベルが調整される書き込み電源電圧Ｖ＿ＷＤを用いることができる。ここで、ビットラインＢＬ及びソースラインＳＬを駆動するのに用いられる書き込み電源電圧Ｖ＿ＷＤ端を温度に応じて調整可能であるということは、磁気トンネル接合素子ＭＴＪに供給される供給電流を調整可能であるということを意味する。言い替えれば、温度が比較的低いとき、書き込み電源電圧Ｖ＿ＷＤの電圧レベルを上げて、磁気トンネル接合素子ＭＴＪに供給される供給電流を増やすことができ、温度が比較的高いとき、書き込み電源電圧Ｖ＿ＷＤの電圧レベルを下げて、磁気トンネル接合素子ＭＴＪに供給される供給電流を減らすことができる。

つまり、電圧制御部４５０は、温度情報ＩＮＦ＿ＴＭＰに応じてビットラインＢＬ及びソースラインＳＬに供給される供給電流を制御することができ、ここで、電圧制御部４５０は、ビットラインＢＬ及びソースラインＳＬの供給電流を制御する回路の役割を果たす。

図９は、本発明の第２実施形態に係る半導体メモリ装置を説明するブロック図である。

同図に示すように、半導体メモリ装置は、メモリセル９１０と、基本書き込み駆動部９３０と、追加書き込み駆動部９５０とを備える。説明の便宜のために、第２実施形態の温度情報ＩＮＦ＿ＴＭＰは第１実施形態と同様に、デジタル信号である場合を一例とする。

メモリセル９１０は、ビットラインＢＬ及びソースラインＳＬに流れる電流の方向に対応する極性のデータを格納するためのものであって、ビットラインＢＬとソースラインＳＬとの間に接続された磁気トンネル接合素子ＭＴＪ及びスイッチング部ＴＲを備える。

基本書き込み駆動部９３０は、書き込み動作時に、ビットラインＢＬ及びソースラインＳＬのうち、入力データＤＡＴに対応する駆動ラインを第１電源電圧Ｖ＿ＷＤ１または接地電源電圧ＶＳＳで駆動する。基本書き込み駆動部９３０は、図４の第１実施形態の書き込み駆動部４３０と同様に、入力データＤＡＴが「０」である場合、ビットラインＢＬを第１電源電圧Ｖ＿ＷＤ１で駆動し、ソースラインＳＬを接地電源電圧ＶＳＳで駆動する。そして、入力データＤＡＴが「１」である場合、ビットラインＢＬを接地電源電圧ＶＳＳで駆動し、ソースラインＳＬを第１電源電圧Ｖ＿ＷＤ１で駆動する。

追加書き込み駆動部９５０は、温度情報ＩＮＦ＿ＴＭＰに応じてビットラインＢＬ及びソースラインＳＬのうち、駆動制御信号ＣＴＲに対応する駆動ラインを第２電源電圧Ｖ＿ＷＤ２で追加駆動する。ここで、駆動制御信号ＣＴＲは入力データＤＡＴに対応する信号であり、これについては、図１０を参照して再度説明する。

本発明の第２実施形態に係る半導体メモリ装置は、基本書き込み駆動部９３０が入力データＤＡＴに応じてビットラインＢＬ及びソースラインＳＬを駆動し、追加書き込み駆動部９５０が温度情報ＩＮＦ＿ＴＭＰ及び入力データＤＡＴに応じてビットラインＢＬ及びソースラインＳＬを追加駆動することが可能である。したがって、ビットラインＢＬ及びソースラインＳＬに供給される供給電流は、追加書き込み駆動部９５０が動作するか否かによって制御され得る。本発明の第２実施形態では、ビットラインＢＬ及びソースラインＳＬを第２電源電圧Ｖ＿ＷＤ２で追加駆動することを一例としたが、設計に応じて接地電源電圧ＶＳＳを追加駆動することも可能であろう。

図１０は、図９の基本書き込み駆動部９３０及び追加書き込み駆動部９５０を説明する回路図である。

図９及び図１０に示すように、基本書き込み駆動部９３０は、制御信号生成部１０１０と、ビットライン基本駆動部１０３０Ａと、ソースライン基本駆動部１０３０Ｂとを備える。

制御信号生成部１０１０は、書き込みイネーブル信号ＷＲＥＮ及び入力データＤＡＴに応じて該当第１駆動制御信号ＣＴＲ１及び第２駆動制御信号ＣＴＲ２を生成する。このとき、第１駆動制御信号ＣＴＲ１及び第２駆動制御信号ＣＴＲ２は、書き込みイネーブル信号ＷＲＥＮが論理「ハイ」に活性化された期間で入力データＤＡＴに対応する論理レベル値を有する。すなわち、入力データＤＡＴが「０」である場合、第１駆動制御信号ＣＴＲ１及び第２駆動制御信号ＣＴＲ２は論理「ロー」になり、反対に、入力データＤＡＴが「１」である場合、第１駆動制御信号ＣＴＲ１及び第２駆動制御信号ＣＴＲ２は論理「ハイ」になる。

ビットライン基本駆動部１０３０Ａは、第１電源電圧Ｖ＿ＷＤ１と接地電源電圧ＶＳＳとの間に直列接続された第１ＰＭＯＳトランジスタＰ１及び第１ＮＭＯＳトランジスタＮ１を備え、第１ＰＭＯＳトランジスタＰ１は第１駆動制御信号ＣＴＲ１をゲートとして受信し、第１ＮＭＯＳトランジスタＮ１は第２駆動制御信号ＣＴＲ２をゲートとして受信する。第１ＰＭＯＳトランジスタＰ１及び第１ＮＭＯＳトランジスタＮ１の共通ノードはビットラインＢＬに接続されており、ビットラインＢＬは、第１駆動制御信号ＣＴＲ１及び第２駆動制御信号ＣＴＲ２に応じて第１電源電圧Ｖ＿ＷＤ１または接地電源電圧ＶＳＳで駆動される。

ソースライン基本駆動部１０３０Ｂは、第１電源電圧Ｖ＿ＷＤ１と接地電源電圧ＶＳＳとの間に直列接続された第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ２を備える。第２ＰＭＯＳトランジスタＰ２は、第２駆動制御信号ＣＴＲ２を反転した信号をゲートとして受信し、第２ＮＭＯＳトランジスタＮ２は、第１駆動制御信号ＣＴＲ１を反転した信号をゲートとして受信する。第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ２の共通ノードはソースラインＳＬに接続されており、ソースラインＳＬは、第１駆動制御信号ＣＴＲ１及び第２駆動制御信号ＣＴＲ２に応じて第１電源電圧Ｖ＿ＷＤ１または接地電源電圧ＶＳＳで駆動される。

一方、追加書き込み駆動部９５０は、ビットライン追加駆動部１０５０Ａ及びソースライン追加駆動部１０５０Ｂを備える。参考として、第２電源電圧Ｖ＿ＷＤ２は第１電源電圧Ｖ＿ＷＤ１と同じ電圧レベルであるか、または互いに異なる電圧レベルでありうる。

ビットライン追加駆動部１０５０Ａは、温度情報ＩＮＦ＿ＴＭＰ及び第１駆動制御信号ＣＴＲ１に応じてビットラインＢＬを第２電源電圧Ｖ＿ＷＤ２で駆動するためのものであって、第２電源電圧Ｖ＿ＷＤ２とビットラインＢＬとの間にソース・ドレイン経路が形成され、温度情報ＩＮＦ＿ＴＭＰ及び第１駆動制御信号ＣＴＲ１に対応する信号をゲートとして受信する第３のＰＭＯＳトランジスタＰ３を備える。

ソースライン追加駆動部１０５０Ｂは、温度情報ＩＮＦ＿ＴＭＰ及び第２駆動制御信号ＣＴＲ２に応じてソースラインＳＬを第２電源電圧Ｖ＿ＷＤ２で駆動するためのものであって、第２電源電圧Ｖ＿ＷＤ２とソースラインＳＬとの間にソース・ドレイン経路が形成され、温度情報ＩＮＦ＿ＴＭＰ及び第２駆動制御信号ＣＴＲ２に対応する信号をゲートとして受信する第４のＰＭＯＳトランジスタＰ４を備える。

図７に示すように、本発明に係る第２実施形態も温度情報ＩＮＦ＿ＴＭＰがデジタル信号であることを一例とした。すなわち、半導体メモリ装置に反映される温度が比較的低いとき、温度情報ＩＮＦ＿ＴＭＰは論理「ロー」になり、温度が比較的高いとき、温度情報ＩＮＦ＿ＴＭＰは論理「ハイ」になる。したがって、ビットライン追加駆動部１０５０Ａ及びソースライン追加駆動部１０５０Ｂは、温度が比較的低いときにイネーブルされ、入力データＤＡＴに応じてビットラインＢＬまたはソースラインＳＬが第２電源電圧Ｖ＿ＷＤ２で追加駆動される。

以下、基本書き込み駆動部１０１０、１０３０Ａ、１０３０Ｂ及び追加書き込み駆動部１０５０Ａ、１０５０Ｂの簡単な動作を説明する。

半導体メモリ装置の書き込み動作時に、書き込みイネーブル信号ＷＲＥＮは論理「ハイ」になる。このとき、半導体メモリ装置に反映される温度が比較的低いとき、温度情報ＩＮＦ＿ＴＭＰは論理「ロー」になり、ビットライン追加駆動部１０５０Ａ及びソースライン追加駆動部１０５０Ｂがイネーブルされる。したがって、ビットライン基本駆動部１０３０Ａと、ビットライン追加駆動部１０５０Ａと、ソースライン基本駆動部１０３０Ｂと、ソースライン追加駆動部１０５０Ｂとは、入力データＤＡＴに応じてビットラインＢＬ及びソースラインＳＬを該当（対応する）電源電圧で駆動する。すなわち、入力データＤＡＴが「０」である場合、ビットラインＢＬは第１電源電圧Ｖ＿ＷＤ１及び第２電源電圧Ｖ＿ＷＤ２で駆動され、ソースラインＳＬは接地電源電圧ＶＳＳで駆動される。また、入力データＤＡＴが「１」である場合、ビットラインＢＬは接地電源電圧ＶＳＳで駆動され、ソースラインＳＬは第１電源電圧Ｖ＿ＷＤ１及び第２電源電圧Ｖ＿ＷＤ２で駆動される。

一方、半導体メモリ装置に反映される温度が比較的高いとき、温度情報ＩＮＦ＿ＴＭＰは論理「ハイ」になり、ビットライン追加駆動部１０５０Ａ及びソースライン追加駆動部１０５０Ｂがディセーブルされる。すなわち、入力データＤＡＴが「０」である場合、ビットラインＢＬは第１電源電圧Ｖ＿ＷＤ１で駆動され、ソースラインＳＬは接地電源電圧ＶＳＳで駆動される。入力データＤＡＴが「１」である場合、ビットラインＢＬは接地電源電圧ＶＳＳで駆動され、ソースラインＳＬは第１電源電圧Ｖ＿ＷＤ１で駆動される。

温度情報ＩＮＦ＿ＴＭＰに応じてビットラインＢＬ及びソースラインＳＬを駆動する電源電圧が変わるということは、ビットラインＢＬとソースラインＳＬとの間に接続されたメモリセル９１０（図９を参照）に供給される供給電流が変わることを意味する。すなわち、本発明に係る第２実施形態は第１実施形態と同様に、温度情報ＩＮＦ＿ＴＭＰに応じてビットラインＢＬ及びソースラインＳＬに供給される供給電流を制御することができ、ここで、追加書き込み駆動部９５０は、ビットラインＢＬ及びソースラインＳＬの供給電流を制御する回路の役割を果たす。

図１１は、本発明の第３実施形態に係る半導体メモリ装置を説明するブロック図である。

同図に示すように、半導体メモリ装置は、メモリセル１１１０と、書き込み駆動部１１３０と、駆動電流制御部１１５０とを備える。

メモリセル１１１０は、第１実施形態及び第２実施形態において説明したように、ビットラインＢＬ及びソースラインＳＬを介して流れる電流の方向に対応する極性のデータを格納する格納手段である磁気トンネル接合素子ＭＴＪと、ワードラインＷＬの活性化期間の間、ビットラインＢＬと、磁気トンネル接合素子ＭＴＪと、ソースラインＳＬとを１つの電流経路で形成するスイッチング部ＴＲとを備える。

書き込み駆動部１１３０は、書き込みイネーブル信号ＷＲＥＮ及び入力データＤＡＴに応じてビットラインＢＬ及びソースラインＳＬを駆動するためのものであって、ビットラインＢＬ及びソースラインＳＬの各々は入力データＤＡＴに応じて書き込み電源電圧Ｖ＿ＷＤまたは接地電源電圧ＶＳＳで駆動される。書き込み駆動部１１３０の動作に応じてメモリセル１１１０には入力データＤＡＴに対応するデータが格納される。

駆動電流制御部１１５０は、アクティブ命令ＡＣＴ及び温度情報ＩＮＦ＿ＴＭＰに応じてスイッチング部ＴＲを制御し、ビットラインＢＬ及びソースラインＳＬを介して流れる駆動電流量を制御する。本発明の第３実施形態に係る駆動電流制御部１１５０は、アクティブ動作時に、半導体メモリ装置に反映される温度に応じてスイッチング部ＴＲの電流駆動力（電流駆動能力：ｃｕｒｒｅｎｔ ｄｒｉｖｉｎｇ ｃａｐａｃｉｔｙ）またはイネーブル期間を調整し、ビットラインＢＬ及びソースラインＳＬを介して流れる駆動電流量を制御することが可能である。以下、図１２及び図１３を参照して駆動電流制御部１１５０の様々な構成を説明する。

図１２及び図１３は、図１１の駆動電流制御部１１５０を説明するブロック図である。

図１２に示すように、駆動電流制御部１１５０は、温度情報ＩＮＦ＿ＴＭＰに応じてスイッチング部ＴＲの電流駆動力を調整するためのものであって、ワードライン駆動部１２３０に印加される駆動電源電圧Ｖ＿ＷＬを温度情報ＩＮＦ＿ＴＭＰに応じて制御する電圧制御部１２１０と、アクティブ命令ＡＣＴに応じて駆動電源電圧Ｖ＿ＷＬでワードラインＷＬを駆動するワードライン駆動部１２３０とを備える。ここで、アクティブ命令ＡＣＴは、アクティブ動作時に活性化される信号であって、ワードラインＷＬはアクティブ命令ＡＣＴに応じて活性化される。参考として、ワードライン駆動部１２３０は、アクティブ命令ＡＣＴの活性化期間に対応した所定時間の間、スイッチング部ＴＲをイネーブルさせる。

本発明に係る図１２の駆動電流制御部１１５０は、駆動電源電圧Ｖ＿ＷＬの電圧レベルが温度情報ＩＮＦ＿ＴＭＰに応じて変わる。すなわち、半導体メモリ装置に反映される温度が比較的低いとき、駆動電源電圧Ｖ＿ＷＬの電圧レベルは高まり、温度が比較的高いとき、駆動電源電圧Ｖ＿ＷＬの電圧レベルは低くなる。図１２の駆動電流制御部１１５０のように、温度情報ＩＮＦ＿ＴＭＰに応じて駆動電源電圧Ｖ＿ＷＬの電圧レベルが変わると、所定時間の間、活性化されるワードラインＷＬの駆動電圧レベルも変わる。ワードラインＷＬの駆動電圧レベルは、スイッチング部ＴＲの電流駆動力を決定する。すなわち、スイッチング部ＴＲのターンオンの程度を決定してビットラインＢＬと、磁気トンネル接合素子ＭＴＪと、ソースラインＳＬとを介して流れる駆動電流量を調整することが可能である。つまり、磁気トンネル接合素子ＭＴＪに流れる駆動電流量は温度に応じて変わることができる。

一方、図１３に示すように、駆動電流制御部１１５０は、温度情報ＩＮＦ＿ＴＭＰに応じてスイッチング部ＴＲのイネーブル期間を調整するためのものである。駆動電流制御部１１５０は、アクティブ命令ＡＣＴに応じて予め設定された期間の間、活性化されるアクティブイネーブル信号ＡＣＴＥＮを生成するイネーブル信号生成部１３１０と、温度情報ＩＮＦ＿ＴＭＰに応じてアクティブイネーブル信号ＡＣＴＥＮの活性化期間を制御する活性化期間制御部１３３０とを備える。本発明に係る図１３の駆動電流制御部１１５０では、ワードラインＷＬの活性化期間が温度情報ＩＮＦ＿ＴＭＰに応じて変わる。

図１４は、図１３の活性化期間制御部１３３０を説明する回路図である。

同図に示すように、活性化期間制御部１３３０は、第１伝達部ＴＧ１がイネーブルされるとき、アクティブイネーブル信号ＡＣＴＥＮを受信する第１遅延部１４１０と、第２伝達部ＴＧ２がイネーブルされるとき、アクティブイネーブル信号ＡＣＴＥＮを受信する第２遅延部１４３０と、アクティブイネーブル信号ＡＣＴＥＮと第１遅延部１４１０及び第２遅延部１４３０との出力信号に対応する信号をワードラインＷＬに出力する出力部１４５０とを備える。ここで、第１伝達部ＴＧ１及び第２伝達部ＴＧ２の各々は、該当温度情報ＩＮＦ＿ＴＭＰ、／ＩＮＦ＿ＴＭＰに応じてイネーブルされるか否かが決定される。第１伝達部及び第２伝達部ＴＧ１、ＴＧ２は、入力されるアクティブイネーブル信号ＡＣＴＥＮに対応して互いに異なる遅延量Ｔ１、Ｔ２を反映する。

半導体メモリ装置に反映される温度が比較的高いとき、温度情報である「ＩＮＦ＿ＴＭＰ」は論理「ハイ」になり、これを反転した「／ＩＮＦ＿ＴＭＰ」は論理「ロー」になるため、アクティブイネーブル信号ＡＣＴＥＮは第１遅延部１４１０に入力される。そして、温度が比較的低いとき、「ＩＮＦ＿ＴＭＰ」は論理「ロー」になり、「／ＩＮＦ＿ＴＭＰ」は論理「ハイ」になるため、アクティブイネーブル信号ＡＣＴＥＮは第２遅延部１４３０に入力される。ここで、温度情報ＩＮＦ＿ＴＭＰがアナログ信号である場合、活性化期間制御部１３３０の構成は変わることができる。この場合、活性化期間制御部１３３０は、温度情報ＩＮＦ＿ＴＭＰに対応する遅延時間をアクティブイネーブル信号ＡＣＴＥＮに反映する遅延回路と、この遅延時間の間、ワードラインＷＬを活性化させるための信号を出力する出力回路とで設計されることが好ましい。

図１５は、図１４の活性化期間制御部１３３０の回路動作を説明するタイミングチャートである。説明の便宜のために、図１５の温度情報ＩＮＦ＿ＴＭＰは、図７に示すように、所定の電圧レベルである第２温度電圧Ｖ＿ＴＭＰ２に対応して論理「ロー」または論理「ハイ」に遷移する信号を一例とした。

図１４及び図１５に示すように、半導体メモリ装置に反映される温度が比較的低いとき、すなわち、温度情報ＩＮＦ＿ＴＭＰが論理「ロー」であるとき、第２伝達部ＴＧ２がターンオンされて、第２遅延部１４３０に対応する遅延時間Ｔ２がアクティブイネーブル信号ＡＣＴＥＮに反映される。したがって、出力部１４５０からワードラインＷＬへ出力される信号は「Ｔ２」に対応するパルス幅を有するようになる。ここで、「Ｔ２」に対応するパルス幅は、半導体メモリ装置に反映される温度が比較的低いとき、図１３のスイッチング部ＴＲを最も長い間イネーブルさせることを意味し、これは、磁気トンネル接合素子ＭＴＪに流れる駆動電流量を増加させることを意味する。

次に、半導体メモリ装置に反映される温度が比較的高いとき、すなわち、温度情報ＩＮＦ＿ＴＭＰが論理「ハイ」であるとき、第１伝達部ＴＧ１がターンオンされて、第１遅延部１４１０に対応する遅延時間Ｔ１がアクティブイネーブル信号ＡＣＴＥＮに反映される。したがって、ワードラインＷＬに出力される信号は「Ｔ１」に対応するパルス幅を有するようになり、これは、磁気トンネル接合素子ＭＴＪに流れる駆動電流量を減少させることを意味する。

図１１〜図１４において提示した本発明の第３実施形態に係る半導体メモリ装置は、スイッチング部ＴＲの電流駆動力またはイネーブル期間を温度情報ＩＮＦ＿ＴＭＰに応じて制御することにより、磁気トンネル接合素子ＭＴＪに流れる駆動電流量を制御することが可能である。

前述したように、本発明の第１実施形態ないし第３実施形態に係る半導体メモリ装置は、温度に応じて磁気トンネル接合素子ＭＴＪに供給される供給電流を制御するか、磁気トンネル接合素子ＭＴＪに流れる駆動電流量を制御することが可能である。これは、磁気トンネル接合素子ＭＴＪのスイッチング電流を素子特性に合うように調整できることを意味し、これにより、ＰＶＴによる問題点を改善することができ、安定した書き込み動作を保障することができる。また、このような本発明の特性は、磁気トンネル接合素子ＭＴＪにデータを格納するのに消費される電力を最小化することができる。

以上で説明したように、本発明の技術的思想は好ましい実施形態によって具体的に記述されたが、上記の実施形態はその説明のためのものであり、その制限のためのものではないということに注意すべきである。また、この技術分野の通常の専門家であれば、本発明の技術思想の範囲内で様々な置換、変形、及び変更により様々な実施形態が可能であることが理解できるであろう。

また、前述した実施形態で例示した論理ゲート及びトランジスタは、入力される信号の極性に応じてその位置及び種類が異なるように実現されなければならない。

４１０ メモリセル
４３０ 書き込み駆動部
４５０ 電圧制御部

Claims (27)

1. 第１駆動ラインと第２駆動ラインとの間に接続され、該第１駆動ライン及び第２駆動ラインに流れる電流の方向に応じた極性のデータを格納するメモリセルと、
   書き込み動作時に、温度情報に応じて、前記第１駆動ライン及び第２駆動ラインに供給される供給電流を制御する電流制御手段と、
   を備えることを特徴とする半導体メモリ装置。
2. 前記メモリセルは、
   電流経路を介して流れる電流の方向に応じて抵抗値が格納される格納部と、
   ワードラインの活性化期間の間、前記格納部と前記第１駆動ラインと前記第２駆動ラインとを含む電流経路を形成するスイッチング部と、
   を備えることを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記格納部は、磁気トンネル接合素子を備えることを特徴とする請求項２に記載の半導体メモリ装置。
4. 前記半導体メモリ装置の温度に応じて可変する前記温度情報を生成する温度情報生成手段をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
5. 前記温度情報生成手段は、
   前記温度に基づき決定される電圧レベルを有する第１温度電圧、及び、予め設定された電圧レベルを有する第２温度電圧を生成する温度電圧生成部と、
   前記第１温度電圧及び第２温度電圧に対応して、前記温度情報を出力する温度情報出力部と、
   を備えることを特徴とする請求項４に記載の半導体メモリ装置。
6. 前記書き込み動作時に、入力データに応じて、前記第１駆動ライン及び第２駆動ラインの各々をそれぞれ該当する電源電圧で駆動する書き込み駆動手段をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
7. 第１駆動ラインと第２駆動ラインとの間に接続され、該第１駆動ライン及び第２駆動ラインに流れる電流の方向に応じた極性のデータを格納するメモリセルと、
   書き込み動作時に、入力データに応じて前記第１駆動ライン及び第２駆動ラインを駆動する書き込み駆動手段と、
   温度情報に応じて、前記書き込み駆動手段に印加される電源電圧を制御する電圧制御手段と、
   を備えることを特徴とする半導体メモリ装置。
8. 前記電源電圧は、前記温度情報に基づき決定される電圧レベルを有することを特徴とする請求項７に記載の半導体メモリ装置。
9. 前記電圧制御手段は、
   前記温度情報に基づき決定される電圧レベルを有する電圧を生成する電圧生成部と、
   前記温度情報に応じて、前記電圧生成部から生成された電圧により前記書き込み駆動手段の電源電圧端を駆動する駆動部と、
   を備えることを特徴とする請求項７に記載の半導体メモリ装置。
10. 前記メモリセルは、
    電流経路を介して流れる電流の方向に応じて抵抗値が格納される格納部と、
    ワードラインの活性化期間の間、前記格納部と前記第１駆動ラインと前記第２駆動ラインとを含む電流経路を形成するスイッチング部と、
    を備えることを特徴とする請求項７に記載の半導体メモリ装置。
11. 前記格納部は、磁気トンネル接合素子を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
12. 前記半導体メモリ装置の温度に応じて可変する前記温度情報を生成する温度情報生成手段をさらに備えることを特徴とする請求項７に記載の半導体メモリ装置。
13. 第１駆動ラインと第２駆動ラインとの間に接続され、前記第１駆動ライン及び第２駆動ラインに流れる電流の方向に応じた極性のデータを格納するメモリセルと、
    書き込み動作時に、前記第１駆動ライン及び第２駆動ラインのうち、入力データに対応する駆動ラインを第１電源電圧で駆動する基本書き込み駆動手段と、
    温度情報に応じて、前記第１駆動ライン及び第２駆動ラインのうち、前記入力データに対応する駆動ラインを第２電源電圧で追加駆動する追加書き込み駆動手段と、
    を備えることを特徴とする半導体メモリ装置。
14. 前記基本書き込み駆動手段は、
    前記入力データに応じて第１駆動制御信号及び第２駆動制御信号を生成する制御信号生成部と、
    前記第１駆動制御信号及び第２駆動制御信号に応じて、前記第１駆動ラインまたは第２駆動ラインを前記第１電源電圧で駆動する第１基本駆動部及び第２基本駆動部と、
    を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
15. 前記追加書き込み駆動手段は、
    前記温度情報及び前記第１駆動制御信号に応じて、前記第１駆動ラインを前記第２電源電圧で駆動する第１追加駆動部と、
    前記温度情報及び前記第２駆動制御信号に応じて、前記第２駆動ラインを前記第２電源電圧で駆動する第２追加駆動部と、
    を備えることを特徴とする請求項１４に記載の半導体メモリ装置。
16. 前記メモリセルは、
    電流経路を介して流れる電流の方向に応じて抵抗値が格納される格納部と、
    ワードラインの活性化期間の間、前記格納部と前記第１駆動ラインと前記第２駆動ラインとを含む電流経路を形成するスイッチング部と、
    を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
17. 前記格納部は、磁気トンネル接合素子を備えることを特徴とする請求項１６に記載の半導体メモリ装置。
18. 前記半導体メモリ装置の温度に応じて可変する前記温度情報を生成する温度情報生成手段をさらに備えることを特徴とする請求項１３に記載の半導体メモリ装置。
19. 電流経路を介して流れる電流の方向に応じた極性のデータを格納する格納手段と、
    ワードラインの活性化期間の間、前記格納手段と前記第１駆動ラインと前記第２駆動ラインとを含む電流経路を形成するスイッチング手段と、
    温度情報に応じて、前記スイッチング手段を制御し、前記第１駆動ライン及び第２駆動ラインを介して流れる駆動電流量を制御する駆動電流制御手段と、
    を備えることを特徴とする半導体メモリ装置。
20. 書き込み動作時に、入力データに応じて、前記第１駆動ライン及び第２駆動ラインの各々をそれぞれ該当する電源電圧で駆動する書き込み駆動手段をさらに備えることを特徴とする請求項１９に記載の半導体メモリ装置。
21. 前記駆動電流制御手段は、前記温度情報に応じて、前記スイッチング手段の電流駆動力を制御することを特徴とする請求項１９に記載の半導体メモリ装置。
22. 前記駆動電流制御手段は、
    アクティブ動作時に、予め設定された期間の間、前記ワードラインを駆動するワードライン駆動部と、
    前記温度情報に応じて、前記ワードライン駆動部に印加される電源電圧を制御する電圧制御部と、
    を備えることを特徴とする請求項１９に記載の半導体メモリ装置。
23. 前記駆動電流制御手段は、前記温度情報に応じて、前記スイッチング手段のイネーブル期間を調整することを特徴とする請求項１９に記載の半導体メモリ装置。
24. 前記駆動電流制御手段は、
    アクティブ動作時に、予め設定された期間活性化されるイネーブル信号を生成する信号生成部と、
    前記温度情報に応じて、前記イネーブル信号の活性化期間を制御する期間制御部と、
    を備えることを特徴とする請求項１９に記載の半導体メモリ装置。
25. 前記期間制御部は、
    前記温度情報に応じた遅延時間を前記イネーブル信号に反映する遅延部と、
    該遅延部で反映される時間の間、前記ワードラインを活性化させる信号を出力する出力部と、
    を備えることを特徴とする請求項２４に記載の半導体メモリ装置。
26. 前記格納手段は、磁気トンネル接合素子を備えることを特徴とする請求項１９に記載の半導体メモリ装置。
27. 前記半導体メモリ装置の温度に応じて可変する前記温度情報を生成する温度情報生成手段をさらに備えることを特徴とする請求項１９に記載の半導体メモリ装置。

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