CN114927151A - 记忆体装置及存取记忆体装置的方法 - Google Patents
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Abstract
一种记忆体装置及存取记忆体装置的方法，记忆体装置包含多个电阻式随机存取记忆体单元，其是共同连接在位元线及源极线之间。每一个电阻式随机存取记忆体单元包含彼此串联连接的电阻器、第一晶体管及第二晶体管，其中电阻器连接至位元线，且第二晶体管连接至源极线。第一晶体管具有第一阈值电压，且第二晶体管具有第二阈值电压，第一阈值电压是小于第二阈值电压。
Description
技术领域
本揭露是关于一种记忆体装置及存取记忆体装置的方法，特别是关于一种具有不同阈值电压的记忆体装置及存取记忆体装置的方法。
背景技术
许多现代电子装置含有配置来储存数据的电子记忆体。电子记忆体可为挥发性记忆体(volatile memory)或非挥发性记忆体(non-volatile memory)。挥发性记忆体是在通电时储存数据，而非挥发性记忆体是在电源移除时可储存数据。电阻式随机存取记忆体(resistive random access memory，RRAM)装置是下一世代非挥发性记忆体的一个潜力候补，其是由于电阻式随机存取记忆体装置具有简单的结构，且需要互补式金属氧化物半导体(complementary metal-oxide semiconductor，CMOS)的逻辑相容制程技术。一般而言，电阻式随机存取记忆体装置包含数个电阻式随机存取记忆体单元。每一个电阻式随机存取记忆体单元包含具有可变电阻的介电数据储存层，其是在设置于金属层中的二电极之间。
发明内容
本揭露的一态样是提供一种记忆体装置。记忆体单元包含非挥发性记忆体单元。非挥发性记忆体单元包含串联的电阻器、第一晶体管及第二晶体管。第一晶体管具有第一阈值电压，且第二晶体管具有第二阈值电压，第一阈值电压是不同于第二阈值电压。
本揭露的另一态样是提供一种记忆体装置。记忆体装置包含多个电阻式随机存取记忆体单元，其是共同连接在位元线及源极线之间。每一个电阻式随机存取记忆体单元包含彼此串联连接的电阻器、第一晶体管及第二晶体管，其中电阻器连接至位元线，且第二晶体管连接至源极线。第一晶体管具有第一阈值电压，且第二晶体管具有第二阈值电压，第一阈值电压是小于第二阈值电压。
本揭露的再一态样是提供一种存取记忆体装置的方法。方法包含提供多个记忆体单元，其是连接在位元线及源极线之间。每一个记忆体单元包含可操作地耦接位元线的电阻器、串联连接电阻器的第一晶体管及串联连接第一晶体管且可操作地耦接源极线的第二晶体管。方法包含读取记忆体单元的一者，其是通过至少进行(i)宣告多个字元线的一者为记忆体单元的第一晶体管及第二晶体管的栅极；(ii)解除宣告剩余的字元线分别为连接剩余记忆体单元的第一晶体管及第二晶体管的多个栅极。连接在每一个剩余记忆体单元的第一晶体管及第二晶体管之间的各别节点的电压位准大于零。
附图说明
根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需注意的是，如同业界的标准作法，许多特征并不是按照比例绘示的。事实上，为了进行清楚讨论，许多特征的尺寸可以经过任意缩放。
图1是绘示根据一些实施例的例示记忆体装置的方块示意图；
图2是绘示根据一些实施例的图1的记忆体装置的记忆体单元的电路示意图；
图3是绘示根据一些实施例的图1的记忆体装置的记忆体阵列的电路示意图；
图4是绘示根据一些实施例的图1的记忆体装置的输入/输出电路的电路示意图；
图5是绘示根据一些实施例的存取图1的记忆体装置的方法流程图。
【符号说明】
100:记忆体装置
102:记忆体阵列
103,103A,103B,103C,103D:记忆体单元
104:列解码器
106:行解码器
108:输入/输出电路
110:控制逻辑电路
202:电阻器
204:主动晶体管
206:注脚晶体管
212:顶部电极
214:覆盖层
216:可变电阻介电层
218:底部电极
500:方法
502,504,506:操作
D:漏极
G:栅极
S:源极
BL,BL1,BL2,BLN:位元线
SL,SL1:源极线
WL,WL1,WL2,WL3,WLM:字元线
C1,C2,C3,CN:行
INV1,INV2:变流器
M1,M2,M3,M4,M5,M6,M7,M8,M9,M10,M11,M12,M13,M14:晶体管
R1,R2,R3,RM:列
Rref:参考电阻器
VDD:工作电压
VDDQ:操作电压
X,Y:节点
具体实施方式
以下揭露提供许多不同实施例或例示，以实施发明的不同特征。以下叙述的组件和配置方式的特定例示是为了简化本揭露。这些当然仅是做为例示，其目的不在构成限制。举例而言，第一特征形成在第二特征之上或上方的描述包含第一特征和第二特征有直接接触的实施例，也包含有其他特征形成在第一特征和第二特征之间，以致第一特征和第二特征没有直接接触的实施例。除此之外，本揭露在各种具体例中重复元件符号及/或字母。此重复的目的是为了使说明简化且清晰，并不表示各种讨论的实施例及/或配置之间有关系。
再者，空间相对性用语，例如“下方(beneath)”、“在…之下(below)”、“低于(lower)”、“在…之上(above)”、“高于(upper)”、“顶部(top)”、“底部(bottom)”等，是为了易于描述附图中所绘示的零件或特征和其他零件或特征的关系。空间相对性用语除了附图中所描绘的方向外，还包含元件在使用或操作时的不同方向。装置可以其他方式定向(旋转90度或在其他方向)，而本揭露所用的空间相对性描述也可以如此解读。
电阻式随机存取记忆体(resistive random access memory，RRAM)单元是非挥发性记忆体(non-volatile memory)单元，其是通过改变电阻来储存数据。一般而言，电阻式随机存取记忆体单元包含储存节点，其中底部电极、电阻转换层及顶部电极是可连续地堆叠。电阻转换层的电阻是根据施加的电压而变化。电阻式随机存取记忆体单元可在电阻为不同的多种状态中。每一种不同的状态可代表数字信息。可通过在电极之间施加预设电压或电流而改变状态，且每一种状态可代表不同的数字值。电阻式随机存取记忆体单元可通过施加预设电压或电流至电阻式随机存取记忆体，以转换一种状态成另一种。举例而言，电阻式随机存取记忆体单元具有一种相对高电阻的状态(表示为“高电阻状态”)及一种相对低电阻的状态(表示为“低电阻状态”)。电阻式随机存取记忆体单元可通过施加预设电压或电流而自高电阻状态转换为低电阻状态，或自低电阻状态转换为高电阻状态。电阻式随机存取记忆体单元可用于单次可程序(One-Time Programmable，OTP)应用及多次可程序(multiple-time programmable，MTP)应用等。
电阻式随机存取记忆体装置的现今配置中，每一个电阻式随机存取记忆体单元一般是由电阻式随机存取记忆体电阻器及晶体管(有时称为“一晶体管-一电阻器(one-transistor-one-resistor(1T1R)配置)”)所构成。电阻式随机存取记忆体电阻器可在第一电阻态及第二电阻态之间可逆(在多次可程序应用中)或不可逆(在单次可程序应用中)的转换，其中第一电阻态及第二电阻态是分别对应为第一逻辑状态及第二逻辑状态。一般而言，此电阻式随机存取记忆体单元可配置为一阵列，例如电阻式随机存取记忆体单元配置为多个行及多个列。为了独立地存取(例如读取)其中一个单元，使耦接至包含待存取单元的一组单元的第一存取线[例如位元线(bit line，BL)]有效(asserted)，并宣告第二存取线[例如字元线(word line，WL)]为待存取单元的晶体管的栅极。因此，已选择出待存取单元。基于流过所选单元的电流位准，所选单元的逻辑状态可被读取。
然而，当技术节点继续缩减时，上述“一晶体管-一电阻器”配置会面临各种问题。虽然仅使所选单元的晶体管有效(例如开启)，亦耦接至相同位元线的一或多个未选单元的晶体管可能有泄漏，即使其是被关闭的。此漏电流是可累积。当漏电流的等级超过特定阈值，电阻式随机存取记忆体装置会故障。举例而言，所选单元的逻辑状态，其是应被读取为逻辑1(当电阻为高的状态时，借以传导低电流位准)，会被误读为逻辑0，由于漏电流流过未选单元所导致。换言之，漏电流可改变相对低电流位准(对应为第一逻辑状态)为相对高电流位准(对应为不同的第二逻辑状态)。因此，现今的电阻式随机存取记忆体装置尚未在每一种态样中完全地令人满意。
图1是绘示根据各种实施例的记忆体装置100。在图1绘示的实施例中，记忆体装置100包含记忆体阵列102、列解码器104、行解码器106、输入/输出(I/O)电路108及控制逻辑电路110。即使未绘示于图1中，记忆体装置100的所有元件是可操作地彼此连接并连接至控制逻辑电路112。虽然，在图1绘示的实施例中，为了清楚说明的目的，一些或所有元件是绘示为分开的方块，在另一些实施例中，图1所示的一些或所有元件是整合在一起。举例而言，记忆体阵列102可包含内埋的输入/输出电路108。
记忆体阵列102是储存数据的硬件单元。在一态样中，记忆体单元是做为半导体记忆体装置来实施。记忆体阵列102包含多个记忆体单元(或其他储存单元)103。记忆体阵列102包含每一者在第一方向(例如X方向)上延伸的多个列R1、R2、R3…RM，及每一者在第二方向(例如Y方向)上延伸的多个行C1、C2、C3…CN。每一列/行可包含一或多个导电结构。在一些实施例中，每一个记忆体单元103是配置在对应列及对应行的交叉处，且可根据流过各行及各列的导电结构的电压或电流来操作。
在本揭露的一态样中，每一个记忆体单元103是做为电阻式随机存取记忆体单元来实施，其包含串联连接的具有可变电阻的电阻式随机存取记忆体电阻器、第一晶体管及第二晶体管。第一晶体管及第二晶体管具有各别不同的阈值电压。特别地，串联地连接在电阻式随机存取记忆体电阻器及第二晶体管之间的第一晶体管具有低于第二晶体管的阈值电压。在以下说明中，第一晶体管及第二晶体管偶尔会分别被当作“主动晶体管”及“注脚晶体管(footer transistor)”。虽然本揭露是指出实施做为电阻式随机存取记忆体单元的记忆体单元103，应理解的是记忆体单元103可包含铁电随机存取记忆体(ferroelectricrandom access memory，FRAM)单元、相变化记忆体(phase-change random accessmemory，PCRAM)单元、磁穿隧接面随机存取记忆体(magnetic tunnel junction randomaccess memory，MTJ RAM)单元、自旋转移矩磁阻式随机存取记忆体(spin transfertorque magnetic random access memory，STT-MRAM)单元，而其余者仍在本揭露的范围内。
对每一个电阻式随机存取记忆体单元而言，第一晶体管及第二晶体管可同时被开启/关闭以使对应的电阻式随机存取记忆体电阻器能够/不能存取(例如编程、读取)。举例而言，一旦被选择，所选电阻式随机存取记忆体单元的第一晶体管及第二晶体管可开启，以产生传导至其电阻式随机存取记忆体电阻器及其二晶体管的程序或读取路径。再者，由于注脚晶体管具有相对大的阈值电压，未选的电阻式随机存取记忆体单元的主动晶体管可保持关闭，则在主动晶体管(若实施为n型晶体管)的源极上的电压可推到高于主动晶体管的栅极端子上的电压，其可有效地确保未选电阻式随机存取记忆体的读取窗口，以保持最佳地宽阔。记忆体单元103的配置的详细说明将在以下参照图2进行说明。
列解码器104是可接收记忆体阵列102的列地址并使在列地址的导电结构(例如字元线)有效的硬件元件。行解码器106是可接收记忆体阵列102的行地址并使在行地址的一或多个导电结构(例如位元线、源极线)有效的硬件元件。输入/输出电路108是可存取透过列解码器104及行解码器106生效的每一个记忆体单元103。控制逻辑电路110是可控制耦接的元件(例如记忆体阵列102至输入/输出电路108)的硬件元件。记忆体装置100的操作的详细说明是在以下参照图4提供。
图2是绘示根据一些实施例的电阻式随机存取记忆体单元103(图1)的例示配置。电阻式随机存取记忆体单元103是做为2T1R电阻式随机存取记忆体配置来实施，举例而言，具有不同电阻值的电阻器202(偶尔是称为“电阻式随机存取记忆体”)是串联连接主动晶体管204以及接着注脚晶体管206。特别地，根据本揭露的各种实施例，主动晶体管204及注脚晶体管206分别具有阈值电压(Vtha及Vthf)，其中Vthf是大于Vtha。然而，应理解的是，存在可变电阻及多阈值电压的特性的各种其他电阻式随机存取记忆体的配置的任意者可通过电阻式随机存取记忆体单元103来使用，例如双二极管-一电阻器(2-diodes-1-resistor，2D1R)配置、多晶体管-一电阻器(many-transistor-one-resistor，manyT1R)配置等，且其余配置仍在本揭露的范围内。
电阻器202是形成为多层堆叠，其包含顶部电极(top electrode，TE)212、覆盖层214、可变电阻介电(variable resistance dielectric)层216、底部电极(bottomelectrode，BE)218。顶部电极212可由选自于铂(Pt)、氮化钛(TiN)/钛(Ti)、氮化钛、钌(Ru)、镍(Ni)及其组合的材料中的至少一者所组成；覆盖层214可由选自于钛、镍、铪(Hf)、铌(Nb)、钴(Co)、铁(Fe)、铜(Cu)、钒(V)、钽(Ta)、钨(W)、铬(Cr)及其组合的材料中的至少一者所组成；可变电阻介电层216可由例如氧化钛(TiOx)、氧化镍(NiOx)、氧化铪(HfOx)、氧化铌(NbOx)、氧化钴(CoOx)、氧化铁(FeOx)、氧化铜(CuOx)、氧化钒(VOx)、氧化钽(TaOx)、氧化钨(WOx)、氧化铬(CrOx)、及其组合的过渡金属氧化物中的至少一者所组成；且底部电极218可由选自于氮化钛、氮化钽(TaN)、钨、铂(Pt)及其组合的材料中的至少一者所组成。在一些实施例中，可变电阻介电层216可包含高介电常数(高k)介电层。一般而言，可变电阻介电层216可通过沉积并利用特定制程参数以具有特定厚度及晶格结构，沉积可例如为原子层沉积(atomic layer deposition，ALD)、化学气相沉积(chemical vapor deposition，CVD)、有机金属化学气相沉积(metal-organic chemical vapor deposition，MOCVD)等。
主动晶体管204及注脚晶体管206的每一者包含n型晶体管，而主动晶体管204及注脚晶体管206的每一者可做为p型晶体管来实施(以下将说明)。在各种实施例中，主动晶体管204的漏极端子是连接至底部电极218，主动晶体管204的栅极端子是连接至字元线，主动晶体管204的源极端子是连接至注脚晶体管206的漏极端子，注脚晶体管206的栅极端子是连接至相同的字元线，且注脚晶体管206的源极端子是连接至源极线(source line，SL)。字元线是配置为接收来自输入/输出电路108(图1)的控制信号，以能够存取所选的电阻式随机存取记忆体单元。当晶体管204及晶体管206是做为n型晶体管实施时，源极线可接地；且当晶体管204及晶体管206是做为p型晶体管实施时，源极线可连接至装置内工作电压(VDD)。再者，顶部电极212是耦接至位元线，其是配置为接收来自输入/输出电路108(图1)的各种电压信号(例如读取电压信号、操作电压信号，将在以下进行说明)。
在一些实施例中，主动晶体管204及注脚晶体管206具有各别不同的阈值电压(Vtha及Vthf)，其中Vtha是小于Vthf。在一具体例中，主动晶体管204可形成为核心晶体管，而注脚晶体管206可形成为输入/输出(I/O)晶体管。特别地，主动晶体管204及注脚晶体管206可分别形成在基材的第一(核心)区域及第二(I/O)区域内，其中第一区域比第二区域具有更高的晶体管密度。更特别地，相较于在第二区域形成为具有相对厚的(例如高k)栅极介电层的晶体管(包含注脚晶体管206)，在第一区域的晶体管(包含主动晶体管204)可形成为具有相对薄的(例如高k)栅极介电层。
在另一具体例中，主动晶体管204的栅极结构及注脚晶体管206的栅极结构可具有不同的功函数金属或不同的功函数金属组合。举例而言，主动晶体管204的栅极结构可具有第一金属组合，其是选自于由钛、银(Ag)、钽铝(TaAl)、碳化钽铝(TaAlC)、氮化钽铝(TaAlN)、碳化钽(TaC)、氮碳化钽(TaCN)、氮硅化钽(TaSiN)、锰(Mn)、锆(Zr)、氮化钛、氮化钽、钌、钼(Mo)、铝、硅化锆(ZrSi2)、硅化钼(MoSi2)、硅化钽(TaSi2)、硅化镍(NiSi2)及氮化钨(WN)所组成的群组。再者，注脚晶体管206的栅极结构可具有不同的第二金属组合，其是选自于相同的金属组合，以使主动晶体管204具有比注脚晶体管206更低的阈值电压。在再一具体例中，主动晶体管204的通道(例如鳍片、纳米板片)及注脚晶体管206的通道(例如鳍片、纳米板片)可具有各不相同的掺杂浓度。举例而言，n型主动晶体管204的通道的掺杂浓度可低于n型注脚晶体管206的通道。然而，应注意的是，在另一些实施例中，主动晶体管204及注脚晶体管206可具有相似的阈值电压，而其余配置仍在本揭露的范围内。
在一些实施例中，记忆体阵列102的每一个电阻式随机存取记忆体单元是配置为在高电阻态(high resistance state，HRS)及低电阻态(low resistance state，LRS)之间转换。举例而言，当电阻式随机存取记忆体单元103是在高电阻态，电阻式随机存取记忆体单元103(或其电阻式随机存取记忆体电阻器)可表示的电阻值为约10千欧姆至约100千欧姆；而当电阻式随机存取记忆体单元103是在低电阻态，电阻式随机存取记忆体单元103(或其电阻式随机存取记忆体电阻器)可表示的电阻值为约10千欧姆至约20千欧姆。因此，当电阻式随机存取记忆体单元103是在高电阻态，电阻式随机存取记忆体单元103可传导相对低位准的电流，而当电阻式随机存取记忆体单元103是在低电阻态，电阻式随机存取记忆体单元103可传导相对高位准的电流。应注意的是，高电阻态及低电阻态之间的转换为不可逆或可逆是取决于操作电压的大小。当为可逆转换时，电阻式随机存取记忆体单元103(如所制作)可代表高电阻态，且一旦被程序化，电阻式随机存取记忆体单元103可转换为低电阻态。当为不可逆转换时，电阻式随机存取记忆体单元103可做为单次可程序记忆体单元[例如电性熔丝(electric fuse，efuse)]。如所制作，此电性熔丝103可代表低电阻态(或短路)且在被程序化之后，会不可逆地转换为高电阻态(或开路)。
图3是绘示根据各种实施例的记忆体装置100(图1)的部分的例示电路示意图。在图3所绘示的具体例中，绘示记忆体装置102的四个电阻式随机存取记忆体单元，其为电阻式随机存取记忆体单元103A、电阻式随机存取记忆体单元103B、电阻式随机存取记忆体单元103C及电阻式随机存取记忆体单元103D。单元103A至单元103D的每一者是实质相似于参照图2所述的电阻式随机存取记忆体单元103。虽然绘示四个电阻式随机存取记忆体单元，应理解记忆体阵列102可具有任何数量的电阻式随机存取记忆体单元，故其余数量仍在本揭露的范围内。
如参照图1所述，记忆体阵列102的电阻式随机存取记忆体单元103是形成为阵列，其中电阻式随机存取记忆体单元是配置在多个行及多个列上。举例而言，电阻式随机存取记忆体单元的次组合是沿着其中一列配置，且电阻式随机存取记忆体单元的每一个次组合是沿着各行配置。换言之，每一个电阻式随机存取记忆体单元是配置在行及列的交叉处。如图3所示的具体例，电阻式随机存取记忆体单元103A是配置在行C1及列R1的交叉处；电阻式随机存取记忆体单元103B是配置在行C1及列R2的交叉处；电阻式随机存取记忆体单元103C是配置在行C1及列R3的交叉处；且电阻式随机存取记忆体单元103D是配置在行C1及列RM的交叉处。行C1包含第一位元线BL1及第一源极线SL1，而其他行(C2...CN)的每一者包含其各别的位元线(BL2、BLN)及源极线(图未绘示)。列R1包含字元线WL1；列R2包含字元线WL2；列R3包含字元线WL3；且列RM包含字元线WLM。
须注意的是，位元线及极线未必设置在记忆体阵列的行内，字元线也未必设置在记忆体阵列的列内。举例而言，在另一些实施例中，位元线及源极线可沿着记忆体阵列对应的多个列中的一者设置，且字元线可沿着记忆体阵列对应的多个行中的一者设置，而其余配置仍在本揭露的范围内。
请继续参阅图3，每一个电阻式随机存取记忆体单元103是透过对应位元线的一者可操作地耦接至输入/输出电路108。在各种实施例中，输入/输出电路108包含至少一程序电路及读取电路，其可分别透过各别的位元线程序化及读取电阻式随机存取记忆体单元103，以下将以图4做说明。在以下说明中，电阻式随机存取记忆体单元103每一者是配置为电性熔丝，即电阻式随机存取记忆体单元103可制作为短路(在低电阻态)并程序化为开路(在高电阻态)。
图4是绘示根据各种实施例的输入/输出电路108透过位元线BL1耦接至电阻式随机存取记忆体单元103A至电阻式随机存取记忆体单元103D的例示电路示意图。应理解的是，图4所示的输入/输出电路的电路示意图是为了说明的目的而简化，因此输入/输出电路108可包含任何其他各种元件，而其余配置仍在本揭露的范围内。
如图4所示，输入/输出电路108包含多个晶体管(M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11、M12、M13及M14)、参考电阻器Rref及变流器(INV1及INV2)。输入/输出电路108的大部分晶体管可在供应电压(VDD及接地)下操作。在一些实施例中，晶体管M1、M2、M7、M9、M11、M13及M14的每一者可做为p型晶体管来实施，而晶体管M3、M4、M5、M6、M8、M10及M12的每一者可做为n型晶体管来实施。再者，晶体管M13及晶体管M14可运作为至少一部分的程序电路，其是配置以程序化所选电阻式随机存取记忆体单元103A至电阻式随机存取记忆体单元103D的一者，且晶体管M1至晶体管M6可运作为至少一部分的读取电路，以读取所选电阻式随机存取记忆体单元103A至电阻式随机存取记忆体单元103D的一者，而晶体管M7至晶体管M12为可选择的。
为了程序化所选电阻式随机存取记忆体单元103A至电阻式随机存取记忆体单元103D的一者(例如电阻式随机存取记忆体单元103A)，位元线BL1是有效的且字元线WL1是有效的，而其余的字元线WL是无效的(deasserted)。关闭晶体管M4(例如通过施加低逻辑信号至其栅极端子)，借以沿着位元线BL1断开读取电路来自电阻式随机存取记忆体单元的连接。一旦被开启，晶体管M13及晶体管M14(程序化电路)可透过位元线BL1传播操作电压VDDQ至所选电阻式随机存取记忆体单元，而不传播操作电压至未选的电阻式随机存取记忆体单元，例如单元103B至单元103D。以一未限制的具体例而言，当在此程序模式中，操作电压VDDQ可为约1.8伏特(V)，字元线WL1是在相似位准的电压信号(1.8V)下有效，而其余的字元线WL是在约0V的电压位准下无效。
为了读取所选电阻式随机存取记忆体单元103A至电阻式随机存取记忆体单元103D的一者(例如电阻式随机存取记忆体单元103A)，位元线BL1是有效的且字元线WL1是有效的，而其余的字元线WL是无效的。开启晶体管M4(例如通过施加高逻辑信号至其栅极端子)，借以沿着位元线BL1连接读取电路至电阻式随机存取记忆体单元。另外，关闭晶体管M13及晶体管M14(例如通过施加高逻辑信号至其栅极端子)，借以沿着位元线BL1断开程序化电路来自电阻式随机存取记忆体单元的连接。当晶体管M4被开启，开启晶体管M3、晶体管M5及晶体管M6。参考电阻器Rref可做为与所选电阻式随机存取记忆体单元的电阻值比较的参考值，借以使变流器INV1及变流器INV2在节点Y输出逻辑状态。
举例而言，若所选电阻式随机存取记忆体单元103A的电阻器是在低电阻态(例如尚未被程序化)，传导通过参考电阻器Rref的电流可自第一电流通路被反射，流过晶体管M1至接地、至第二电流通路，流过晶体管M2及晶体管M4、所选电阻式随机存取记忆体单元103A然后至接地。借此，在节点X的电压位准被拉低至接地，其可开启晶体管M9以传播工作电压VDD(高逻辑状态)至晶体管M12的栅极端子。开启晶体管M12。接着，变流器INV1的输入可透过被开启的晶体管M12而被拉低至接地(低逻辑状态)。因此，变流器INV2可在节点Y输出低逻辑状态。
若所选电阻式随机存取记忆体单元103A的电阻器是在高电阻态(例如已被程序化)，传导通过参考电阻器Rref的电流可自第一电流通路被反射，流过晶体管M1至接地、至第二电流通路，流过晶体管M2及晶体管M4，但未接地，故所选电阻式随机存取记忆体单元103A的电阻器为开路。借此，在节点X的电压位准被拉低至接地。然而，在节点X的电压位准可维持为约穿过晶体管M2的工作电压VDD，即VDD-Vth(晶体管M2的阈值电压)，其可关闭晶体管M9。关闭的晶体管M9可造成晶体管M12被关闭。重新讨论晶体管M2，当漏极端子(节点X)被推高至约VDD-Vth，其栅极端子可呈现相似的电压位准(VDD-Vth)，其反而可开启晶体管M11，以使工作电压VDD(高逻辑状态)透过开启的晶体管M11而被传播至变流器INV1的输入。因此，变流器INV2可在节点Y输出高逻辑状态。
以不限制的具体例而言，当在读取模式下，操作电压VDDQ可维持为约1.8V，但晶体管M13及晶体管M14是被关闭。字元线WL1是在对应高逻辑状态的约0.75V的电压位准下有效，而剩余的字元线是在对应低逻辑状态的约0V的电压位准下无效。当高逻辑状态施加在所选电阻式随机存取记忆体单元103A的主动晶体管204及注脚晶体管206的栅极端子上时，所选电阻式随机存取记忆体单元103A的逻辑状态(取决于电阻器202是否被程序化)可被读取，如上所述。另一方面，未选单元(例如单元103B至单元103D)的每一者的主动晶体管及注脚晶体管的栅极端子是施加约0V的信号。
根据本揭露的各种实施例，注脚晶体管串联连接在接地及主动晶体管之间，在共同节点(节点X)连接至未选单元的主动晶体管及注脚晶体管的电压位准可推高至高于接地(例如0.1V)。举例而言，越过注脚晶体管的源极及漏极端子的电压降(例如当源极端子连接至接地时，在节点X的电压位准)是正比于注脚晶体管的阈值电压。在主动晶体管的源极端子(即节点X)上的电压位准可因此推高为非零电压，其会造成主动晶体管具有负的栅极源电压(Vgs)。因此，未选的电阻式随机存取记忆体单元的每一者的主动晶体管可确保为保持关闭，即由于显著的低漏电流。
图5是绘示根据一些实施例的包含多个目前揭露的记忆体单元(例如记忆体单元103)的操作(例如读取)例示记忆体装置的例示方法500的流程图。应注意的是，方法500仅是做为具体例，而无意限制本揭露。因此，应理解额外的步骤或操作可在图5的方法500之前、期间及之后提供，且一些其他操作可能仅在本揭露中简短说明。
简短概述之，方法500是从操作502开始，其是提供多个记忆体单元，每一个记忆体单元包含串联的电阻器、第一晶体管及第二晶体管。接着，方法500继续至操作504，使记忆体单元的一者有效以读取。然后，方法500继续至操作506，使剩余的记忆体单元无效。在各种实施例中，当读取有效的记忆体单元时，连接在每一个剩余记忆体单元的第一晶体管及第二晶体管之间的节点具有大于零的电压位准。
在操作502中，提供多个记忆体单元，每一个记忆体单元包含串联的电阻器、第一晶体管及第二晶体管。举例而言，每一个记忆体单元(例如记忆体单元103)包含具有可变电阻的电阻器(例如电阻式随机存取记忆体电阻器202)、串联连接至电阻器的一端的第一晶体管(例如主动晶体管204)及串联连接至第一晶体管的第二晶体管(例如注脚晶体管206)。再者，记忆体单元是配置为阵列，其具有多个位元线(BLs)、多个源极线(SLs)及多个与在对应记忆体单元的一者的另一字元线相交的字元线(WLs)。举例而言，每一个记忆体单元的电阻器的另一端是连接至对应的位元线的一者，每一个记忆体单元的第一晶体管及第二晶体管的栅极端子是连接至对应字元线的一者，且每一个记忆体单元的第二晶体管的源极线是连接至对应的源极线的一者。
在各种实施例中，第一晶体管及第二晶体管可具有各别不同的阈值电压，其中第二晶体管(注脚晶体管)具有高于第一晶体管(主动晶体管)的阈值电压。举例而言，第二晶体管具有比第一晶体管更厚的栅极介电层。在另一具体例中，第二晶体管具有由一或多个功函数金属组成的栅极结构，其是具有比第一晶体管更高的阈值电压。在另一些实施例中，第一晶体管及第二晶体管可具有相似的阈值电压，然而其余配置仍在本揭露的范围内。
在操作504及操作506中，使记忆体单元的一者有效以被读取，且使另一些记忆体单元无效而免于被存取。操作504及操作506可同时地进行。在一些实施例中，操作504包含至少宣告字元线的一者为记忆体单元的第一晶体管及第二晶体管(例如若晶体管为n型，通过施加具有高逻辑状态信号在字元线上)的栅极，且操作506包含至少解除宣告剩余字元线为各别连接剩余记忆体单的一第一晶体管及第二晶体管(例如若晶体管为n型，通过施加具有低逻辑状态的信号在字元线上)的栅极。
在记忆体单元的第一晶体管及第二晶体管是以n型晶体管实施的实施例中，源极线一般是连接至接地。在本揭露的各种实施例中，第二晶体管是串联连接在接地及第一晶体管之间，连接在每一个无效的单元的第一晶体管及第二晶体管之间的共同节点的电压位准可推高至高于第一晶体管的栅极端子的电压位准(低逻辑状态，例如0V)。因此，负的栅源电压是呈现在第一晶体管上。因此，每一个无效的单元的第一晶体管可确保为保持关闭，即由于读取有效单元时显著的低漏电流。
在本揭露的一态样中，揭露一种记忆体装置。记忆体单元包含非挥发性记忆体单元。非挥发性记忆体单元包含串联的电阻器、第一晶体管及第二晶体管。第一晶体管具有第一阈值电压，且第二晶体管具有第二阈值电压，第一阈值电压是不同于第二阈值电压。
在本揭露的一些实施例中，电阻器具有第一端子及第二端子，第一端子连接至位元线，第二端子连接至第一晶体管的第一源极/漏极端子，第一晶体管的第二源极/漏极端子连接至第二晶体管的第一源极/漏极端子，且第二晶体管的第二源极/漏极端子连接至源极线。在本揭露的一些实施例中，第一晶体管的栅极端子连接至字元线，且第二晶体管的栅极端子连接至字元线。在本揭露的一些实施例中，第二晶体管是配置以对第一晶体提供负栅极源电压，以因应无效的字元线。在本揭露的一些实施例中，第二阈值电压大于第一阈值电压。在本揭露的一些实施例中，第一晶体管及第二晶体管具有各别不同的高介电常数栅极介电层。在本揭露的一些实施例中，第一晶体管及第二晶体管具有各别不同的功函数层。在本揭露的一些实施例中，第一晶体管及第二晶体管的各自的通道是掺杂各别不同的浓度。在本揭露的一些实施例中，第一晶体管及该第二晶体管皆为n型晶体管。在本揭露的一些实施例中，第一晶体管及该第二晶体管皆为p型晶体管。
在本揭露的另一态样中，揭露一种记忆体装置。记忆体装置包含多个电阻式随机存取记忆体单元，其是共同连接在位元线及源极线之间。每一个电阻式随机存取记忆体单元包含彼此串联连接的电阻器、第一晶体管及第二晶体管，其中电阻器连接至位元线，且第二晶体管连接至源极线。第一晶体管具有第一阈值电压，且第二晶体管具有第二阈值电压，第一阈值电压是小于第二阈值电压。
在本揭露的一些实施例中，第一晶体管的栅极端子连接至字元线，且第二晶体管的栅极端子连接至字元线。在本揭露的一些实施例中，未选择的电阻式随机存取记忆体单元的一者的第二晶体管是配置以增加在节点的电压位准，且节点连接在未选择的电阻式随机存取记忆体单元的第一晶体管及第二晶体管之间。在本揭露的一些实施例中，电压位准是大于零。在本揭露的一些实施例中，第一晶体管及该第二晶体管具有各别不同的高介电常数栅极介电层。在本揭露的一些实施例中，第一晶体管及第二晶体管具有各别不同的功函数层。在本揭露的一些实施例中，第一晶体管及第二晶体管的各自的通道是掺杂各别不同的浓度。
在本揭露的再一态样中，揭露一种存取记忆体装置的方法。方法包含提供多个记忆体单元，其是连接在位元线及源极线之间。每一个记忆体单元包含可操作地耦接位元线的电阻器、串联连接电阻器的第一晶体管及串联连接第一晶体管且可操作地耦接源极线的第二晶体管。方法包含读取记忆体单元的一者，其是通过至少进行(i)宣告多个字元线的一者为记忆体单元的第一晶体管及该二晶体管的栅极；(ii)解除宣告字元线的剩余者分别为剩余记忆体单元的第一晶体管及第二晶体管的栅极。连接在每一个剩余记忆体单元的第一晶体管及第二晶体管之间的各别节点的电压位准是大于零。
在本揭露的一些实施例中，每一个记忆体单元具有可变电阻。在本揭露的一些实施例中，第一晶体管具有第一阈值电压，第二晶体管具有第二阈值电压，且第二阈值电压大于第一阈值电压。
以上概述许多实施例的特征，因此本领域具有通常知识者可更了解本揭露的态样。本技术领域具有通常知识者应理解利用本揭露为基础可以设计或修饰其他制程和结构以实现和所述实施例相同的目的及/或达成相同优点。本技术领域具有通常知识者也应了解与此均等的架构并没有偏离本揭露的精神和范围，且在不偏离本揭露的精神和范围下可做出各种变化、替代和改动。
Claims (10)
1.一种记忆体装置，其特征在于，包含：
一非挥发性记忆体单元，其中该非挥发性记忆体单元包括：
一电阻器，具有一可变电阻；
一第一晶体管，具有一第一阈值电压；以及
一第二晶体管，具有一第二阈值电压，其中该电阻器、该第一晶体管及该第二晶体管串联连接，且该第一阈值电压不同于该第二阈值电压。
2.如权利要求1所述的记忆体装置，其特征在于，该电阻器具有一第一端子及一第二端子，该第一端子连接至一位元线，该第二端子连接至该第一晶体管的一第一源极/漏极端子，该第一晶体管的一第二源极/漏极端子连接至该第二晶体管的一第一源极/漏极端子，且该第二晶体管的一第二源极/漏极端子连接至一源极线。
3.如权利要求2所述的记忆体装置，其特征在于，该第一晶体管的一栅极端子连接至一字元线，且该第二晶体管的一栅极端子连接至该字元线。
4.如权利要求1所述的记忆体装置，其特征在于，该第一晶体管及该第二晶体管具有各别不同的功函数层。
5.一种记忆体装置，其特征在于，包含：
多个电阻式随机存取记忆体(resistive random access memory，RRAM)单元，共同连接在一位元线及一源极线之间，其中每一该些电阻式随机存取记忆体单元包括：
一电阻器，连接至该位元线；
一第一晶体管，其中该第一晶体管具有一第一阈值电压；以及
一第二晶体管，连接至该源极线，其中该第二晶体管具有一第二阈值电压，该第一阈值电压小于该第二阈值电压，且该电阻器、该第一晶体管及该第二晶体管彼此串联连接。
6.如权利要求5所述的记忆体装置，其特征在于，该些电阻式随机存取记忆体单元的未选择的一者的该第二晶体管是配置以增加在一节点的一电压位准，且该节点连接在该未选择的电阻式随机存取记忆体单元的该第一晶体管及该第二晶体管之间。
7.如权利要求6所述的记忆体装置，其特征在于，该电压位准是大于零。
8.如权利要求5所述的记忆体装置，其特征在于，该第一晶体管及该第二晶体管具有各别不同的高介电常数栅极介电层。
9.如权利要求5所述的记忆体装置，其特征在于，该第一晶体管及该第二晶体管的各自的通道是掺杂各别不同的浓度。
10.一种存取一记忆体装置的方法，其特征在于，包含：
提供多个记忆体单元，连接在一位元线及一源极线之间，其中每一该些记忆体单元包括：
一电阻器，其中该电阻器可操作地耦接该位元线；
一第一晶体管，串联连接该电阻器；以及
一第二晶体管，串联连接该第一晶体管，且可操作地耦接该源极线；以及
读取该些记忆体单元的一者，通过至少进行：(i)宣告多个字元线的一者为该些记忆体单元的该者的该第一晶体管及该第二晶体管的一栅极；及(ii)解除宣告该些字元线的剩余的复数者分别为该些记忆体单元的剩余者的该第一晶体管及该第二晶体管的多个栅极；
其中连接在每一该些记忆体单元的剩余者的该第一晶体管及该第二晶体管之间的各别节点具有一电压位准，且该电压位准大于零。
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