CN106298445A - Pip电容器的制作方法、pip电容器及eeprom存储单元 - Google Patents

Pip电容器的制作方法、pip电容器及eeprom存储单元 Download PDF

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Abstract

本申请公开了一种PIP电容器的制作方法、PIP电容器及EEPROM存储单元。其中，该制作方法包括：在半导体基体上形成第一多晶硅层；在第一多晶硅层的两侧侧壁上形成第二多晶硅层，且第二多晶硅层的表面与第一多晶硅层的上表面弧状连接；形成覆盖第一多晶硅层和第二多晶硅层的绝缘层；在绝缘层上形成第三多晶硅层。该制作方法通过在第一多晶硅层的两侧侧壁上形成表面与第一多晶硅层的上表面弧状连接的第二多晶硅层，以使得第一多晶硅层的垂直边角变得圆滑，从而减少了由垂直边角导致的绝缘层的局部放电以及PIP电容器的击穿，进而提高了PIP电容器的耐受电压。

Description

PIP电容器的制作方法、PIP电容器及EEPROM存储单元
技术领域
本申请涉及半导体集成电路的技术领域，具体而言，涉及一种PIP电容器的制作方法、PIP电容器及EEPROM存储单元。
背景技术
PIP(多晶硅/绝缘层/多晶硅)电容器的上下电极均为多晶硅，且PIP电容器的电极可以与MOS器件中的多晶硅栅极一起形成，从而使得PIP电容器的制作能够与MOS器件的制作相兼容，进而降低了PIP电容器的制造成本。基于上述原因，PIP电容器被广泛应用于半导体器件的制作。
如图1所示，现有PIP电容器包括依次设置于半导体基体10′上的隧穿氧化物层20′和第一多晶硅层30′，覆盖第一多晶硅层30′表面设置的绝缘层层40′，以及设置于所述绝缘层层40′上第二多晶硅层50′。该PIP电容器通过在半导体基体10′上依次形成第一多晶硅层30′、绝缘层层40′和第二多晶硅层50′而成。该方法形成的PIP电容器的第一多晶硅层30′具有垂直边角，该垂直边角会导致第一多晶硅层30′和第二多晶硅之间的电场不均匀，且容易在该垂直边角附近位置产生较高的电场，从而容易造成位于该垂直边角附近的绝缘层层40′产生局部放电，进而导致PIP电容器容易被击穿，并使得PIP电容器具有较小的耐受电压。
由于PIP电容器的耐受电压较小，限制了其在高压器件中的应用。例如，EEPROM(电可擦可编程只读存储器)的擦写操作需要高压(大于15.7V)，现有技术中通过电荷泵电路将电源电压提升至高压(即电荷泵电路的输出电压)，以供给EEPROM的擦写电路使用，而输出电压远远高于PIP电容器的耐受电压(5V)。因此，如何提高PIP电容器的耐受电压，成为PIP电容器的制作领域中亟待克服的技术难题之一。
发明内容
本申请旨在提供一种PIP电容器的制作方法、PIP电容器及EEPROM存储单元，以提高PIP电容器的耐受电压。
为了实现上述目的，本申请提供了一种PIP电容器的制作方法，该制作方法包括：在半导体基体上形成第一多晶硅层；在第一多晶硅层的两侧侧壁上形成第二多晶硅层，且第二多晶硅层的表面与第一多晶硅层的上表面弧状连接；形成覆盖第一多晶硅层和第二多晶硅层的绝缘层；在绝缘层上形成第三多晶硅层。
进一步地，在形成第二多晶硅层的步骤中，形成表面与第一多晶硅层的上表面之间夹角为30°～60°的第二多晶硅层。
进一步地，形成第二多晶硅层的步骤包括：形成覆盖第一多晶硅层和半导体基体的第二多晶硅材料；刻蚀第二多晶硅材料，以形成第二多晶硅层。
进一步地，在刻蚀第二多晶硅材料的步骤中，采用干法刻蚀工艺去除位于第一多晶硅层的上表面上的第二多晶硅材料，并去除位于第一多晶硅层的两侧侧壁上的部分第二多晶硅材料。
进一步地，形成第一多晶硅层的步骤包括：在半导体基体的表面上形成第一多晶硅材料；在第一多晶硅形成具有图案的光刻胶；沿光刻胶中图案刻蚀第一多晶硅材料，以形成第一多晶硅层。
进一步地，在形成第一多晶硅材料之前，在半导体基体的表面上形成氧化物材料；在刻蚀第一多晶硅材料的步骤中，依次刻蚀第一多晶硅材料和氧化物材料，以形成第一多晶硅层和位于第一多晶硅层与半导体基体之间的隧穿氧化物层。
进一步地，在形成绝缘层的步骤中，形成覆盖第一多晶硅层和第二多晶硅层的ONO层，并将ONO层作为绝缘层。
本申请还提供了一种PIP电容器，该PIP电容器包括：第一多晶硅层，设置于半导体基体上；第二多晶硅层，设置于第一多晶硅层的两侧侧壁上，且第二多晶硅层的表面与第一多晶硅层的上表面弧状连接；绝缘层，设置于第一多晶硅层和第二多晶硅层的表面上；第三多晶硅层，设置于绝缘层上。
进一步地，第二多晶硅层的表面与第一多晶硅层的上表面之间的夹角为30°～60°。
进一步地绝缘层为ONO层。
本申请还提供了一种EEPROM存储单元，该EEPROM存储单元包括：半导体基体；选择栅，设置于半导体基体上；权利要求8或9的PIP电容器，设置于半导体基体上；源极，设置于PIP电容器远离选择栅一侧的半导体基体中，漏极，设置于选择栅远离PIP电容器的一侧的半导体基体中。
进一步地，PIP电容器中第一多晶硅层和第二多晶硅层形成浮栅，PIP电容器中第三多晶硅层形成控制栅。
应用本申请的技术方案，本申请通过在第一多晶硅层的两侧侧壁上形成表面与第一多晶硅层的上表面弧状连接的第二多晶硅层，以使得第一多晶硅层的垂直边角变得圆滑，从而减少了由垂直边角导致的绝缘层的局部放电以及PIP电容器的击穿，进而提高了PIP电容器的耐受电压。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了现有PIP电容器的剖面结构示意图；
图2示出了本申请实施方式所提供的PIP电容器的制作方法的流程示意图；
图3示出了在本申请实施方式所提供的PIP电容器的制作方法中，在半导体基体上形成第一多晶硅层后的基体的剖面结构示意图；
图4示出了在图3所示的第一多晶硅层的两侧侧壁上形成表面与第一多晶硅层的上表面弧状连接的第二多晶硅层后的基体的剖面结构示意图；
图5示出了形成覆盖第图4所示的第一多晶硅层和第二多晶硅层的绝缘层后的基体的剖面结构示意图；
图6示出了在图5所示的绝缘层上形成第三多晶硅层后的基体的剖面结构示意图；以及
图7示出了本申请实施方式所提供的EEPROM存储单元的的剖面结构示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。
正如背景技术中所介绍的，现有制作方法得到的PIP电容器中第一多晶硅层具有垂直边角，该垂直边角会导致在该垂直边角附近位置产生较高的电场，从而容易造成位于该垂直边角附近的绝缘层产生局部放电，进而导致PIP电容器容易被击穿，并使得PIP电容器具有较小的耐受电压。本申请的发明人针对上述问题进行研究，提出了一种PIP电容器的制作方法。如图2所示，该制作方法包括：在半导体基体上形成第一多晶硅层；在第一多晶硅层的两侧侧壁上形成第二多晶硅层，且第二多晶硅层的表面与第一多晶硅层的上表面弧状连接；形成覆盖第一多晶硅层和第二多晶硅层的绝缘层；在绝缘层上形成第三多晶硅层。
上述制作方法通过在第一多晶硅层的两侧侧壁上形成表面与第一多晶硅层的上表面弧状连接的第二多晶硅层，以使得第一多晶硅层的垂直边角变得圆滑，从而减少了由垂直边角导致的绝缘层的局部放电以及PIP电容器的击穿，进而提高了PIP电容器的耐受电压。
下面将更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。
图3至图6示出了本申请提供的PIP电容器的制作方法中，经过各个步骤后得到的基体的剖面结构示意图。下面将结合图3至图6，进一步说明本申请所提供的PIP电容器的制作方法。
首先，在半导体基体10上形成第一多晶硅层30，其结构如图3所示。具体地，在一种优选的实施方式中，形成第一多晶硅层30的步骤包括：在半导体基体10的表面上形成第一多晶硅材料；在第一多晶硅形成具有图案的光刻胶；沿光刻胶中图案刻蚀第一多晶硅材料，以形成第一多晶硅层30。
本领域的技术人员应当知晓，本申请提供的PIP电容器还可以包括设置在半导体基体10和第一多晶硅层30之间的隧穿氧化物层20。此时，形成第一多晶硅层30和隧穿氧化物层20的步骤包括：在形成第一多晶硅材料之前，在半导体基体10的表面上形成氧化物材料；在刻蚀第一多晶硅材料的步骤中，依次刻蚀第一多晶硅材料和氧化物材料，以形成第一多晶硅层30和位于第一多晶硅层30与半导体基体10之间的隧穿氧化物层20。
上述氧化物材料可以为SiO2等。形成上述第一多晶硅材料和氧化物材料的工艺可以为化学气相沉积或溅射等，其具体工艺参数可以根据现有技术进行设定。刻蚀第一过晶硅材料和氧化物材料的工艺可以为干法刻蚀，更优选为等离子体刻蚀，刻蚀的具体工艺参数可以根据现有技术进行设定。
完成在在半导体基体10上形成第一多晶硅层30的步骤之后，第一多晶硅层30的两侧侧壁上形成第二多晶硅层40，且第二多晶硅层40的表面与第一多晶硅层30的上表面弧状连接，其结构如图4所示。该步骤通过在第一多晶硅层30的两侧侧壁上形成表面与第一多晶硅层30的上表面弧状连接的第二多晶硅层40，以使得第一多晶硅层30的垂直边角变得圆滑，从而减少了后续形成的绝缘层50中的局部放电以及PIP电容器的击穿，进而提高了PIP电容器的耐受电压。
上述第二多晶硅层40的表面与第一多晶硅层30的上表面之间夹角越小，第一多晶硅层30的垂直边角变得越圆滑，越有利于提高PIP电容器的耐受电压。考虑到实际工艺条件，在一种优选实施方式中，在形成第二多晶硅层40的步骤中形成表面与第一多晶硅层30的上表面之间夹角为30°～60°的第二多晶硅层40。
本领域的技术人员可以根据本申请的教导，选择形成上述第二多晶硅层40的方法。在一种优选的实施方式中，形成第二多晶硅层40的步骤包括：形成覆盖第一多晶硅层30和半导体基体10的第二多晶硅材料；刻蚀第二多晶硅材料，以形成第二多晶硅层40。
形成上述第二多晶硅材料的工艺可以为化学气相沉积或溅射等。在刻蚀第二多晶硅材料的步骤中，刻蚀去除位于第一多晶硅层30的上表面上的第二多晶硅材料，并去除位于第一多晶硅层30的两侧侧壁上的部分第二多晶硅材料，以形成第二多晶硅层40。刻蚀第二多晶硅材料的工艺可以为干法刻蚀，更优选为等离子体干法刻蚀。刻蚀的工艺参数(等离子体的溅射功率、刻蚀的温度和刻蚀时间等)可以根据现有技术进行设定，在一种可选的实施方式中，溅射功率为400～1000w，刻蚀温度为200～400℃，刻蚀时间为20～120s。
完成第一多晶硅层30的两侧侧壁上形成第二多晶硅层40，且第二多晶硅层40的表面与第一多晶硅层30的上表面弧状连接的步骤之后，形成覆盖第一多晶硅层30和第二多晶硅层40的绝缘层50，进而形成如图5所示的基体结构。该绝缘层50的结构和材料可以按照现有技术进行设定。优选地，在形成绝缘层50的步骤中，形成覆盖第一多晶硅层30和第二多晶硅层40的ONO层，并将ONO层作为绝缘层50。其中，ONO层是指氧化物/氮化物/氧化物层。作为示例，ONO层为SiO2/Si3N4/SiO2。形成上述绝缘层50的工艺可以为化学气相沉积等，其具体工艺参数可以根据现有技术进行设定。
完成形成覆盖第一多晶硅层30和第二多晶硅层40的绝缘层50的步骤之后，在绝缘层50上形成第三多晶硅层60，进而形成如图6所示的基体结构。可选地，成第二多晶硅层40的步骤包括：形成覆盖绝缘层50和半导体基体10的第三多晶硅材料；刻蚀第三多晶硅材料，以形成第三多晶硅层60。
形成上述第三多晶硅材料的工艺可以为化学气相沉积或溅射等。刻蚀第三多晶硅材料的工艺可以为干法刻蚀，更优选为等离子体干法刻蚀。刻蚀的工艺参数(等离子体的溅射功率、刻蚀的温度和刻蚀时间等)可以根据现有技术进行设定，在一种可选的实施方式中，溅射功率为400～1000w，刻蚀温度为200～400℃，刻蚀时间为20～120s。
同时，本申请还提供了一种PIP电容器。如图6所示，该PIP电容器包括：第一多晶硅层30，设置于半导体基体10上；第二多晶硅层40，设置于第一多晶硅层30的两侧侧壁上，且第二多晶硅层40的表面与第一多晶硅层30的上表面弧状连接；绝缘层50，设置于第一多晶硅层30和第二多晶硅层40的表面上；第三多晶硅层60，设置于绝缘层50上。
上述PIP电容器中，通过在第一多晶硅层30的两侧侧壁上设置表面与第一多晶硅层30的上表面弧状连接的第二多晶硅层40，以使得第一多晶硅层30的垂直边角变得圆滑，从而减少了由垂直边角导致的绝缘层50的局部放电以及PIP电容器的击穿，进而提高了PIP电容器的耐受电压。
根据本申请的教导本领域的技术人员应当明白，第二多晶硅层40的表面与第一多晶硅层30的上表面之间夹角越小，第一多晶硅层30的垂直边角变得越圆滑，越有利于提高PIP电容器的耐受电压。考虑到实际工艺条件，在一种优选实施方式中，第二多晶硅层40的表面与第一多晶硅层30的上表面之间的夹角为30°～60°。
上述PIP电容器中绝缘层50的结构和材料可以按照现有技术进行设置。优选地，绝缘层50为ONO层。其中，ONO层是指氧化物/氮化物/氧化物层。优选地，ONO层为SiO2/Si3N4/SiO2。
另外，本申请还提供了一种包括PIP电容器的EEPROM存储单元。如图7所示，该EEPROM存储单元包括：半导体基体10；选择栅70，设置于半导体基体10上；权利要求8或9的PIP电容器，设置于半导体基体10上；源极80，设置于PIP电容器远离选择栅70一侧的半导体基体10中，漏极90，设置于选择栅70远离PIP电容器的一侧的半导体基体10中。
在将本申请提供的PIP电容器用于EPROM存储单元时，PIP电容器中第一多晶硅层30和第二多晶硅层40形成浮栅，PIP电容器中第三多晶硅层60形成控制栅。同时，由于PIP电容器中第一多晶硅层30的垂直边角变得圆滑，从而减少了由垂直边角导致的绝缘层50的局部放电以及PIP电容器的击穿，进而提高了PIP电容器的耐受电压，并进一步提高了EEPROM存储单元的性能。
上述EPROM存储单元中，源极80和漏极90中的掺杂浓度等可以根据现有技术进行设定。可选地，漏极90为双掺杂漏极90(DDD)。同时，由EPROM存储单元可进一步得到EPROM。具体地，EPROM还包括设置于栅极和控制栅极上的层间介质层，以及设置于在源极80、漏极90和控制栅上的金属接触层。当然，EPROM还包括后期封装结构等，在此不再赘述。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：本申请通过在第一多晶硅层的两侧侧壁上形成表面与第一多晶硅层的上表面弧状连接的第二多晶硅层，以使得第一多晶硅层的垂直边角变得圆滑，从而减少了由垂直边角导致的绝缘层的局部放电以及PIP电容器的击穿，进而提高了PIP电容器的耐受电压。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (12)

1.一种PIP电容器的制作方法，其特征在于，所述制作方法包括：
在半导体基体(10)上形成第一多晶硅层(30)；
在所述第一多晶硅层(30)的两侧侧壁上形成第二多晶硅层(40)，且所述第二多晶硅层(40)的表面与所述第一多晶硅层(30)的上表面弧状连接；
形成覆盖所述第一多晶硅层(30)和所述第二多晶硅层(40)的绝缘层(50)；
在所述绝缘层(50)上形成第三多晶硅层(60)。
2.根据权利要求1所述的制作方法，其特征在于，在形成所述第二多晶硅层(40)的步骤中，形成表面与所述第一多晶硅层(30)的上表面之间夹角为30°～60°的所述第二多晶硅层(40)。
3.根据权利要求1所述的制作方法，其特征在于，形成所述第二多晶硅层(40)的步骤包括：
形成覆盖所述第一多晶硅层(30)和所述半导体基体(10)的第二多晶硅材料；
刻蚀所述第二多晶硅材料，以形成所述第二多晶硅层(40)。
4.根据权利要求3所述的制作方法，其特征在于，在刻蚀所述第二多晶硅材料的步骤中，采用干法刻蚀工艺去除位于所述第一多晶硅层(30)的上表面上的所述第二多晶硅材料，并去除位于所述第一多晶硅层(30)的两侧侧壁上的部分所述第二多晶硅材料。
5.根据权利要求1所述的制作方法，其特征在于，形成所述第一多晶硅层(30)的步骤包括：
在所述半导体基体(10)的表面上形成第一多晶硅材料；
在所述第一多晶硅形成具有图案的光刻胶；
沿所述光刻胶中图案刻蚀所述第一多晶硅材料，以形成所述第一多晶硅层(30)。
6.根据权利要求5所述的制作方法，其特征在于，
在形成所述第一多晶硅材料之前，在所述半导体基体(10)的表面上形成氧化物材料；
在刻蚀所述第一多晶硅材料的步骤中，依次刻蚀所述第一多晶硅材料和所述氧化物材料，以形成所述第一多晶硅层(30)和位于所述第一多晶硅层(30)与所述半导体基体(10)之间的隧穿氧化物层(20)。
7.根据权利要求1至6中任一项所述的制作方法，其特征在于，在形成所述绝缘层(50)的步骤中，形成覆盖所述第一多晶硅层(30)和所述第二多晶硅层(40)的ONO层，并将所述ONO层作为所述绝缘层(50)。
8.一种PIP电容器，其特征在于，所述PIP电容器包括：
第一多晶硅层(30)，设置于半导体基体(10)上；
第二多晶硅层(40)，设置于所述第一多晶硅层(30)的两侧侧壁上，且所述第二多晶硅层(40)的表面与所述第一多晶硅层(30)的上表面弧状连接；
绝缘层(50)，设置于所述第一多晶硅层(30)和所述第二多晶硅层(40)的表面上；
第三多晶硅层(60)，设置于所述绝缘层(50)上。
9.根据权利要求8所述的PIP电容器，其特征在于，所述第二多晶硅层(40)的表面与所述第一多晶硅层(30)的上表面之间的夹角为30°～60°。
10.根据权利要求8所述的PIP电容器，其特征在于，所述绝缘层(50)为ONO层。
11.一种EEPROM存储单元，其特征在于，所述EEPROM存储单元包括：
半导体基体(10)；
选择栅(70)，设置于所述半导体基体(10)上；
权利要求8至10中任一项所述的PIP电容器，设置于所述半导体基体(10)上；
源极(80)，设置于所述PIP电容器远离所述选择栅(70)一侧的所述半导体基体(10)中，
漏极(90)，设置于所述选择栅(70)远离所述PIP电容器的一侧的所述半导体基体(10)中。
12.根据权利要求11所述的EEPROM存储单元，其特征在于，所述PIP电容器中第一多晶硅层(30)和第二多晶硅层(40)形成浮栅，所述PIP电容器中第三多晶硅层(60)形成控制栅。
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