KR101128965B1 - Ｒｆｉｄ 태그용 반도체 소자 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 82
- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 45
- 238000005530 etching Methods 0.000 claims abstract description 117
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 230000004888 barrier function Effects 0.000 claims abstract description 6
- 239000010409 thin film Substances 0.000 claims description 113
- 150000004767 nitrides Chemical class 0.000 claims description 54
- 239000010410 layer Substances 0.000 claims description 42
- 239000010408 film Substances 0.000 claims description 30
- 229920005591 polysilicon Polymers 0.000 claims description 28
- 239000007789 gas Substances 0.000 claims description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims description 21
- 229910019001 CoSi Inorganic materials 0.000 claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 239000011229 interlayer Substances 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052799 carbon Inorganic materials 0.000 claims description 6
- 239000003989 dielectric material Substances 0.000 claims description 6
- 229910052731 fluorine Inorganic materials 0.000 claims description 6
- 239000011737 fluorine Substances 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 230000005684 electric field Effects 0.000 claims description 3
- 238000010248 power generation Methods 0.000 claims description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims 2
- YUCFVHQCAFKDQG-UHFFFAOYSA-N fluoromethane Chemical compound F[CH] YUCFVHQCAFKDQG-UHFFFAOYSA-N 0.000 claims 1
- 230000001052 transient effect Effects 0.000 claims 1
- 239000000463 material Substances 0.000 description 12
- 238000005516 engineering process Methods 0.000 description 5
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
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- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
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Abstract
본 발명은 마스크 공정을 최소화하여 제조 비용을 절감하고, 마스크 공정을 통합하여 제조 공정을 단순화한 RFID 태그용 반도체 소자의 제조 방법을 제공하기 위한 것으로, 본 발명은 RFID 태그를 구현하는 웨이퍼 기판 상의 소정 영역에 쇼키 배리어 다이오드(SBD: Shcottky Barrier Diode) 영역, 게이트(gate) 영역, 액티브(active) 영역, 및 폴리실리콘(Poly-Si) 영역을 각각 형성하는 단계; 상기 웨이퍼 기판을 식각 시스템의 챔버에 로딩하는 단계; 및 상기 웨이퍼 기판의 각 영역에 동일한 마스크로 식각을 진행하여 콘택을 형성하는 단계를 포함하여 RFID 태그 구현을 위한 반도체 소자의 제조시 마스크 공정을 통합함으로써 마스크 공정을 최소화하며, 그에 따라 반도체 소자의 제조 공정이 단순화될 뿐만 아니라 제조 비용을 절감하는 효과가 있다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 반도체 소자로 RFID(Radio Frequency IDentification) 태그(tag)를 구현하기 위해 마스크(mask) 공정을 최소화한 RFID 태그용 반도체 소자 제조 방법에 관한 것이다.
최근 통신 기술뿐만 아니라 유통 분야를 포함한 전 산업 분야에서 RF를 이용한 기술이 폭 넓게 사용되고 있으며, 이러한 기술 중 하나로 RFID 기술이 있다. RFID란 반도체 칩에 소정의 정보를 저장하고, 무선 신호를 통하여 이를 전송/처리하는 비접촉식 기술로서, 바코드(barcode)와는 달리 직접 접촉이나 스캐닝(scanning)이 필요하지 않은 장점으로 인하여 사물의 정보 및 위치를 추적하는데 널리 사용되고 있다. 특히, 2000년대 초부터 세계 각국에서는 900MHz 대역의 RFID 시스템을 적극적으로 도입하기 시작하였으며, 우리나라에서는 대략 2003년부터 정부 지원 하에 RFID 시스템 개발 및 이를 산업에 도입하기 위한 노력을 기울이기 시작하였다.
이러한 RFID 시스템을 산업 전반에 조기 확산시키기 위해서는 저가격의 고성능 RFID 태그 개발이 필요하며, 상기 RFID 태그는 초소형 반도체 칩을 포함하고, 상기 초소형 반도체 칩은 데이터 저장을 위한 메모리를 포함하며, 상기 메모리에는 RFID 태그에 해당하는 소정의 정보가 저장된다. 또한, 상기 초소형 반도체 칩을 구현하는 반도체 메모리 장치는 고집적화, 저전력화 및 고속화를 추구하고 있다.
또한, RFID 시스템의 RFID 태그를 이용하기 위해서는, RFID 태그의 동작에 의해 변조된 수신 신호에서 원 신호를 검출하여야 하며, 이러한 원 신호의 검출을 위해 상기 변조된 수신 신호를 복조하는 검파 회로가 RFID 시스템에 구현되어야 한다. 상기 검파 회로는, 비선형 특성을 가지는 다양한 반도체 소자를 이용하여 구현할 수 있으며, 일반적으로 쇼키 배리어 다이오드(SBD: Shcottky Barrier Diode, 이하 'SBD'라 칭하기로 함)로 구현한다.
여기서, 상기 SBD는, 금속과 반도체의 접합에 의해 구현된 다이오드로 정류기와 스위칭 소자 구현에 많이 이용되며, 특히 PN 다이오드와 유사한 전류 특성을 보이지만, 소수 캐리어의 축적 효과가 없어 PN 접합 다이오드와 비교하여 고속 스위칭이 가능하며, 그에 따라 고주파 영역에서 사용할 수 있을 뿐만 아니라 순방향 전압 강하가 작다.
한편, 반도체 소자의 고집적화와 그에 상응한 소형화가 진행됨에 따라, 현재 공정상에서의 큰 접합 깊이(junction depth)와, 소자의 기능을 저하시키는 기생 저항(parasitic resistance) 및 접촉 저항(contact resistance)이 반도체 소자의 고집적화에 문제점으로 대두되고 있다. 이러한 문제점은 고융정의 금속 실리사이드, 예컨대 TiSi2 또는 CoSi2를 사용함으로써 해결할 수 있다.
그러나, 상기 TiSi2는, 고온에서 응집되어 열적으로 불안정하고 도펀트인 B(Boron)등과 반응하여 접촉 저항에 따른 기생 저항의 크기가 증가하는 등 고집적 소자에 적용이 어렵다. 그러므로, 비저항이 낮고, 열적, 화학적 안정성이 높은 금속 실리사이드인 CoSi2를 자기 정렬 실리사이드화를 통해 SBD에 사용하고 있다. 하지만, SBD에 CoSi2를 사용할 경우, CoSi2에 금속(metal) 배선을 하기 위해서는 콘택(contact) 식각 공정이 수행되어야 하며, 상기 CoSi2를 보호하고 있는 산화(oxide) 박막과 질화(nitride) 박막을 식각하기 위해서는 복수의 단계(step)들로 나누어 가스 케미스트리(gas chemistry)를 적용해야 하며, 특히 게이트(gate)영역과 액티브(active) 영역의 콘택 홀(contact hole)과는 다른 마스크를 사용하여 식각해야 한다. 그 결과, RFID 태그를 구현하기 위한 반도체 소자의 제조시 마스크 공정이 증가되며, 이렇게 공정이 증가함에 따라 RFID 태그를 구현하기 위한 반도체 소자의 제조 비용 증가하는 문제점이 있다.
따라서, 본 발명의 목적은, 마스크 공정을 최소화하여 제조 비용을 절감하는 RFID 태그용 반도체 소자의 제조 방법을 제공함에 있다.
또한, 본 발명의 다른 목적은, 마스크 공정을 통합하여 제조 공정을 단순화한 RFID 태그용 반도체 소자의 제조 방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 실시예에 따른 RFID 태그용 반도체 소자 제조 방법은 RFID 태그를 구현하는 웨이퍼 기판 상의 소정 영역에 쇼키 배리어 다이오드(SBD: Shcottky Barrier Diode) 영역, 게이트(gate) 영역, 액티브(active) 영역, 및 폴리실리콘(Poly-Si) 영역을 각각 형성하는 단계; 상기 웨이퍼 기판을 식각 시스템의 챔버에 로딩하는 단계; 및 상기 웨이퍼 기판의 각 영역에 동일한 마스크로 식각을 진행하여 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 SBD 영역을 형성하는 단계는, 상기 웨이퍼 기판 상의 소정 영역에 금속 실리사이드인 CoSi2층을 형성하는 단계; 상기 형성된 CoSi2층 상에 질화(nitride) 박막을 형성하는 단계; 상기 형성된 질화 박막 상에 층간절연막(ILD: Inter Layer Dielectrics)으로 제1산화(oxide) 박막 및 제2산화 박막을 순차적으로 각각 형성하는 단계; 및 상기 형성된 제2산화 박막 상에 패터닝된 포토레지스트(PR: Photo Resist)막을 형성하는 단계를 포함하고, 상기 게이트 영역을 형성하는 단계는, 상기 웨이퍼 기판 상의 소정 영역에 제1게이트층 및 제2게이트층을 순차적으로 각각 형성하는 단계; 상기 형성된 제2게이트층 상에 질화(nitride) 박막을 형성하는 단계; 상기 형성된 질화 박막 상에 산화(oxide) 박막을 형성하는 단계; 및 상기 형성된 산화 박막 상에 패터닝된 포토레지스트(PR: Photo Resist)막을 형성하는 단계를 포함하며, 상기 액티브 영역을 형성하는 단계는, 상기 웨이퍼 기판 상의 소정 영역에 층간절연막(ILD: Inter Layer Dielectrics)을 형성하는 단계; 상기 형성된 ILD 상에 질화(nitride) 박막을 형성하는 단계; 상기 형성된 질화 박막 상에 ILD로 제1산화(oxide) 박막 및 제2산화 박막을 순차적으로 각각 형성하는 단계; 및 상기 형성된 제2산화 박막 상에 패터닝된 포토레지스트(PR: Photo Resist)막을 형성하는 단계를 포함하고, 상기 폴리실리콘 영역을 형성하는 단계는, 상기 웨이퍼 기판 상의 소정 영역에 층간절연막(ILD: Inter Layer Dielectrics)을 형성하는 단계; 상기 형성된 ILD 상에 질화(nitride) 박막을 형성하는 단계; 상기 형성된 질화 박막 상에 폴리실리콘층을 형성하는 단계; 상기 형성된 폴리실리콘층 상에 산화(oxide) 박막을 형성하는 단계; 및 상기 형성된 산화 박막 상에 패터닝된 포토레지스트(PR: Photo Resist)막을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 식각 시스템은, 용량성 결합 플라즈마(CCP: Capacitively Coupled Plasma) 방식의 챔버에서 진행하되, 상기 전기장은, 상기 식각 시스템의 챔버 상하부에 각각 위치한 전력 발생부들이 소정 주파수의 RF(Radio Frequency) 전력을 인가하여 생성되며, 상기 인가된 RF 전력의 크기에 따라 상기 식각하는 단계에서의 선택비 및 식각율이 조절되는 것을 특징으로 한다.
또한, 상기 콘택을 형성하는 단계는, 산화 박막 및 질화 박막을 선택적으로 식각하는 1차 식각 단계; 산화 박막을 선택적으로 식각하는 2차 식각 단계; 및 질화 박막 및 산화 박막을 선택적으로 식각하는 3차 식각 단계를 포함하되, 상기 콘택을 형성하는 단계는, 상기 웨이퍼 기판의 각 영역들에 대해 소정의 식각율과 선택비를 갖도록 탄소(Carbon)와 불소(Fluorine), CHF3, O2 및 Ar로 이루어진 그룹 중에서 적어도 둘 이상의 가스가 혼합된 혼합가스를 이용하여 식각하는 것을 특징으로 한다.
또한, 상기 주입된 탄소와 불소의 비율을 조절하여 산화 박막과 질화 박막의 선택비를 제어하되, 상기 1차 식각 단계는, 상기 산화막과 질화막의 식각 속도가 0.8～1:1인 가스를 사용하여 진행하기 위해 CHF3, Ar 및 O2 의 혼합가스로 진행하고, 2차 식각 단계는, C5F8, CH2F2 및 Ar 혼합가스로 진행하며, 상기 3차 식각 단계는, CHF3, Ar 및 O2 의 혼합가스로 진행하고, 특히, 상기 3차 식각 단계 후, Ar가스의 비율을 변화시켜 과도 식각을 진행하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은, RFID 태그 구현을 위한 반도체 소자의 제조시 마스크 공정을 통합함으로써 마스크 공정을 최소화하며, 그에 따라 반도체 소자의 제조 공정이 단순화될 뿐만 아니라 제조 비용을 절감하는 효과가 있다.
도 1a 내지 도 1d는 은 본 발명의 실시예에 따른 RFID 태그를 구현한 반도체 소자의 칩 콘택 제조 방법을 도시한 공정 단면도,
도 2는 본 발명의 실시예에 따른 RFID 태그용 반도체 소자의 제조시 식각 공정을 수행하는 식각 시스템의 구조를 개략적으로 도시한 도면,
도 3 및 도 4는 전술한 식각 공정에 의한 반도체 소자의 식각 결과를 도시한 도면.
도 2는 본 발명의 실시예에 따른 RFID 태그용 반도체 소자의 제조시 식각 공정을 수행하는 식각 시스템의 구조를 개략적으로 도시한 도면,
도 3 및 도 4는 전술한 식각 공정에 의한 반도체 소자의 식각 결과를 도시한 도면.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은, 마스크 공정을 최소화하여 제조 공정을 단순화시키면서 제조 비용을 절감하는 RFID(Radio Frequency IDentification) 태그(tag)용 반도체 소자의 제조 방법을 제안한다. 본 발명의 실시예에서는, 동일 레벨의 콘택(contact) 형성 공정에서 각각 깊이(deth) 및 물질(material)이 다른 영역들, 예컨대 액티브(active) 영역, 게이트(gate) 영역, RFID 태그 저항체가 되는 폴리실리콘(Poly-Si) 영역에 동일한 콘택을 형성하여 마스크 공정을 통합하고, 그에 따라 마스크 공정이 최소화될 뿐만 아니라 RFID 태그를 구현하는 반도체 소자의 제조 공정이 단순화되어 제조 비용이 절감된다. 그러면 여기서, 도 1 내지 도 4를 참조하여 본 발명의 실시예에 따른 RFID 태그용 반도체 소자의 제조 방법을 보다 구체으로 설명하기로 한다.
도 1a 내지 도 1d는 은 본 발명의 실시예에 따른 RFID 태그를 구현한 반도체 소자의 칩 콘택 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, RFID 태그용 반도체 소자의 칩 콘택 구조는, 웨이퍼 기판(도시생략) 상에 RFID 태그를 구현하는 쇼키 배리어 다이오드(SBD: Shcottky Barrier Diode, 이하 'SBD'라 칭하기로 함) 영역(10), 게이트 영역(30), 액티브 영역(50), 및 상기 RFID 태그의 저항체인 폴리실리콘(Poly-Si) 영역(70)을 포함한다.
웨이퍼 기판(도시생략) 상의 소정 영역에 형성되는 SBD 영역(10)은 웨이퍼 기판(도시생략) 상에 금속 실리사이드인 CoSi2층(12)이 형성되고, CoSi2층(12) 상에 질화(nitride) 박막(14)이 형성된다. 그리고, 질화 박막(14) 상에 층간절연막(ILD: Inter Layer Dielectrics, 이하 'ILD'라 칭하기로 함)으로 제1산화(oxide) 박막(16) 및 제2산화 박막(18)이 순차적으로 형성되며, 제2산화 박막(18) 상에 패터닝된 포토레지스트(PR: Photo Resist, 이하 'PR'이라 칭하기로 함)막(20)이 형성된다. 여기서, SBD 영역(10)의 제1산화 박막(16)이 제2산화 박막(18)보다 두껍게 형성됨이 바람직하다.
웨이퍼 기판 상의 소정 영역에 형성되는 상기 게이트 영역(30)은, 웨이퍼 기판 상에 제1게이트층(32)이 형성되고, 상기 제1게이트층(32) 상에 제2게이트층(34)이 형성된다. 그리고, 제2게이트층(36) 상에 질화 박막(36)이 형성되며, 질화 박막(36) 상에 산화 박막(38)이 형성되고, 상기 산화 박막(38) 상에 패터닝된 PR막(40)이 형성된다. 여기서, 게이트 영역(30)의 제1게이트층(32)이 제2게이트층(34)보다 두껍게 형성됨이 바람직하며, 상기 게이트 영역(30)의 산화 박막(38)은 상기 SBD 영역(10)의 제2산화 박막(18)과 동일 평면 상에 형성된다. 즉, 게이트 영역(30)의 산화 박막(38)은 SBD 영역(10)의 제2산화 박막(18)과 동일 평면 상에 동일한 물질로 형성할 수 있다.
웨이퍼 기판 상의 소정 영역에 형성되는 액티브 영역(50)은, 웨이퍼 기판 ILD(52)가 형성되고, ILD(52) 상에 질화 박막(54)이 형성된다. 그리고, 질화 박막(54) 상에 ILD로 제1산화 박막(56) 및 제2산화 박막(58)이 형성되며, 제2산화 박막(58) 상에 패터닝된 PR막(60)이 형성된다. 여기서, 액티브 영역(50)의 제1산화 박막(56)과 제2산화 박막(58)은, SBD 영역(10)의 제1산화 박막(16) 및 제2산화 박막(18)과 동일 평면 상에 동일한 물질로 형성할 수 있다. 따라서, 액티브 영역(50)의 제1산화 박막(56)이 제2산화 박막(58)보다 두껍게 형성됨이 바람직하다.
웨이퍼 기판 상의 소정 영역에 형성되는 폴리실리콘 영역(70)은, 웨이퍼 기판 상에 ILD(72)가 형성되고, ILD(72) 상에 질화 박막(74)이 형성된다. 그리고, 질화 박막(74) 상에 폴리실리콘층(76)이 형성되며, 폴리실리콘층(76) 상에 산화 박막(78)이 형성된 후, 산화 박막(78) 상에 패터닝된 PR막(80)이 형성된다. 여기서, 폴리실리콘 영역(70)의 산화 박막(78)은 SBD 영역(10)의 제2산화 박막(18)과 동일 평면 상에 동일한 물질로 형성할 수 있다. 또한, ILD(72) 및 질화 박막(74)은 액티브 영역(50)의 ILD(52) 및 질화 박막(54)과 동일 평면 상에 동일한 물질로 형성할 수 있다.
특히, 각 영역의 최상층에 형성되는 감광막 패턴(20, 40, 60, 80)은 각 영역에 각각의 콘택을 형성하기 위한 콘택 예정지역을 오픈하고 있으며, 각 영역의 감광막 패턴(20, 40, 60, 80)은 동일 평면 상에 동시에 형성될 수 있다.
이러한 RFID 태그용 반도체 소자의 칩 콘택 구조에서 RFID 태그가 구현되는 SBD 영역(10)의 금속 실리사이드인 CoSi2층(12) 상에 메탈 배선을 형성하기 위한 콘택 형성시 동일 레벨을 갖는 게이트 영역(30), 액티브 영역(50), 및 폴리실리콘 영역(70)에 인시튜(In-Situ) 콘택을 형성한다. 이때, SBD 영역(10)과, 게이트 영역(30), 액티브 영역(50), 및 폴리실리콘 영역(70) 간에는 도 1a에 도시한 바와 같이 동일 레벨이지만 깊이 및 형성된 물질이 서로 다르다.
따라서, 각 영역에 콘택을 형성하기 위해서는 각각의 마스크 공정을 진행해야 하지만, 본 발명의 실시예에서는 마스크 공정을 통합하고, 식각가스를 조절하여 인시튜 콘택의 형성을 가능케 함으로써, 마스크 공정을 최소화하고, 그에 따라 RFID 태그 구현을 위한 반도체 소자의 제조 비용을 감소시킨다.
이에 대하여는 이하, 도 1b 내지 도 1d에서 자세히 설명하기로 한다.
도 1b에 도시된 바와 같이, 웨이퍼 기판 상에 형성된 각 영역에 1차 식각을 진행한다. 1차 식각은 용량성 결합 플라즈마(CCP: Capacitively Coupled Plasma, 이하 'CCP'라 칭하기로 함) 방식을 이용하여 식각 공정을 진행하며, 이에 대하여는 후속 도 2에서 자세히 설명하기로 한다.
1차 식각은 CCP 방식을 이용하여 식각 공정을 진행하며, 산화막과 질화막의 식각선택비가 유사하고, 게이트 물질 및 폴리실리콘막에 대하여 식각선택비를 갖는 조건으로 식각을 진행하는 것이 바람직하다.
예컨대, 1차 식각은 CHF3, O2 및 Ar의 혼합가스를 챔버 내에 주입하여 식각을 진행한다. CHF3, O2 및 Ar의 혼합가스의 혼합가스는 산화막 : 질화막의 선택비가 0.8:1을 갖고 있으므로, 산화막과 질화막이 비슷한 속도로 식각된다.
따라서, SBD 영역(10)의 제2산화 박막(18)은 모두 식각되고, 제1산화 박막(16)은 일부 식각된다. 게이트 영역(30)의 경우 산화 박막(38) 및 질화 박막(36)이 모두 식각되나 식각선택비에 의해 제2게이트층(34)은 식각되지 않으므로, 제2게이트층(34)의 표면에서 식각이 정지된다. 또한, 액티브 영역(50)은 SBD 영역(10)과 동일하게 제2산화 박막(58)은 모두 식각되고, 제1산화 박막(56)은 일부 식각되며, 폴리실리콘 영역(70)의 경우 산화 박막(78)은 모두 식각되나, 식각선택비에 의해 폴리실리콘층(76)은 식각되지 않으므로 폴리실리콘층(76)의 표면에서 식각이 정지된다.
1차 식각 공정시 산화막과 질화막의 선택비가 유사하므로, 게이트 영역(30) 및 폴리실리콘 영역(70)에서 식각이 정지하는 타겟까지 식각을 진행하는 경우, 두께가 다른 막에 비하여 두꺼운 SBD 영역(10)의 제1산화 박막(16) 및 액티브 영역(50)의 제1산화 박막(56)은 일부가 식각되고, 일부 두께가 잔류한다.
이어서, 도 1c에 도시된 바와 같이, 2차 식각을 진행한다. 2차 식각은 질화막에 대하여 산화막의 식각속도가 매우 높은 조건으로 식각을 진행하는 것이 바람직하다. 또한, 2차 식각은 질화막 외에 게이트 물질 및 폴리실리콘에 대하여도 식각선택비를 갖는 조건으로 식각을 진행함으로써, SBD 영역(10) 및 액티브 영역(50)에서 1차 식각시 잔류한 제1산화 박막(16, 56)을 선택적으로 식각하는 것이 가능하다.
이를 위해, 2차 식각은 C5F8, CH2F2 및 Ar의 혼합가스를 사용하여 식각을 진행한다. C5F8, CH2F2 및 Ar의 혼합가스는 자기 정렬 콘택 식각(Self Aligned Contact Etch)시 사용되는 가스로, 질화막 및 폴리실리콘에 대해 식각선택비를 갖는다. 즉, 질화막및 폴리실리콘에 비해 산화막의 식각속도가 현저히 빠르게 진행되며, 또한 게이트 영역(30)의 제2게이트층(34) 역시 금속물질로 이루어져 있으므로, 산화막에 대해 식각선택비를 확보할 수 있다.
2차 식각 공정을 통해 SBD 영역(10) 및 액티브 영역(50)에서 일부식각된 제2산화 박막(16, 56)을 모두 식각할 수 있으며, 산화막에 대해 식각선택비를 갖는 게이트 영역(30)의 제2게이트층(34) 및 폴리실리콘 영역의 폴리실리콘층(76)은 식각되지 않고 그대로 잔류하여, 산화막만 선택적으로 식각하는 것이 가능하다.
2차 식각 공정은 SBD 영역(10) 및 액티브 영역(50)에서 제2산화 박막(16, 56)이 모두 식각되는 타겟으로 진행되며, 질화 박막(14, 54)이 드러나면 식각선택비에 의해 식각이 정지된다.
2차 식각 공정이 완료된 후 SBD 영역(10)은 질화 박막(14)이 오픈되고, 게이트 영역(30)은 제2게이트층(34)이 오픈된다. 또한, 액티브 영역(50)은 질화 박막(54)이 오픈되고, 폴리실리콘 영역(70)은 폴리실리콘층(76)이 오픈된 구조를 갖는다.
도 1d에 도시된 바와 같이, 3차 식각 공정을 진행한다. 3차 식각 공정은 SBD 영역(10)에서 CoSi2(12) 상부의 질화 박막(14)을 식각하기 위한 공정이며, 3차 식각 공정은 1차 식각 공정과 동일한 가스를 사용하여 진행할 수 있다. 따라서, 도 1c의 2차 식각 공정 후 잔류할 수 있는 산화막 또는 식각 부산물등을 모두 제거할 수 있다.
3차 식각 공정은 예컨대, CHF3, O2 및 Ar의 혼합가스를 챔버 내에 주입하여 식각을 진행한다.
3차 식각 공정은 SBD 영역(10)에서 질화 박막(14)이 모두 식각되어 CoSi2(12)가 오픈되는 타겟으로 식각이 진행되며, 액티브 영역(50)에 오픈된 질화 박막(54) 및 ILD(52)도 함께 식각된다.
3차 식각 공정은 CoSi2(12)를 온전히 오픈시키기 위해 과도 식각을 추가로 진행할 수 있으며, CoSi2(12)는 다른 금속 물질(예컨대, 텅스텐(W), 티타늄질화막(TiN) 및 알루미늄(Al) 등으로 이루어진 그룹 중에서 선택된 어느 하나의 금속 물질)에 비해 선택비가 낮다. 아울러, CoSi2(12)의 식각은, 각각의 식각 부산물의 융점(melting point)와 비등점(boiling point) 관점에서 화학적 식각(chemical etch)보다 물리적 식각(physical etch), 예컨대 이온 충돌(ion bombardment) 식각이 주된 식각 공정을 수행함으로, 챔버내에 유입되는 Ar 흐름(Ar flow)의 비율을 변화시켜 선택비를 증가시킴에 따라 CoSi2층(12)의 펀칭(punching)을 제어할 수 있다.
도 2는 본 발명의 실시예에 따른 RFID 태그용 반도체 소자의 제조시 식각 공정을 수행하는 식각 시스템의 구조를 개략적으로 도시한 도면이다.
도 2에 도시된 바와 같이, 식각 공정 수행을 위한 식각 시스템은, 반도체 소자를 구현하기 위한 웨이퍼가 로딩되는 챔버의 하부에 위치하여 60MHz의 RF 전력을 발생하는 제1전력 발생부(82)와 상기 챔버의 상부에 위치하여 60MHz의 RF 전력을 발생하는 제2전력 발생부(84)를 포함한다. 식각 시스템은, 제1전력 발생부(82)와 제2전력 발생부(84)에서 발생되는 60MHz의 RF 전력을 이용하여 고밀도의 플라즈마(plasma)를 형성시키고, 웨이퍼의 기판 전압으로 2MHz RF 전력을 인가하여 웨이퍼에 전기장(E-field)를 형성시켜 식각 공정을 수행한다.
다시 말해, 식각 시스템은 일예로 용량성 결합 플라즈마(CCP: Capacitively Coupled Plasma, 이하 'CCP'라 칭하기로 함) 방식을 이용하여 식각 공정을 수행하며, 이때 각각이 변수, 예컨대 식각 시스템을 이용한 식각 공정시 웨이퍼가 로딩되는 식각 시스템의 챔버 내에 주입되는 물질 및 물질의 양 뿐만 아니라 제1전력 발생부(82)와 제2전력 발생부(84)에서 발생되는 RF 전력의 크기를 조정하여 최적의 식각 특성을 획득한다.
예컨대, 식각 시스템의 챔버 내에 주입되는 탄소(Carbon)와 불소(Fluorine)의 비율이 증가함에 따라 SBD 영역(10)과, 게이트 영역(30), 액티브 영역(50), 및 폴리실리콘 영역(70)에 각각 형성된 산화 박막과 질화 박막의 선택비가 증가한다. 또한, 챔버 내에 CHF3, O2 및 Ar 케미스트리(chemistry)를 주입할 경우, 제1전력 발생부(82)와 제2전력 발생부(84)에서 발생하는 RF 전력의 크기를 감소시킬 때마다 유사한 선택비를 갖지만, 식각율이 감소한다.
도 3 및 도 4는 전술한 식각 공정에 의한 반도체 소자의 식각 결과를 도시한 도면이다.
콘택과 블랭킷(blanket) 식각은 식각영역의 차이에 의한 식각률의 차이가 존재할 수 있다. 예컨대, C5F8, CH2F2 및 Ar 혼합가스를 사용하여 식각을 진행하는 경우, 블랭킷 식각 웨이퍼에서 선택비는 9.7:1 정도이며, 식각율은 20초 식각하였을 때 SEM 단면에서 240nm을 나타낸다.
도 3을 참조하면, 콘택에서의 식각율이 1.6배정도 빠른게 식각이 진행됨을 알 수 있다.
도 4를 참조하면, CCP 방식을 이용하여 SBD 영역(92), 식각된 게이트 영역(94), 식각된 액티브 영역(96), 및 폴리실리콘 영역(98) 상에 콘택이 형성된 것을 확인할 수 있다. 이때, 콘택은 식각된 SBD 영역(92)의 CoSi2층, 식각된 게이트 영역(94)의 제2게이트층, 식각된 액티브 영역(96)의 ILD, 및 식각된 폴리실리콘 영역(98)의 폴리실리콘층 상에 콘택을 형성한다.
위와 같이, 본 발명의 실시예는 각각의 다른 물질과 깊이의 차이로 웨이퍼 기판 상에서 구현되는 복수의 영역들의 콘택을 식각하기 위해서 복수의 마스크를 이용하여 식각 공정을 수행하여야 하는 문제점을 개선하여 마스크 공정의 최소화로 식각 공정을 수행함으로써 RFID 태그용 반도체 소자의 제조 공정을 단순화하며, 그 결과 RFID 태그용 반도체 소자의 제조 비용을 줄이는 장점이 있다.
다시 말해, 웨이퍼 기판 상에 구현되는 게이트 영역과 액티브 영역에 콘택을 동시에 형성하며, 이때 케미스트리는 질화 박막 및 산화 박막의 선택비가 크고, 금속을 보호하는 측벽에는 질화 박막 및 산화 박막이 아닌 산화 박막과 다른 물질, 예컨대 질화 박막을 사용하여 동시에 콘택을 형성한다.
한편, 본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 쇼키 배리어 다이오드 영역
30 : 게이트 영역
50 : 액티브 영역
70 : 폴리실리콘 영역
30 : 게이트 영역
50 : 액티브 영역
70 : 폴리실리콘 영역
Claims (15)
- RFID 태그를 구현하는 웨이퍼 기판 상에 쇼키 배리어 다이오드(SBD: Shcottky Barrier Diode) 영역, 게이트(gate) 영역, 액티브(active) 영역, 및 폴리실리콘(Poly-Si) 영역을 각각 형성하는 단계;
상기 웨이퍼 기판을 식각 시스템의 챔버에 로딩하는 단계; 및
상기 웨이퍼 기판의 각 영역에 동일한 마스크로 식각을 진행하여 콘택을 형성하는 단계
를 포함하는 것을 특징으로 하는 RFID 태그용 반도체 소자 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 SBD 영역을 형성하는 단계는,
상기 웨이퍼 기판 상에 금속 실리사이드인 CoSi2층을 형성하는 단계;
상기 형성된 CoSi2층 상에 질화(nitride) 박막을 형성하는 단계;
상기 형성된 질화 박막 상에 층간절연막(ILD: Inter Layer Dielectrics)으로 제1산화(oxide) 박막 및 제2산화 박막을 순차적으로 각각 형성하는 단계; 및
상기 형성된 제2산화 박막 상에 패터닝된 포토레지스트(PR: Photo Resist)막을 형성하는 단계를 포함하는 RFID 태그용 반도체 소자 제조 방법. - 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 게이트 영역을 형성하는 단계는,
상기 웨이퍼 기판 상에 제1게이트층 및 제2게이트층을 순차적으로 각각 형성하는 단계;
상기 형성된 제2게이트층 상에 질화(nitride) 박막을 형성하는 단계;
상기 형성된 질화 박막 상에 산화(oxide) 박막을 형성하는 단계; 및
상기 형성된 산화 박막 상에 패터닝된 포토레지스트(PR: Photo Resist)막을 형성하는 단계를 포함하는 RFID 태그용 반도체 소자 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 액티브 영역을 형성하는 단계는,
상기 웨이퍼 기판 상에 층간절연막(ILD: Inter Layer Dielectrics)을 형성하는 단계;
상기 형성된 ILD 상에 질화(nitride) 박막을 형성하는 단계;
상기 형성된 질화 박막 상에 ILD로 제1산화(oxide) 박막 및 제2산화 박막을 순차적으로 각각 형성하는 단계; 및
상기 형성된 제2산화 박막 상에 패터닝된 포토레지스트(PR: Photo Resist)막을 형성하는 단계를 포함하는 RFID 태그용 반도체 소자 제조 방법. - 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 폴리실리콘 영역을 형성하는 단계는,
상기 웨이퍼 기판 상에 층간절연막(ILD: Inter Layer Dielectrics)을 형성하는 단계;
상기 형성된 ILD 상에 질화(nitride) 박막을 형성하는 단계;
상기 형성된 질화 박막 상에 폴리실리콘층을 형성하는 단계;
상기 형성된 폴리실리콘층 상에 산화(oxide) 박막을 형성하는 단계; 및
상기 형성된 산화 박막 상에 패터닝된 포토레지스트(PR: Photo Resist)막을 형성하는 단계를 포함하는 RFID 태그용 반도체 소자 제조 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 식각 시스템은, 용량성 결합 플라즈마(CCP: Capacitively Coupled Plasma) 방식의 챔버에서 진행하는 RFID 태그용 반도체 소자 제조 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제6항에 있어서,
상기 식각 시스템의 챔버 상하부에 각각 위치한 전력 발생부들이 RF(Radio Frequency) 전력을 인가하여 상기 챔버 내에 전기장이 생성되며, 상기 인가된 RF 전력의 크기에 따라서 상기 콘택 형성을 위한 식각 선택비 및 식각율이 조절되는 RFID 태그용 반도체 소자 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 콘택을 형성하는 단계는,
산화 박막 및 질화 박막을 선택적으로 식각하는 1차 식각 단계;
산화 박막을 선택적으로 식각하는 2차 식각 단계; 및
질화 박막 및 산화 박막을 선택적으로 식각하는 3차 식각 단계
를 포함하는 RFID 태그용 반도체 소자 제조 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 콘택을 형성하는 단계는,
상기 웨이퍼 기판의 각 영역들에 대해 식각율과 선택비를 갖도록 탄소(Carbon)와 불소(Fluorine), CHF3, O2 및 Ar로 이루어진 그룹 중에서 적어도 둘 이상의 가스가 혼합된 혼합가스를 이용하여 식각하는 RFID 태그용 반도체 소자 제조 방법. - 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제9항에 있어서,
상기 주입된 탄소와 불소의 비율을 조절하여 산화 박막과 질화 박막의 선택비를 제어하는 RFID 태그용 반도체 소자 제조 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제8항에 있어서,
상기 1차 식각 단계는,
상기 산화 박막과 질화 박막의 식각 속도가 0.8～1:1인 가스를 사용하여 진행하는 RFID 태그용 반도체 소자 제조 방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제8항에 있어서,
상기 1차 식각 단계는,
CHF3, Ar 및 O2 의 혼합가스로 진행하는 RFID 태그용 반도체 소자 제조 방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제8항에 있어서,
상기 2차 식각 단계는,
C5F8, CH2F2 및 Ar 혼합가스로 진행하는 RFID 태그용 반도체 소자 제조 방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제8항에 있어서,
상기 3차 식각 단계는,
CHF3, Ar 및 O2 의 혼합가스로 진행하는 RFID 태그용 반도체 소자 제조 방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제14항에 있어서,
상기 3차 식각 단계 후,
Ar가스의 비율을 변화시켜 과도 식각을 진행하는 단계를 더 포함하는 RFID 태그용 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120005333A KR20120005333A (ko) | 2012-01-16 |
| KR101128965B1 true KR101128965B1 (ko) | 2012-03-27 |
Family
ID=45611537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100066030A KR101128965B1 (ko) | 2010-07-08 | 2010-07-08 | Ｒｆｉｄ 태그용 반도체 소자 제조 방법 |
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| Country | Link |
|---|---|
| KR (1) | KR101128965B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100622030B1 (ko) | 2005-06-16 | 2006-09-08 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조방법 |
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-
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| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant | ||
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