CN101573791B - 混合光学与电子束光刻制造层级的共对准的高原子量结构及方法 - Google Patents

混合光学与电子束光刻制造层级的共对准的高原子量结构及方法 Download PDF

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Abstract

一种方法，将集成电路芯片的制造层级的第一组特征对准电子束对准目标并使用电子束光刻来形成第一组特征，以及将集成电路芯片的相同制造层级的第二组特征对准光学对准目标并使用光学光刻来形成第二组特征，电子束对准目标包括形成于基板中的高原子量层，光学对准目标形成于基板中，光学对准目标本身对准电子束对准目标。还提供一种电子束对准目标的形成方法及结构。

Description

混合光学与电子束光刻制造层级的共对准的高原子量结构及方法
技术领域
本发明涉及半导体工艺的领域，尤其是涉及一种混合光学与电子束光刻制造层级的共对准的对准目标及方法。
背景技术
为了制造集成电路，各种光刻定义制造层级必须相互对准。在光学光刻中，基板上的光致抗蚀剂层通过图案化光掩模而暴露于光化辐射，图案化光掩模对准于基板上的对准目标。较初期的光刻工艺步骤所制造的结构作为光掩模上对准标记的对准目标。相较下方，电子束光刻是一种直写(direct-write)工艺，没有光掩模，且电子束扫过电子束抗蚀剂层。对于每一制造层级，电子束必须对准于参考结构。一般来说，光学光刻快，但是不能以非常小的节距(pitch)打印图像。电子束光刻可以以非常小的节距打印图像，但是慢。结合这两种技术优点的方法受电子束光刻系统不能对准于目前光学对准结构的事实所阻碍。因此，存在对一种光学与电子束光刻制造层级的共对准的对准目标以及方法的需求。
发明内容
本发明的第一方面为一种方法，其包括：在基板中形成电子束对准目标，此电子束对准目标包括在沟槽的底部中的电子背散射(back-scattering)层，以及在电子背散射层顶上且填充沟槽的帽盖层；在形成电子束对准目标之后，在基板中形成光学对准目标，光学对准目标位于与基板中的电子束对准目标的位置相关的、基板中的预定位置；在基板上形成抗蚀剂层；将光掩模对准光学对准目标或电子束对准目标，光掩模具有透光及不透光区域的第一图案，第一图案代表集成电路的制造层级的第一组特征；将抗蚀剂层通过光掩模而暴露于光化辐射，以在抗蚀剂层中形成光学曝光区域，不透光区域实质上阻挡光化辐射，且透光区域实质上透射光化辐射；与电子束对准目标的位置相关而设置电子束的起始位置(home position)；将抗蚀剂层以第二图案暴露于电子束，以在抗蚀剂层中形成有效电子束曝光区域(virtual electronexposure fields)，第二图案代表集成电路的制造层级的第二组特征；以及显影抗蚀剂层，以转移第一及第二图案至抗蚀剂层中的抗蚀剂图案。
本发明的第二方面为第一方面中，电子背散射层包括金属。
本发明的第三方面为第一方面中，电子束对准目标还包括在电子背散射层及帽盖层之间的应力减小层。
本发明的第四方面为第三方面中，电子背散射层包括金属，以及应力减小层包括金属硅化物。
本发明的第五方面为第一方面还包括：转移抗蚀剂图案到基板或形成于基板上的一层中。
本发明的第六方面为第一方面中，将光掩模对准光学对准目标或电子束对准目标的步骤包括分别相对于光学对准目标或电子束对准目标而设置对准标记于光掩模上。
本发明的第七方面为第一方面中，(i)将抗蚀剂层暴露于光化辐射是在将抗蚀剂层暴露于电子束之前实施；或(ii)将抗蚀剂层暴露于电子束是在将抗蚀剂层暴露于光化辐射之前实施。
本发明的第八方面为第一方面还包括：将基板的表面分成有效电子束曝光区域；以及仅在包括第二组特征的成员的特征及具有对应实质电子束曝光区域中位置的基板的区域中形成附加电子束对准目标。
本发明的第九方面为第一方面中，电子束对准目标占用的沿基板顶表面测量的面积为光学对准目标占用的沿基板的顶表面测量的面积的25至100倍。
附图说明
本发明的特征在所附权利要求中阐述。然而，本发明本身将可通过参考以下说明实施例的详细说明与伴随附图结合解读而有最佳的了解，其中：
图1A至1P是示出根据本发明的实施例在同一基板上制造电子束对准目标、光学对准目标及示例场效应晶体管的剖面图；
图2示出本发明的实施例可能采取的电子束对准目标的各种几何形状；
图3为根据本发明的实施例的示例集成电路芯片的俯视图，示出光学及电子束曝光区域之间及光学及电子束对准目标之间的空间关系；以及
图4为根据本发明的实施例，使用光学及电子束光刻两者来制造集成电路的流程图。
具体实施方式
光刻对准定义为在水平方向(例如x-y位置)上相对于集成电路的不同结构彼此且相对于其上形成了集成电路的基板来定位集成电路的不同结构的工艺。水平方向定义为与基板的顶表面平行的任何方向。集成电路的制造层级定义为将同时形成于基板中或基板上的一组集成电路相关的图案化结构成像的层级。制造层级可包括二或多个光刻步骤。
光学光刻(在此之后称为光学光刻(photolithgraphy))通过将抗蚀剂层通过光掩模暴露于光化辐射(例如紫外光)，以在抗蚀剂层中形成抗蚀剂特征(resistfeature)及空间的图案，此光掩模具有透光及不透光(对于光化辐射)区域的对应图案区域。光学光刻对准依赖于对应基板上的对准目标的图像而在光掩模上定位对准标记的图像，以及相关于基板移动光掩模，或相关于光掩模移动基板，以将光掩模(以及光掩模上的图案)对准基板(及基板上的结构)。光学对准目标具有受限的深度(例如约30纳米至约100纳米深的量级)的小的水平尺寸(例如约10纳米至约100纳米的量级)，以及具有低原子量(例如硅)的制造结构。
通过当在直写工艺中电子束扫过抗蚀剂层时关闭及开启电子束，使电子束光刻在基板上的抗蚀剂层中(以电子束辐射)形成图像。电子束光刻的对准仰赖在基板上定位位置，其通过对应电子束曝光机台中电子束的起始位置，用扫描式电子显微镜(SEM)成像背散射电子。因此，可以在任何特定时间决定直接在电子束路径的基板上的x-y位置。根据本发明的实施例的电子束对准目标呈现相对于周围基板区域的大的地形(topographical)对比(大且深)，以增加背散射电子的数目，该背散射电子是用来产生供标记电子束的SEM图像。
光致抗蚀剂定义为当暴露于光化紫外辐射时，会经历改变其在显影液中溶解度的化学反应的一种聚合组成物。电子束抗蚀剂定义为当暴露于电子束时，会经历改变其在显影液中溶解度的化学反应的一种聚合组成物。抗蚀剂定义为当暴露于光化紫外辐射或电子束时，会经历改变其在显影液中溶解度的化学反应的一种聚合组成物。在之后任何时候称为光致抗蚀剂或电子束抗蚀剂时，可以抗蚀剂取代之。
虽然本发明的实施例使用绝缘体上硅(SOI)基板来说明，本发明的实施例同样可应用在体硅基板。体硅基板不包括埋藏氧化(BOX)层。在工业中，对于半导体基板、体硅或SOI的通用名称为“晶片(wafer)”，且“基板”及“晶片”两术语可在工业中交互使用。“集成电路”及“集成电路芯片”的术语可交互使用。
图1A至1P为根据本发明的实施例，示出在同一基板上制造电子束对准目标、光学对准目标及示例场效应晶体管(FET)的剖面图。在图1A中，SOI基板(或晶片)100包括主体(或操作物(handle))105、在主体顶上的BOX层110及在BOX层顶上的硅层115。BOX层110包括二氧化硅。在一个示例中，主体105为单晶硅。在一个示例中，硅层115为单晶硅。在一种方法中，SOI晶片的形成是通过将氧离子注入单晶硅晶片及退火，以形成埋藏二氧化硅层。在另一种方法中，SOI晶片的形成是通过将两硅晶片的顶表面氧化、将氧化的表面接触放置、退火以将晶片接合在一起，以及之后通过例如化学机械抛光(CMP)，以从晶片的底部移除硅。
在硅层115的顶表面上形成第一垫层120。在第一垫层120的顶表面上形成第二垫层125。在第二垫层125的顶表面上形成硬掩模层130。在一个示例中，第一垫层120为二氧化硅。在一个示例中，第二垫层125为氮化硅。在一个示例中，硬掩模层130为二氧化硅。在一个示例中，BOX层110为约50纳米至约300纳米厚。在一个示例中，硅层115为约30纳米至约200纳米厚。在一个示例中，第一垫层120为约2纳米至约20纳米厚。在一个示例中，第二垫层125为约5纳米至约150纳米厚。在一个示例中，硬掩模层130为约50纳米至约145纳米厚。
在图1B中，在硬掩模层130的顶表面上形成图案化光致抗蚀剂层135，且开口140用光学光刻形成于光致抗蚀剂层中，以暴露在开口底部中的硬掩模层区域。此光学光刻步骤定义随后将形成的电子束对准目标的位置及水平几何形状。
在图1C中，使用图案化光致抗蚀剂层135(参见图1B)来蚀刻硬掩模层130，以形成开口145于硬掩模层中，且移除光致抗蚀剂层。或者，也可以留下在蚀刻硬掩模层130之后任何存留的光致抗蚀剂层135，从而被根据图1D在下文描述的操作完全消耗，或者在这些操作之后移除任何存留的抗蚀剂层。第二垫层125的区域暴露于开口145的底部中。
在图1D中，通过蚀刻穿透第二垫层125、第一垫层120、硅层115、BOX层110至主体105中，以形成沟槽150。在第一垫层120与BOX层110为二氧化硅且第二垫层125为氮化硅的示例中，将提供蚀刻沟槽150的两示例方法。第一方法中，在一个步骤中，使用CF4作为反应气体的反应性离子蚀刻(RIE)被用来蚀刻沟槽150。在第二方法中，使用四个步骤。在第一步骤中，使用CHF3作为反应气体的RIE被用来蚀刻穿透第二垫层125及第一垫层120。在第二步骤中，使用HBr作为反应气体的RIE被用来蚀刻穿透硅层115。在第三步骤中，使用CHF3作为反应气体的RIE被用来蚀刻穿透BOX层110。在第四步骤中，使用HBr作为反应气体的RIE被用来蚀刻至主体105中。如图1D所示，在沟槽150的蚀刻期间，移除所有的硬掩模130(参见图1C)，且移除大部分的第二垫层120。然而，在极端的例子中，可在蚀刻沟槽150之后存留一层硬掩模层130及所有第一及第二垫层115及120，而在另一个相反的极端例子中，至少一层第一垫层120应该存留，以保护硅层115的顶表面，防止在沟槽150的蚀刻期间被攻击。如前所述，任何存留的抗蚀剂层135(参见图1C)在此时被移除。
在图1E中，任何存留的硬掩模层(参见图1C)以及第一及第二垫层120及125(参见图1D)被移除(例如通过湿蚀刻或湿蚀刻及RIE的结合)。沟槽150自硅层115的顶表面160延伸深度D1，且具有至少一水平方向的最小宽度W1的水平几何形状。在一个示例中，W1约从100纳米至约10微米，且D1约从500纳米至5微米。
在图1F中，形成沟槽衬层。沟槽衬层包括第一层165及第二层170，在硅层115的所有暴露表面上及沟槽150的所有暴露表面上形成第一层165，在第一层165的所有暴露表面上形成第二层170。沟槽衬层可包括任何数目的单独的层。在一个示例中，第一层165为二氧化硅。在一个示例中，第二层170为氮化硅。在一个示例中，第一层165为约2纳米至约20纳米厚。在一个示例中，第二层170为约5纳米至约150纳米厚。
在图1G中，一层高原子量(Z)材料175沉积于第二层170上方，填充(如所示)或部分填充沟槽150。在一个示例中，高Z材料为具有原子量大于硅(约28amu)的材料，优选具有约40或以上的原子量。在一个示例中，材料175为金属。在一个示例中，材料175优选为锗化钨。在一个示例中，材料175优选为钨，其可由化学气相沉积(CVD)所形成。
在图1H中，实施CMP，其消耗所有或一些的层165及170。在图1H中，留存一些的层170及所有层165。
在图1I中，材料175(参见图1H)被凹陷低于沟槽150顶部至厚度T1，以形成电子背散射层178。在一个示例中，电子背散射层178被凹陷低于BOX层110的层级(当使用SOI基板时)。若电子背散射层178为钨，可使用RIE工艺或湿蚀刻工艺(例如过氧化氢)来实施凹陷。在一个示例中，T1在约200纳米至约1微米之间。
在图1J中，形在沟槽150中的电子背散射层178上方成选择性的应力释放层180。在一个示例中，当电子背散射层178为钨(或其他金属)，应力释放层180为硅化钨(或金属硅化物)。可由沉积硅化物层(例如非晶硅或多晶硅)，之后高温退火(基于金属而变化，示例为对于NiSi约400℃、对于CoSi约400℃、对于WSi约700℃)，之后由湿蚀刻移除未反应的钨(或金属)，以形成硅化物。优选对于电子背散射层178使用金属，及对于帽盖层180使用金属硅化物，以如以下所述减少电子背散射层178及帽盖层185之间的应力。
在图1K中，形成帽盖层185，填充沟槽150。在一个示例中，帽盖层185为介电材料。在一个示例中，帽盖层185为二氧化硅，可由CVD或等离子体增强CVD所形成，或为TEOS氧化物。
在图1L中，实施CMP使移除过多的帽盖层，以形成电子束对准目标190。之后，实施清洁来移除污染物，尤其是任何金属污染物。在一个示例中，实施硫酸/硝酸清洁/水漂洗，之后实施盐酸清洁/水漂洗。
在图1M中，移除任何留存的第一及第二层165及170(例如当第一及第二层165及170分别为氮化硅及氧化硅，通过热磷酸蚀刻及氢氟酸基的蚀刻剂移除)。
在图1N中，在硅层115及电子束对准目标190上方形成新的第一垫层195，及在第一垫层195上方形成新的第二垫层200。在一个示例中，第一垫层195为二氧化硅。在一个示例中，第二垫层200为氮化硅。在一个示例中，第一垫层195为约2纳米至约20纳米厚。在一个示例中，第二垫层200为约5纳米至约150纳米厚。
电子束对准目标190将从电子背散射层178背散射电子。电子束对准目标190呈现较大的原子量，且因此电子背散射在SEM模式中相对于在集成电路芯片初期工艺(例如前端工艺；FEOL)的标准硅及硅基膜形成对比。
如图1O所示，在此时可形成光学对准目标，或可与第一光学定义制造层级同时形成。在一个示例中，第一光学定义制造层级为介电质填充沟槽隔离层级，如图1P所示。
在图1O中，通过光学光刻工艺将光学对准目标205形成于硅层115中，该光学光刻工艺包括涂布光致抗蚀剂层、通过对准电子束对准目标190的光掩模使光致抗蚀剂层曝光、将曝光的光致抗蚀剂层显影以图案化该光致抗蚀剂层，之后蚀刻穿透第一及第二垫层195及200至硅层115中(未显示于图1O，见图1O)，之后移除光致抗蚀剂层。在一个示例中，当第二垫层200为氮化硅，可使用以CHF3作为反应气体的RIE来蚀刻第二垫层。在一个示例中，当第一垫层195为二氧化硅时，可使用以CHF3作为反应气体的RIE来蚀刻第一垫层。在一个示例中，可使用以HBr作为反应气体的RIE来蚀刻至硅层115中。第一及第二垫层195及200在后续的工艺步骤中保护电子束对准目标190。
光学对准目标205自硅层115的顶表面160延伸深度D2，且具有至少一水平方向的最小宽度W2的水平几何形状。在一个示例中，W2从约100纳米至约5000纳米，且D2从约10纳米至约500纳米。在图1O所述的示例中，D2可等于但不大于硅层115的厚度。在第一示例中，光学对准目标205延伸至硅层115中，但不接触BOX层110。在第二示例中，光学对准目标205延伸至硅层115中且接触BOX层110。电子束对准目标175可与光学对准目标205相同尺寸比较大或比较小(就表面面积来说)。
在图1P中，浅沟槽隔离(STI)210与光学对准目标205及硅层115同时形成(穿过第一及第二垫层195及200，见图1O，其之后被移除)，且浅沟槽隔离(STI)210下达BOX层110。在一个示例中，STI结构的第一区域可通过对准电子束对准目标190的光学光刻工艺所形成，而STI结构的第二区域可通过对准电子束对准目标190的电子束光刻工艺所形成。这两种光刻工艺都包括光刻定义STI图案于抗蚀剂中、蚀刻沟槽穿透第一及第二垫层195及200(见图1O)及硅层115、移除抗蚀剂层、沉积绝缘物以溢填充沟槽，且之后实施CMP。沟槽绝缘物也沉积于光学对准目标205中。在一个示例中，沟槽绝缘物为CVD氧化物。在一个示例中，沟槽绝缘物为四乙氧基硅烷(TEOS)氧化物。在SOI基板，STI 210向下延伸至物理接触BOX层110。在体硅基板的例子中，STI 210延伸一设定距离至体硅基板中。
同样也在图1P中，FET 215包括在沟道区域225相对侧的源极/漏极220、以栅极介电质230与沟道区域分隔的栅极电极235，以及形成的选择性间隙壁240。之后，形成层间介电层245，且导电源极/漏极接触250及导电栅极电极接触255形成于层间介电层中。在一个示例中，接触250及255以金属镶嵌工艺所形成。
金属镶嵌工艺是一种工艺，其中在介电层中形成线沟槽、通路孔或接触开口，在介电质的顶表面上沉积具有足够厚度的电导体来填充沟槽，且实施CMP工艺来移除过多的导体，且使得导体的表面与介电层的表面为共平面，以形成金属镶嵌线、通路孔或接触。
一般而言，包含导电的线及通路孔的附加介电层形成于介电层245上方，以将单独的半导体装置布线为集成电路。
在FET 215的制造中，FET及接触的某些特征可以在使用电子束对准目标190的电子束光刻步骤中形成，以及FET及接触的某些特征可以在使用光学对准目标205的光学光刻步骤中形成。所有的电子束光刻步骤使用电子束对准目标190。最常见的是，光学光刻步骤使用光学对准目标205，或使用形成在光学对准目标205之后其他后续形成的光学目标。这些后续形成的光学对准目标可对准电子束对准目标190、光学对准目标205或其他已对准光学对准目标205的光学对准目标。FET 215并非相对于电子束对准目标190或光学对准目标205调整尺寸比例。
FET 215应视为可形成于基板100中或基板100上的器件的示例，包括但非限定于二极管、双极晶体管、硅锗晶体管、其他异质结晶体管、电阻器、电容器及电感器。在此也可以理解的是，有许多生产半导体器件所需的光刻制造步骤，及有许多将这些器件互连为集成电路所需的光刻制造步骤，以及所有光刻步骤对准或电子束对准目标190、光学对准目标205或两者，如参考图3在以下描述。
图2示出根据本发明的实施例的电子束对准目标可采取的各种几何形状。在图2中，示出了示例的水平几何形状(即俯视图、平面图)电子束对准目标。电子束对准目标190A是方形，每边具有长度W1。电子束对准目标190B是矩形，最短边具有长度W1。电子束对准目标190C是“L”形，“L”的“足”具有长度W1。电子束对准目标190D是十字形，每一十字形的具有宽度W1。电子束对准目标190E是方环，每一外边具有长度W1。
现在，最大光学区域的尺寸约20毫米乘以约20毫米，而可印制的最大电子束区域的尺寸约0.3毫米乘以0.3毫米。在约10毫米乘以约10毫米的单集成电路芯片的示例中，仅需要一个光学曝光区域及约1200个对应电子束曝光区域。在许多例子中，当光学曝光区域足以大于芯片尺寸，则可以同时在同一光学曝光区域中印制许多芯片。
现在，光学光刻可印制的图案的最小节距约200纳米，而电子束光刻可印制的图案的最小节距约70纳米。因此，在包含甚至少量的具有小于200纳米的节距的特征的层级上，也必须使用电子束光刻。对于制造包含光学光刻可印制的图案节距及光学光刻不可印制但电子束光刻可印制的图案的层级有利的是，以光学光刻工艺印制光学光刻可印制的区域，以电子束光刻工艺印制光学光刻不可印制的区域，而非以电子束光刻来印制整个制造层级。
图3为根据本发明的实施例的示例的集成电路芯片的俯视图，示出光学及电子束曝光区域及光学及电子束对准目标之间的水平空间关系。在图3中，曝光区域300被分为多个(如图3所示的4个)集成电路芯片，每一个集成电路芯片都包含光学对准目标205。每个集成电路芯片305分为多个(如图3所示的4个)有效电子束曝光区域310。然而，不是每个电子束曝光区域310包括电子束对准目标190，仅在选择的电子束曝光区域。
仅那些电子束光刻工艺会实施的电子束曝光区域包含电子束对准目标190。在那些没有电子束对准目标190的区域，只会实施光学光刻工艺。然而，可以了解的是光学光刻工艺可在包含电子束对准目标190的电子束曝光区域中实施。
图3中的集成电路305的俯视图也已知为集成电路305的底平面图、底平面设计或底平面布局，且电子束对准目标190、光学对准目标205及所有集成电路结构及集成电路305的所有制造层级的特征(未显示于图3)设置于位置，所述位置相关于电子束对准目标190的位置(且因此相关于光学对准目标175及彼此相关)，且电子束对准目标190、光学对准目标205及所有集成电路结构及集成电路305的所有制造层级的特征具有绘制在底平面图上一组X-Y座标上的坐标值。
在此需注意的是，每一包含电子束对准目标190的电子束曝光区域310不需要以电子束光刻印制，只有那些光学光刻不可印制的图案间距需要以电子束光刻印制。然而，如前所述，用在制造不同层级的所有电子束对准目标190，在制造工艺的一开始就一起制造。可包含将使用电子束光刻的区域的集成电路上的制造层级的示例包括但非限定于STI层级(因为硅区域被定义以及STI区域)、FETs的栅极电极层级、双极晶体管的发射极层级、接触层级(器件及第一真实布线层级之间的互连层级)，以及第一布线层级。
图4为根据本发明的实施例，使用光学及电子束光刻来制造一种集成电路的流程图。在步骤320，在任何光刻定义制造层级，在以电子束光刻处理的集成电路芯片的所有区域中的半导体基板中形成电子束对准目标。
在步骤325中，将第一光学对准目标对准选择性形成于对准电子束对准目标的基板中。如果光学对准目标未形成于步骤320中，则在任一步骤335A、335B或335C的第一时间，光学对准目标形成，对准电子束对准目标与第一光刻层级集成电路图像。
接着在步骤330中，涂布抗蚀剂层于基板。之后，方法进行到步骤335A、335B或335C。如果方法进行到步骤335A或335B，则使用双曝光抗蚀剂(即通过电子束或光可曝光的抗蚀剂)。若方法进行到步骤335C，则可使用双曝光抗蚀剂或光致抗蚀剂(即可光曝光的抗蚀剂)。
在步骤335A中，实施使用电子束对准目标的电子束光刻曝光，之后实施使用先形成的光学对准目标或使用电子束对准目标的光学光刻曝光。此方法之后进行到步骤340。
在步骤335B中，实施使用先形成的光学对准目标或使用电子束对准目标的光学光刻曝光，之后实施使用电子束对准目标的电子束光刻曝光。此方法之后进行到步骤340。
在步骤335C中，实施使用先形成的光学对准目标或使用电子束对准目标的光学光刻曝光。此方法之后进行到步骤340。
在步骤340中，将抗蚀剂进行曝光、显影、蚀刻、离子注入或实施其他工艺，之后将抗蚀剂移除。如果这是集成电路芯片的第一光刻定义制造层级(例如定义STI的层级)，且如果尚未形成第一光学对准目标，则步骤340定义第一光学对准目标于基板中。如果在步骤345中形成第一光学对准目标，则其可以电子束光刻或光学光刻来定义。
在步骤345中，决定是否需要另一光刻定义制造层级。如果需要另一制造层级，则方法回到步骤330，否则完成集成电路芯片的光刻定义制造层级的方法。
然而，如果选择性且以电子束曝光单层抗蚀剂，则可在相同制造层级实施两“抗蚀剂”工艺。在第一示例中，电子束光刻工艺的实施是使用电子束抗蚀剂及电子束对准目标、显影电子束抗蚀剂、及转移电子束抗蚀剂中的图案至基板或基板上的层中。之后，光学光刻工艺的实施是使用光致抗蚀剂及电子束对准目标或光学对准目标、显影光致抗蚀剂、及将光致抗蚀剂中的图案转移至基板或基板上的层中。在第二示例中，光学光刻工艺的实施是使用光致抗蚀剂及电子束对准目标或光学对准目标、显影光致抗蚀剂及将光致抗蚀剂中的图案转移至基板或基板上的层中。之后，电子束光刻工艺的实施是使用电子束抗蚀剂及电子束对准目标、显影电子束抗蚀剂、及将电子束抗蚀剂中的图案转移至同一基板或基板上的层中。
因此，本发明的实施例提供一种光学与电子束光刻制造层级的共对准的对准目标及方法。
为了理解本发明，在以上给出了本发明的实施例的说明。可以了解的是本发明并非限定于这里所述的特定实施例，而可为本领域的技术人员所明显在不脱离本发明的范围可以能够有各种修改、排列及替代。因此，在此旨在将所附权利要求覆盖落在本发明的精神及范围中的所有修改及改变。

Claims (12)

1.一种混合光学与电子束光刻制造层级的共对准的方法，包括：
在基板中形成电子束对准目标，所述电子束对准目标包括在沟槽的底部中的电子背散射层，及在所述电子背散射层顶上且填充所述沟槽的帽盖层；
在形成所述电子束对准目标之后，在所述基板中形成光学对准目标，相关于所述基板中所述电子束对准目标的位置，所述光学对准目标位于所述基板中的预定位置；
在所述基板上形成抗蚀剂层；
将光掩模对准所述光学对准目标或所述电子束对准目标，所述光掩模具有透光及不透光区域的第一图案，所述第一图案代表集成电路的制造层级的第一组特征；
将所述抗蚀剂层通过所述光掩模而暴露于光化辐射，以在所述抗蚀剂层中形成选择性曝光区域，所述不透光区域阻挡所述光化辐射，且所述透光区域透射所述光化辐射；
相关于所述电子束对准目标的所述位置而设置电子束的起始位置；
将所述抗蚀剂层暴露于第二图案的所述电子束，以在所述抗蚀剂层中形成电子束曝光区域，所述第二图案代表所述集成电路的所述制造层级的第二组特征；以及
显影所述抗蚀剂层，以转移所述第一及第二图案至所述抗蚀剂层中的抗蚀剂图案。
2.如权利要求1所述的方法，其中所述电子背散射层包括金属。
3.如权利要求1所述的方法，其中所述电子束对准目标还包括所述电子背散射层及所述帽盖层之间的应力减小层。
4.如权利要求3所述的方法，其中所述电子背散射层包括金属，以及所述应力减小层包括金属硅化物。
5.如权利要求1所述的方法，还包括：
将所述抗蚀剂图案转移到所述基板中或转移到形成于所述基板上的一层中。
6.如权利要求1所述的方法，其中将所述光掩模对准所述光学对准目标或者所述电子束对准目标的所述步骤包括分别相对于所述光学对准目标或者所述电子束对准目标而在所述光掩模上设置对准标记。
7.如权利要求1所述的方法，其中：
(i)将所述抗蚀剂层暴露于光化辐射是在将所述抗蚀剂层暴露于所述电子束之前实施；或
(ii)将所述抗蚀剂层暴露于所述电子束是在将所述抗蚀剂层暴露于光化辐射之前实施。
8.如权利要求1所述的方法，还包括：
将所述基板的表面分成有效电子束曝光区域；以及
仅在包括特征的所述基板的每一区域中形成附加电子束对准目标，所述特征为所述第二组特征的成员，并具有在所述基板上的位置，所述位置对应所述有效电子束曝光区域中的位置。
9.如权利要求1所述的方法，其中所述电子束对准目标占用的沿所述基板的顶表面测量的面积为所述光学对准目标占用的沿所述基板的所述顶表面测量的面积的25至100倍。
10.一种方法，包括：
形成电子束对准目标于基板中，所述电子束对准目标包括在沟槽的底部中的电子背散射层，及在所述电子背散射层顶上且填充所述沟槽的帽盖层；
在形成所述电子束对准目标之后，形成光学对准目标于所述基板中，所述光学对准目标位于相关于所述基板中的所述电子束对准目标的位置的所述基板中的预定位置；
形成光致抗蚀剂层于所述基板上；
将光掩模对准所述光学对准目标或者所述电子束对准目标，所述光掩模具有透光及不透光区域的第一图案，所述第一图案代表集成电路的制造层级的第一组特征；
将所述光致抗蚀剂层通过所述光掩模而暴露于光化辐射，以形成具有曝光及未曝光区域的曝光光致抗蚀剂层，所述不透光区域阻挡所述光化辐射，及所述透光区域透射所述光化辐射；
将所述光致抗蚀剂层显影，以转移所述第一图案至所述曝光光致抗蚀剂层；
形成电子束抗蚀剂层于所述基板上；
相关于所述电子束对准目标的所述位置而设置电子束的起始位置；
将所述电子束抗蚀剂层暴露于第二图案的所述电子束，以形成具有曝光及未曝光区域的曝光电子束抗蚀剂层，所述第二图案代表所述集成电路的所述制造层级的第二组特征；以及
将所述曝光电子束抗蚀剂层显影，以转移所述第二图案至所述曝光电子束抗蚀剂层。
11.如权利要求10所述的方法，其中所述光学对准目标为所述第一组特征中的特征。
12.如权利要求10所述的方法，其中所述电子背散射层包括金属，以及还包括在所述电子背散射层及所述帽盖层之间的金属硅化层。
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