CN102347212A - 在具有多个沟槽的半导体基板上形成层的方法 - Google Patents

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Abstract

本申请描述了一种制造半导体器件的方法。提供具有多个沟槽的基板。该多个沟槽包括具有不同宽度的沟槽。在包括多个沟槽的基板上形成第一层。第一层的形成在叠加在沟槽(例如，宽沟槽)上的区域中在第一层中产生凹陷。在凹陷中形成第二层。第一层被蚀刻，同时第二层保留在凹陷中。该第二层可以防止凹陷区域的厚度进一步减小。在一个实施例中，第一层是多晶硅并且第二层是光刻胶的BARC。

Description

在具有多个沟槽的半导体基板上形成层的方法
技术领域
本发明涉及一种半导体的制造方法。
背景技术
随着集成电路(IC)材料和设计上的技术进步，已经能够制造出具有更小和更复杂的部件的集成电路。随着技术节点的减少，集成电路的制造面临许多挑战。一个这样的挑战就是当具有不同长宽比的部件紧密排列在基板上时，产生地形(topographical)问题。例如，器件设计可能要求在具有不同长宽比的多个沟槽中形成一层材料。然而，由于微负载效应，导致保持均匀性和/或控制形成在沟槽中的材料很困难。例如，蚀刻处理在不同的尺寸下具有不同的蚀刻率。因此，较宽的沟槽与较窄的沟槽可能具有不同的蚀刻性质。这样，应用类似处理方法可以根据地形提供不同的结果。这可能导致基板上的均匀性很差。例如，即使同时进行处理，在宽沟槽和邻近窄沟槽中所设置的材料的厚度也可能差几千埃。
这样，希望存在一种形成一层半导体器件的改进方法，其中，该层形成在具有不同尺寸的多个部件(例如，沟槽)的基板上。
发明内容
针对相关技术中存在的一个或多个问题，本发明的目的在于提供一种形成一层半导体器件的改进方法，其中，该层形成在具有不同尺寸的多个部件(例如，沟槽)的基板上。
根据本发明的一种制造半导体器件的方法，包括：
提供基板，其中，所述基板包括具有第一宽度的第一沟槽和具有第二宽度的第二沟槽，其中，所述第一宽度大于所述第二宽度；
在包括所述第一沟槽和所述第二沟槽的所述基板上形成第一层，其中，所述第一层的形成在覆盖在所述第一沟槽上的区域中的所述第一层中形成凹陷；
在所述凹陷中形成第二层；以及
对所述第一层进行蚀刻，其中，在蚀刻所述第一层期间所述第二层保留在所述凹陷中。
根据本发明的方法，其中，所述第一层是多晶硅。
根据本发明的方法，其中，所述第二层包括底部抗反射涂层(BARC)材料和光刻胶中至少之一。
根据本发明的方法，其中，在所述凹陷中形成所述第二层包括：
在所述第一层上形成共形层，其中，所述第一层具有厚度减小的区域；
对所述共形层进行蚀刻，使得其仅设置在所述第一层的厚度减小的区域中。
根据本发明的方法，进一步包括：
在蚀刻所述第一层后，将所述第二层从所述基板上除去。
根据本发明的方法，进一步包括：
在除去所述第二层之后，对所述第一层执行第二蚀刻。
根据本发明的方法，其中，所述凹陷的深度为大约0.9μm。
根据本发明的方法，其中，蚀刻所述第一层包括去除大约4000埃至大约5000埃之间的材料。
根据本发明的一种方法，包括：
提供具有宽沟槽和浅沟槽的半导体基板；
在包括所述宽沟槽和所述浅沟槽的所述半导体基板上形成多晶硅层，其中，形成所述多晶硅层包括在覆盖在所述宽沟槽上的所述多晶硅层中形成凹陷；
在所述凹陷中形成第一部分材料，其中，所述第一部分材料包括底部抗反射涂层(BARC)材料和光刻胶中至少之一；以及
对所述多晶硅层进行回蚀刻，同时所述第一部分材料的一部分设置在所述凹陷中。
根据本发明的方法，其中，所述第一部分材料的厚度大约是1500埃。
根据本发明的方法，其中，所述回蚀刻的多晶硅层比回蚀刻之前的多晶硅层的表面具有更平坦的表面。
根据本发明的方法，进一步包括：
将所述第一部分材料从所述半导体基板上除去。
根据本发明的方法，进一步包括：
在将所述第一部分材料从所述半导体基板上除去之后，在所述回蚀刻了的多晶硅层上沉积第二层多晶硅。
根据本发明的方法，进一步包括：
在将所述第一部分材料从所述半导体基板上除去之后，在回蚀刻了的多晶硅层上执行第二蚀刻处理。
根据本发明的方法，其中，所述第二蚀刻处理在所述宽沟槽中提供基本上与所述窄沟槽中相同厚度的多晶硅。
根据本发明的制造方法，包括：
提供半导体基板；
在所述半导体基板上形成多晶硅层；
在上覆盖所述多晶硅层的所述半导体基板上形成有机材料层；以及
蚀刻所述多晶硅层，同时使用所述有机材料层作为所述多晶硅层的第一区域的保护元件。
根据本发明的方法，进一步包括：
在形成所述多晶硅层之前，蚀刻所述半导体基板中的多个沟槽。
根据本发明的方法，其中所述多晶硅层的第一区域叠加在形成于所述半导体基板中的宽沟槽上。
根据本发明的方法，进一步包括：
在蚀刻所述多晶硅层之前，从所述多晶硅层的第二区域去除所述有机材料层。
根据本发明的方法，其中，所述第二区域叠加在形成于所述半导体基板中的窄沟槽上。
综上所述，根据本发明可在具有不同长宽比的多个沟槽中形成一层材料，并且，该层材料可保持均匀性和/或控制形成在沟槽中
附图说明
图1是形成一层半导体器件的方法的实施例的流程图。
图2是示出了图1的方法的一个实施例的流程图。
图3、图4、图5、图6、图7、图8、图9和图10是对应于图2的步骤的半导体器件的横截面图。
具体实施方式
本发明总地来说涉及在基板上形成半导体器件，更具体地来说，涉及在包括具有不同尺寸的沟槽的基板上形成一层材料的方法。然而，应该明白，以下公开提供了多个不同实施例或实例，用于实现本发明的不同部件。为简化本公开，以下对组件和布置的具体实例进行描述。当然，这些仅仅是实例，而不旨在构成限定。另外，本公开可能在多个不同实例中重复使用参考编号和/或字母。这种重复的目的是简化以及清晰，并且其本身并不表示所述不同实施例和/或配置之间的关系。另外，在以下描述中，在第二部件上形成第一部件，接下来可以包括第一和第二部件直接接触的实施例，也可以包括在第一和第二部件之间插入附加部件，从而使第一和第二部件不直接接触的实施例。作为实例，形成在基板上的部件可以包括形成在基板上、上方、和/或其中的部件。而且，贯穿本披露使用相关术语(例如，较宽、宽、窄沟槽)。这些术语仅是相关的，并不旨在表达具体尺寸。
参考图1，所示为方法100的流程图。方法100提供形成一层半导体器件的方法。该方法100开始于框102，其中，提供基板。该基板包括多个沟槽。沟槽的长宽比可以改变，包括宽度和/或深度。在一个实施例中，沟槽具有基本相同的深度并且具有不同的宽度。这些不同宽度可以相对地描述为“宽”和“窄”。
该基板一般是半导体基板。在一个实施例中，该基板是晶体结构的硅基板(例如，晶圆)。该基板可以包括根据设计要求的多种掺杂配置(例如，P-型基板或者N-型基板)。基板的其他实例包括其他基础半导体，诸如，锗和金刚石；复合半导体，诸如碳化硅、砷化镓、砷化铟、或者磷化铟；和/或其他可能的混合物。该基板可选地可以包括外延层(epi层)，可以进行应变用于性能增强，和/或可以包括绝缘体上硅(SOI)结构。而且，该基板上可以包括形成在其上的一个或者更多部件，包括例如绝缘部件、注入区、栅结构、互连结构、和/或多种其他典型半导体器件部件或者其部分。
该沟槽可以形成在基板内，例如，沟槽可以是通过对硅基板中的硅进行蚀刻形成的开口。在其他实施例中，沟槽可以形成在基板本身上所形成的一个或者更多层中。
然后，该方法100继续到框104，其中，在基板上形成第一层。该第一层包括第一材料。在一个实施例中，该第一材料包括多晶硅，如以下参考图2的方法所述。然而，其他材料包含在本公开的范围内，并且根据所得到的半导体器件的设计所要求的进行选择。该第一层形成在基板上以及第一沟槽和第二沟槽内。该第一层可以是非平坦的。例如，该第一层的厚度可以在多个沟槽中的一个或多个之上减小。该厚度减小的区域在这里描述为凹陷。在一个实施例中，该第一层在一个或者多个沟槽之上具有凹陷，该一个或多个沟槽相对描述为“宽”。
接着，该方法100进行到框106，其中，在第一层上形成第二层。第二层包括第二材料，该第二材料相对于第一材料具有高蚀刻选择率。该第二层设置于第一层的凹陷区域上。在一个实施例中，第二材料包括共形涂膜(conformal coating film)，诸如，例如光刻胶或者底部抗反射涂层(BARC)(见图2中的实例)。然而，其他材料也在本公开的范围内，以被选择提供相对于第一材料的高蚀刻选择率。该第二层可以是共形涂膜，使得其以基本均匀的厚度覆盖第一层，并且随后从第一层的多个区域移去除。特别地，该共形涂膜可以从除了第一层的厚度减小的部分(例如，凹陷)之外的区域去除。
接着，该方法100进行到框108，其中，在第一层上执行蚀刻。该蚀刻可以是在第二层和第一层之间(即，第二层基本保持基本未被蚀刻)具有高选择率的湿式蚀刻和/或干式蚀刻处理。在对第一层进行蚀刻期间，第二层用作保护元件(或者掩模元件)(例如，掩盖第二层的一部分，使得其不以相同比率被蚀刻)用于第二层的一部分。该保护元件保护(例如，掩盖)第一层厚度减小的区域(例如，凹陷)。该第二层的保护元件可以允许第一层厚度减小(例如，凹陷)的区域不进一步减小厚度。这样，在蚀刻第一层之后，该第一层的平面性可以改进。
可以在基板上执行一个或者更多附加处理，包括对与第一和/或第二层进行附加蚀刻。典型处理如下面参考图2的实施例进行描述。在一个实施例中，对第一层选择性地进行蚀刻，同时第二材料保持在凹陷区域中。这样，该第二材料保护第一层厚度减小的区域。因此，在蚀刻处理之后，提供第一层的更平坦的表面。
现在参考图2，所示为方法200，该方法提供在具有多个沟槽的半导体基板上形成层的方法。该方法200提供方法100的一个实施例。图3、图4、图5、图6、图7、图8、图9和图10示出在对应于图2中的方法200的多个制造阶段的半导体器件的实施例的横截面图。
方法200开始于框202，其中，提供包含有多个沟槽的基板。在一个实施例中，该多个沟槽具有不同的宽度，并且具有基本相同的深度。该多个沟槽可以是浅沟槽和/或深沟槽。参考图3的实例，示出了基板302。包括宽沟槽304和多个窄沟槽306的多个沟槽设置在基板302上。
该基板302包括半导体基板。在一个实施例中，该基板302是具有晶体结构的硅基板(例如，晶圆)。该基板302可以根据设计需求包括多种掺杂配置(例如，P-型基板、N-型基板、或者外延基板)。基板302的其他实例包括其他基本半导体，诸如，锗和金刚石；复合半导体，诸如，碳化硅、砷化镓、砷化铟、或者磷化铟；和/或其他可能的混合物。该基板302可选地可以包括外延层(epi层)，可以进行应变用于性能增强，和/或可以包括绝缘体上硅(SOI)结构。而且，该基板302可以包括形成在其上的一个或多个部件，包括例如隔离部件、注入区、栅结构、互连结构、和/或多种其他典型半导体器件部件或者其部分。
宽沟槽304具有宽度w1。每个窄沟槽306都具有宽度w2。沟槽304和沟槽306都具有深度d1。在一个实施例中，深度d1在大约1μm和大约10μm之间。在进一步的实施例中，深度d1是大约2μm。(注意，沟槽304和沟槽306可以具有基本相同的深度d1，然而在其他实施例中，沟槽深度可以不同)。在一个实施例中，宽度w1可以在大约0.5μm和大约3μm之间。在进一步的实施例中，宽度w1可以是大约2μm。在一个实施例中，宽度w2可以在大约0.1μm和大约3μm之间。在进一步的实施例中，宽度w2可以是大约0.4μm。在一个实施例中，宽度w1可以比宽度w2宽大约5倍。该沟槽304和沟槽306可以用以下处理形成，诸如，使用适当的光刻处理对基板上的沟槽开口进行图案化并且在所限定的开口中对基板进行蚀刻。
接着，该方法200进行到框204，其中，在基板上形成多晶硅层，在沟槽中或上。该多晶硅层可以使用低-低压化学汽相沉积(LPCVD)、电浆辅助化学气相沉积(PE-CVD)和/或其他合适的方法形成。在一个实施例中，对多晶硅层进行掺杂。参考图4中的实例，多晶硅层402形成在基板302上。该多晶硅层402包括凹陷404。该凹陷404包括厚度减小的多晶硅层402的区域。该凹陷404具有深度d2。在一个实施例中，该深度d2在大约0.2μm和大约10μm之间。在进一步的实施例中，深度d2是大约0.9μm。凹陷404形成在宽沟槽304之上。在一个实施例中，凹陷404是多晶硅层的沉积/生长自然发生的结果，而并非有目的地形成的(例如，并非在单独处理步骤中形成)。多晶硅层402具有厚度t1。在一个实施例中，厚度t1在大约5kA和30kA之间。在进一步的实施例中，该多晶硅层402的厚度t1为大约15kA。
接着，方法200进行到框206，其中，在多晶硅层上形成共形涂膜。该共形涂膜可以包括光刻胶或者底部抗反射涂层(BARC)材料。该共形涂层对于多晶硅层具有高度蚀刻选择率。在一个实施例中，该共形涂膜包括有机材料。该共形涂层可以使用旋转涂布、漂洗处理、烘烤处理、和/或其他合适的方法形成。参考图5的实例，层502形成在基板302上。该层502具有基本上均匀的厚度t2。在一个实施例中，该厚度t2在大约1000埃(A)和大约2000A之间。在进一步的实施例中，厚度t2是大约1500A。如图5所示，层502设置在凹陷404内。层502可以部分地或完全填充凹陷404。在一个实施例中，层502是BARC层。在一个实施例中，层502是光刻胶。
接着，方法200进行到框208，其中，执行对共形涂层的第一蚀刻。该蚀刻可以是干蚀刻和/或湿蚀刻，提供对于多晶硅层具有高蚀刻选择率(即，多晶硅层基本不被蚀刻)。在一个实施例中，该蚀刻包括干蚀刻，该干蚀刻包括氯气蚀刻剂和/或氧气蚀刻剂。在一个实施例中，该蚀刻参数包括：在大约4mT和大约80mT之间的压力，在大约100Ws和大约400Ws之间的电源功率，在大约0和大约400Wb之间的偏置功率，以及Cl2/O2/HBr/N2的蚀刻剂，然而许多其他实施例也是可能的。典型蚀刻选择率提供大约2000-3000埃/分钟的共形涂膜(例如，BARC)蚀刻率和大约0埃/分钟(即可以忽略不计)的多晶硅蚀刻率。参考图6的实例，对层502(见图5)进行蚀刻，使得共形涂膜材料仅保留在凹陷404内，如材料602所示。该材料602可以完全或者部分填充凹陷404。
接着，该方法200进行到框210，其中，对多晶硅层进行蚀刻。该蚀刻可以是干蚀刻(例如，等离子体蚀刻等)和/或湿蚀刻，提供对于共形涂层的高蚀刻选择率(即，BARC/PR层基本上不被蚀刻)。在一个实施例中，该蚀刻包括等离子体蚀刻，该等离子蚀刻包含氯气蚀刻剂、溴化氢蚀刻剂、和/或氧气蚀刻剂。蚀刻参数包括：在大约4mT和大约80mT之间的压力，在大约100Ws和大约400Ws之间的电源功率，在大约0和大约400Wb之间的偏置功率，以及SF6/CF4/Cl2/O2/HBr的蚀刻剂，然而许多其他实施例也是可能的。所蚀刻的多晶硅的量可以根据凹陷深度(例如，凹陷404)来确定。在一个实施例中，蚀刻大约1kA和大约7kA之间的多晶硅。参考图7的实例，对多晶硅层402(图6)进行回蚀刻，使得其如具有厚度t3，多晶硅层702所示。该厚度t3小于t1，如以上参考图4所述。在一个实施例中，t3在大约1000A和大约7000A之间，小于厚度t1。材料602设置在凹陷404上(包括蚀刻多晶硅层期间)。该材料602从蚀刻处理开始保护凹陷404，因此对于叠加在较宽沟槽和凹陷404上的区域上控制多晶硅的损耗。
在框210中的回蚀刻处理中去除的多晶硅的量可以根据期望在沟槽内(例如，在宽沟槽内)得到的多晶硅的厚度来确定。回蚀刻的多晶硅层越多，保留在较宽沟槽内的多晶硅的相对量就越多。换句话说，t3和t1之间的差越大，厚度t4相对于厚度t5(见图10)越大。如果将多晶硅层回蚀刻到较少量，将有较少的多晶硅保留在宽沟槽中。
接着，该方法200进行到框212中，其中，将共形涂层(例如，在框208的蚀刻之后保留材料)从基板上除去(例如，冲刷掉)。在一个实施例中，在基板上没有保留共形涂层。在一个实施例中，使用等离子体蚀刻除去保留的共性涂层的材料，该等离子体蚀刻包含有氯气蚀刻剂、氧气蚀刻剂、HBr、和/或氮气。一种典型除去处理包括以下参数：在大约4mT和大约80mT之间的压力，在大约100Ws和大约400Ws之间的电源功率和在大约0和大约400Wb之间的偏置功率，以及Cl2/O2/HBr/N2的蚀刻剂，然而许多其他实施例也是可能的。参考图8的实例，保留的共形涂层材料(例如，材料602)已经从基板上除多晶硅702的表面之外除去。表面802相比于沉淀后的多晶硅层402(见图4)具有改进的平面性。凹陷804保留在多晶硅层702上。该凹陷804具有深度d3，其小于深度d2。在一个实施例中，深度d3在大约0.1μm和大约2μm之间。在其他实施例中，多晶硅层702的表面802可以是基本上平坦的。
接着，方法200进行到框214，其中对多晶硅层执行随后的蚀刻。在一个实施例中，该蚀刻包括等离子体蚀刻，该等离子体蚀刻包含氯气蚀刻剂、溴化氢蚀刻剂、和/或氧气蚀刻剂。蚀刻参数包括：在大约4mT和大约80mT之间的压力，在大约100Ws和大约400Ws之间的电源功率，在大约0和大约400Wb之间的偏置功率，以及SF6/CF4/Cl2/O2/HBr的蚀刻剂，然而，许多其他实施例也是可能的。在一个实施例中，该蚀刻是通过结束点(end-point)模式控制的回蚀刻处理。该蚀刻结束点可以使用基板302(例如，硅)作为蚀刻停止而确定。参考图9中的实例，该多晶硅可以被蚀刻以形成多晶硅层902，同时填充沟槽304和沟槽306。
接着，方法200进行到框216，其中，在多晶硅上执行随后的蚀刻处理。该蚀刻处理可以是过度蚀刻步骤。过度蚀刻控制保留在沟槽中的多晶硅的深度，而该深度可以通过半导体器件的设计来确定。在一个实施例中，框214和框216可以进行组合。参考图10的示例，对多晶硅进行过度蚀刻，使得多晶硅1002保留在沟槽304和沟槽306中。该多晶硅1002具有厚度t4和厚度t5。在一个实施例中，t4基本上与t5相等。在一个实施例中，厚度t4和/或厚度t5在大约1000A和大约8000A之间。在进一步的实施例中，厚度t4和/或厚度t5是大约4000A。
在方法200的一个实施例中，框208、210、212、214、和/或216的蚀刻处理可以在相同的工具和/或相同的腔室(chamber)内执行。例如，框208、210、212、214、和/或216的处理可以在相同高密度等离子体蚀刻工具中执行。商用工具中的实例是由科林研发公司(Lam ResearchCorporation)制造的LAM TCP 9400或者应用材料公司(Applied Materials)制造的DPS。然而，其他多晶硅蚀刻系统是本领域已知的，并且包含在本公开的范围内。
在一个可选择的实施例中，在多晶硅层(框210)的回蚀刻处理之后，可以移除(框212)共形涂层(例如，BARC、光刻胶)并且随后的层可以形成在基板上。例如，附加多晶硅可以形成在回蚀刻多晶硅层(例如，图8所示的多晶硅层702)上。这样能够使得叠加多个沟槽的基板上形成多晶硅层，其具有改进的平面性。
方法200可以用于在处理集成电路或其部分期间，制造器件或者中间器件，该器件或者中间器件可以包括存储单元和/或其他逻辑电路、无源器件(诸如，电阻器、电容器、电感器)以及有源器件(诸如，P沟道场效应晶体管(PFET)、N沟道FET(NFET))、金属氧化物半导体场效应晶体管(MOSFET)、互补型金属氧化物半导体(CMOS)晶体管、双极型晶体管、高电压晶体管、高频晶体管、其他存储单元、以及其组合。
这样，所描述的方法能够以较好的控制性和均匀性对基板上的多个不同宽度的沟槽进行填充。具有蚀刻选择性的材料(例如，BARC)用于在一个或多个蚀刻处理期间保护目标材料(例如，多晶硅)的凹陷区域。因此，在多个沟槽(例如，宽的和窄的)内形成相同厚度(或者高度)的层。在一些实施例中，形成叠加在多个沟槽上的层，该层具有改进的平面性的表面。
尽管这里描述了提供对在多个沟槽之上和之内的材料的较好控制和/或均匀性。然而，还可以提供各种不同的其他实施例，这些实施例弥补了叠加半导体基板的其他部件的层的厚度差异，该厚度差异会带来变化的地形(topology)，从而由于微负载效应会产生不同的蚀刻处理比率。
在一个实施例中，提供了一种制造半导体器件的方法。在该方法中，所提供的基板包括第一沟槽和第二沟槽。第一沟槽的宽度大于第二沟槽。第一层形成在基板上以及第一沟槽和第二沟槽内。第一层的形成在叠加第一沟槽的区域中在第一层内形成凹陷。第二层形成在凹陷内。蚀刻第一层，同时第二层保留在凹陷内。在一个实施例中，在对厚度减小的区域进行蚀刻过程中，第二层保护第一层，从而可以实现平面性的改进(例如，凹陷缩小)。在一个实施例中，第一层是多晶硅。在一个实施例中，第二层是BARC。然而，也可以是其他实施例，从而提供第一层和第二层之间的高蚀刻选择率。在一个实施例中，在对第一层进行蚀刻之后，将第二层从基板除去。接着，可以执行第一层的进一步处理。
在另一实施例中，还描述了一种方法，该方法包括提供具有宽沟槽和窄沟槽的半导体基板。在包括宽沟槽和窄沟槽的半导体基板上形成多晶硅层。当形成多晶硅层时，在叠加在宽沟槽上的多晶硅层内形成凹陷。在凹陷内形成BARC层。接着，回蚀刻多晶硅层，同时BARC层在凹陷内。在一个实施例中，该BARC层随后从基板上除去。在进一步的实施例中，在除去BARC之后，在经过回蚀刻的多晶硅层中形成第二层多晶硅。在又一实施例中，在将BARC层从基板上除去之后，在经过回蚀刻的层上执行第二蚀刻处理。
在另一实施例中，描述了一种制造半导体的方法，该方法包括提供半导体基板。在基板上形成一层多晶硅。在叠加有多晶硅层的基板上形成一层有机材料。蚀刻该层多晶硅，同时使用有机材料作为用于该层多晶硅的第一区域的保护元件。在一个实施例中，该第一区域是叠加在形成于基板上的宽沟槽上的区域。在进一步的实施例中，该第一区域的多晶硅的厚度较小。
虽然前面的描述示出和描述了一个或多个实施例，本领域普通技术人员将会理解，可以在不脱离本公开的精神和范围的情况下，在形式上和细节上进行各种修改。因此，权利要求应该以宽泛的方式进行解释，符合本公开。

Claims (10)

1.一种制造半导体器件的方法，包括：
提供基板，其中，所述基板包括具有第一宽度的第一沟槽和具有第二宽度的第二沟槽，其中，所述第一宽度大于所述第二宽度；
在包括所述第一沟槽和所述第二沟槽的所述基板上形成第一层，其中，所述第一层的形成使得在覆盖所述第一沟槽上的区域中的所述第一层中形成凹陷；
在所述凹陷中形成第二层；以及
对所述第一层进行蚀刻，其中，在蚀刻所述第一层期间所述第二层保留在所述凹陷中。
2.根据权利要求1所述的方法，其中，所述第一层是多晶硅。
3.根据权利要求1所述的方法，其中，所述第二层包括底部抗反射涂层(BARC)材料和光刻胶中至少之一。
4.根据权利要求1所述的方法，其中，在所述凹陷中形成所述第二层包括：
在所述第一层上形成共形层，其中，所述第一层具有厚度减小的区域；
对所述共形层进行蚀刻，使得其仅设置在所述第一层的厚度减小的区域中。
5.根据权利要求1所述的方法，进一步包括：
在蚀刻所述第一层后，将所述第二层从所述基板上除去。
6.根据权利要求5所述的方法，进一步包括：
在除去所述第二层之后，对所述第一层执行第二蚀刻。
7.根据权利要求1所述的方法，其中，所述凹陷的深度为大约0.9μm。
8.根据权利要求1所述的方法，其中，蚀刻所述第一层包括去除大约4000埃至大约5000埃之间的材料。
9.一种方法，包括：
提供具有宽沟槽和窄沟槽的半导体基板；
在包括所述宽沟槽和所述窄沟槽的所述半导体基板上形成多晶硅层，其中，所述形成多晶硅层包括在覆盖所述宽沟槽上的所述多晶硅层中形成凹陷；
在所述凹陷中形成第一部分材料，其中，所述第一部分材料包括底部抗反射涂层(BARC)材料和光刻胶中至少之一；以及
对所述多晶硅层进行回蚀刻，同时所述第一部分材料的一部分设置在所述凹陷中。
10.根据权利要求9所述的方法，其中，所述第一部分材料的厚度大约是1500埃。
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