KR100607810B1 - 비휘발성 메모리소자 및 그의 제조방법 - Google Patents

비휘발성 메모리소자 및 그의 제조방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리소자 및 그의 제조방법에 관한 것으로, 본 발명의 사상은 반도체 기판 상에 터널산화막, 플로팅 게이트 전극 및 하드마스크를 형성하는 단계, 상기 결과물의 측벽에 측벽 절연막을 형성하는 단계, 상기 측벽 절연막이 형성될 결과물 전면에 제2 산화막 및 콘트롤 게이트 전극 형성용 제2 폴리 실리콘막을 형성하는 단계, 상기 형성된 제2 폴리 실리콘막을 패터닝하는 단계, 상기 패터닝된 제2 폴리 실리콘막을 식각마스크로 플로팅 게이트 전극을 식각하여, 제1 플로팅 게이트 전극과, 제2 플로팅 게이트 전극을 형성하는 단계, 상기 패터닝된 제2 폴리 실리콘막 및 제2 산화막에 에치백 공정을 수행하여 상기 측벽 절연막의 측벽에 콘트롤 게이트 전극 및 패터닝된 제2 산화막을 형성하는 단계, 상기 결과물 전면에 이온 주입공정을 수행하여 제1 접합 영역을 형성하는 단계, 상기 결과물의 측벽에 스페이서를 형성하는 단계, 상기 스페이서가 구비된 결과물 전면에 이온주입공정을 수행하여 제2 접합영역을 형성하는 단계 및 상기 제2 접합영역이 형성된 결과물 전면에 살리사이드 공정을 수행하여 상기 제2 접합영역 상부, 상기 콘트롤 게이트 전극 상부에 실리사이드막을 형성하는 단계를 포함한다.
플로팅 게이트 전극

Description

비휘발성 메모리소자 및 그의 제조방법{Non- Volatile memory device and manufacturing method thereof}
도 1a 및 도 1b는 종래 기술에 따라 형성된 비휘발성 메모리소자의 단면도 및 레이아웃도이고,
도 2 내지 도 10은 본 발명에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이고,
도 11은 본 발명에 따라 형성된 비휘발성 메모리소자의 레이아웃도이다.
*도면의 주요부분에 대한 부호의 설명*
14: 터널 산화막 16: 플로팅 게이트 전극
18: 하드마스크 19: 측벽 절연막
20: 산화막 22: 콘트롤 게이트전극
24: 스페이서 26: 접합영역
28: 실리사이드막 30: 층간 절연막
32: 금속배선
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 소자 및 그의 제조방법에 관한 것이다.
비휘발성 메모리 소자 중에서 플래쉬 메모리 소자는 크게 이톡스(ETOX: Electrically Tunneling Oxide)형의 셀 타입과 스플릿 게이트(Split gate)형의 셀 타입으로 구분된다.
상기 이톡스(ETOX: Electrically Tunneling Oxide)형의 셀 타입은 프로그램시 핫 케리어 인적션을 사용하기 때문에 프로그램 전류가 매우 크며, 프로그램 및 리드 디스터브(read disturb)가 스플릿 게이트전극에 나쁜 특성을 주게 된다. 또한, 신뢰성에 가장 큰 문제로 작용되고 있는 과소거(Over-eraser)문제를 내재하고 있지만, 셀 사이즈는 스플릿 게이트 전극에 비해 매우 작은 것이 특징이다.
반면, 상기 스플릿 게이트 형의 셀 타입은 셀 사이즈는 이톡스(ETOX)에 비해 크고, 신뢰성 측면에서 우수한 특성을 가지고 있으며, 오버- 이레이저 문제가 거의 없는 것이 특징이다.
상기의 셀 타입 중 오버-이레어저 문제가 거의 없는 스플릿 게이트 형의 셀 타입이 개발되어 사용되고 있다.
도 1a는 종래 기술에 따른 스플릿 게이트형 셀 타입의 제조방법을 설명하는 단면도이고, 도 1b는 종래기술에 따른 스플릿 게이트형 셀 타입의 레이아웃도로써, 이를 참조하여 설명하면 다음과 같다.
도 1a 및 도 1b를 참조하면, 반도체 기판(Sub)상에 플로팅 게이트 전극(F.G) 및 하드마스크(H.M)를 형성하고, 상기 플로팅 게이트 전극(F.G) 및 하드마스크(H.M)의 측벽에 측벽 절연막(S)을 형성한다. 상기 결과물 전면에 폴리실리콘막을 형성하여, 자기정렬방식으로 폴리실리콘막을 식각하여 콘트롤 게이트 전극(C.G)을 형성한다.
이때, 콘트롤 게이트 전극(C.G)을 형성하기 위한 폴리 실리콘막의 식각 공정시 콘트롤 게이트 전극의 패턴인 포토레지스트 패턴(미도시)과 식각공정시 사용되는 식각액으로 인해 발생되는 부산물인 폴리머는 콘트롤 게이트 전극의 프로파일에 영향을 주게 되어(D의 부분의 프로파일을 형성하게 된다.), 이상 콘트롤 게이트 전극을 형성하게 되는 문제점이 있다.
이 콘트롤 게이트 전극의 프로파일의 형성에 의해, 후속 살리사이드 공정 진행시 콘트롤 게이트 전극과 실리콘기판이 실리사이드막에 의한 쇼트를 유발할 수 있게 되는 문제점이 있다.
상기 두 가지 이유로 인해 셀 영역에 실리사이드막을 형성시키지 않을 때 콘택홀 사이즈 감소에 의한 저항 증가 및 콘트롤 게이트의 저항이 증가하게 된다.
한편, 상기와 같이 자기정렬방식으로 콘트롤 게이트 전극을 형성하게 되면, 공정 변화 및 장비 상황에 의해 미스 얼라인(Mis-align) 및 CD 변화가 생기면, 도 1a의 E와 같은 콘트롤 게이트 전극의 프로파일을 얻게 되는 문제점이 있다.
또한, 최근 들어 반도체 소자의 고집적화, 고미세화됨에 따라, 자기정렬방식 으로 콘트롤 게이트 전극 형성시에 식각되는 폴리 실리콘막의 두께가 낮아지게 되는 데, 이로 인해 원하는 콘트롤 게이트 전극의 프로파일을 얻기는 더 어려워지는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 원하는 콘트롤 게이트 전극의 프로파일을 얻을 수 있도록 하는 비휘발성 메모리소자 및 그의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판 상에 제1 산화막, 제1 폴리 실리콘막 및 하드마스크용 층간 절연막을 순차적으로 형성하는 단계, 상기 결과물에 패터닝 공정을 수행하여 하드마스크, 제1 플로팅 게이트 전극 및 터널 산화막을 형성하는 단계, 상기 터널 산화막, 플로팅 게이트 전극 및 하드 마스크의 측벽에 측벽 절연막을 형성하는 단계, 상기 측벽 절연막이 형성될 결과물 전면에 제2 산화막 및 콘트롤 게이트 전극 형성용 제2 폴리 실리콘막을 형성하는 단계, 상기 형성된 제2 폴리 실리콘막을 패터닝하는 단계, 상기 패터닝된 제2 폴리 실리콘막을 식각마스크로 하드마스크, 제1 플로팅 게이트 전극, 터널 산화막을 식각하여, 제1 하드마스크, 제2 플로팅 게이트 전극 및 제1 터널 산화막과, 제2 하드마스크, 제3 플로팅 게이트 전극 및 제2 터널 산화막을 형성하는 단계, 상기 패터 닝된 제2 폴리 실리콘막 및 제2 산화막에 에치백 공정을 수행하여 상기 측벽 절연막의 측벽에 콘트롤 게이트 전극 및 패터닝된 제2 산화막을 형성하는 단계, 상기 결과물 전면에 이온 주입공정을 수행하여 제1 접합 영역을 형성하는 단계, 상기 콘트롤 게이트 전극의 측벽, 제2 및 제3 플로팅 게이트 전극의 측벽에 스페이서를 형성하는 단계, 상기 스페이서가 구비된 결과물 전면에 이온주입공정을 수행하여 제2 접합영역을 형성하는 단계, 상기 제2 접합영역이 형성된 결과물 전면에 살리사이드 공정을 수행하여 상기 제2 접합영역 상부, 상기 콘트롤 게이트 전극 상부에 실리사이드막을 형성하는 단계, 상기 제2 접합영역을 노출시키는 콘택홀을 형성한 후 상기 콘택홀 내부에만 금속물질이 잔존하도록 하여 금속 배선을 형성하는 단계를 포함한다.
상기 제1 플로팅 게이트 전극은 서로 연결된 2- 비트 셀의 플로팅 게이트 전극으로써, 상기 패터닝된 제2 폴리실리콘막을 식각마스크로 상기 제1 플로팅 게이트 전극을 식각하여 1- 비트 셀인 상기 제2 플로팅 게이트 전극 및 1- 비트 셀인 상기 제3 플로팅 게이트 전극으로 나누어지도록 하는 단계를 구비하는 것이 바람직하고, 상기 콘트롤 게이트 전극은 상기 제2 또는 제3 플로팅 게이트 전극과 대응되는 상기 측벽 절연막의 일측면 및 상기 제2 산화막의 상부에만 형성되어, 상기 측벽 절연막을 통해 상기 제2 플로팅 게이트 전극 및 상기 제3 플로팅 게이트 전극 각각과 절연되도록 형성하는 것이 바람직하다.
본 발명의 또 다른 사상은 반도체 기판과는 제1 산화막에 의해 절연되되, 상기 반도체 기판에 형성된 2비트 셀의 플로팅 게이트 전극이 나뉘어져 형성된 1비트 셀의 제1 및 제2 플로팅 게이트 전극, 상기 제1 플로팅 게이트 전극의 일측벽에 형성되는 제1 측벽 절연막, 상기 제1 측벽 절연막과 대응되는 위치의 상기 제2 플로팅 게이트 전극의 일측벽에 형성되는 제2 측벽 절연막, 상기 반도체 기판의 소정 영역과는 제2 산화막에 의해 절연되되, 상기 제1 플로팅 게이트 전극과 접한 상기 제1 측벽 절연막의 다른 측벽에 형성된 제1 콘트롤 게이트 전극, 상기 반도체 기판의 소정 영역과는 제3 산화막에 의해 절연되되, 상기 제2 플로팅 게이트 전극과 접한 상기 제2 측벽 절연막의 다른 측벽에 형성된 제2 콘트롤 게이트 전극, 상기 제1 측벽 절연막과 접한 상기 제1 콘트롤 게이트 전극의 다른 측벽에 형성되는 제1 스페이서, 상기 제2 측벽 절연막과 접한 상기 제2 콘트롤 게이트 전극의 다른 측벽에 형성되는 제2 스페이서, 상기 제1 측벽 절연막과 접한 상기 제1 플로팅 게이트 전극의 다른 측벽에 형성된 제3 스페이서, 상기 제2 측벽 절연막과 접한 상기 제2 플로팅 게이트 전극의 다른 측벽에 형성된 제4 스페이서 및 상기 제3 스페이서 및 상기 제4 스페이서 하부의 상기 반도체 기판내부에 형성되되, 상기 제1 측벽 절연막과 접한 상기 제1 플로팅 게이트 전극의 다른 일측과 상기 제2 측벽 절연막과 접한 상기 제2 플로팅 게이트 전극의 다른 일측의 상기 반도체 기판 내부에 형성되는 플로팅 게이트 전극의 접합 영역을 포함한다.
상기 제1 스페이서 하부의 상기 반도체 기판 내부에 형성되되, 상기 제1 측벽 절연막과 접한 상기 제1 콘트롤 게이트 전극의 다른 일측의 상기 반도체 기판 내부에 형성되는 콘트롤 게이트 전극의 접합영역, 상기 플로팅 게이트 전극의 접합영역이 노출되도록 구비된 금속배선 및 상기 제1 콘트롤 게이트 전극 상부, 제2 콘 트롤 게이트 전극 상부, 상기 접합 영역 상부에 형성되는 실리사이드막이 더 포함되는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 2 내지 도 10은 본 발명에 따른 비휘발성 메모리소자의 제조방법을 순차적으로 도시한 단면도들이고, 도 11은 본 발명에 따른 비휘발성 메모리소자의 레이아웃도이다. 상기 도 2 내지 도 10은 비트라인 방향에 따라 절단한 단면도들이다.
도 2를 참조하면, 반도체 기판의 소정 영역에 소자 분리막을 형성하여 반도체 기판을 셀 영역(A)과 주변회로영역(또는 로직 영역)(B)으로 구분 정의한다. 상기 소자 분리막(12)은 LOCOS 공정 및 변경된 LOCOS 공정, STI 공정등과 같은 소자분리공정을 통해 진행한다.
도 3을 참조하면, 상기 셀 영역(A)과 주변회로영역(B)으로 구분 정의된 반도 체 기판(10) 전면에 산화막, 플로팅 게이트 전극으로 정의될 제1 폴리 실리콘막, 하드마스크용 층간 절연막을 순차적으로 형성한다.
상기 산화막은 열산화 공정을 통해 형성하고, 60~ 250 Å정도의 두께로 형성한다.
상기 플로팅 게이트 전극으로 정의될 제1 폴리 실리콘막은 도포드 폴리실리콘막이나 언도프드 폴리 실리콘막을 도핑시켜 형성하고, 1500~ 5000Å 정도의 두께로 형성한다.
상기 하드 마스크용 층간 절연막은 산화막-질화막-산화막으로 구성되는 IPD(inter-poly Dielectric)으로 형성된다.
이어서, 상기 셀 영역이 노출되도록 하드 마스크상의 소정 영역에 포토레지스트 패턴(미도시)을 형성하여, 이 포토레지스트 패턴(미도시)을 식각마스크로 하부의 하드 마스크용 층간 절연막, 제1 폴리 실리콘막, 산화막을 식각하여, 하드마스크(18), 플로팅 게이트 전극(16) 및 셀영역용 터널 산화막(14)을 형성한다.
상기 기존의 플로팅 게이트 전극의 형성과 달리 2-비트 셀의 플로팅 게이트가 서로 연결되어 있다.
도 4를 참조하면, 플로팅 게이트전극(16) 및 셀영역용 터널 산화막(14)이 형성된 결과물 전면에 절연막을 형성한 후 식각공정을 수행하여, 플로팅 게이트 전극(16) 및 셀영역용 터널 산화막(14)의 측벽에 측벽 절연막(19)을 형성한다.
상기 측벽 절연막(19)은 산화막, 질화막 및 산화막으로 형성한다.
도 5를 참조하면, 상기 셀 영역(A) 및 주변회로 영역(또는 로직 영역)(B)으 로 구분 정의된 반도체 기판 전면에 산화막을 형성한 후, 셀 영역(A) 및 주변회로 영역(B) 각각에 적합한 제1 및 제2 산화막(20a, 20b)을 각각 형성한다.
상기 제1 산화막(20a)은 상기 플로팅 게이트전극(16) 하부에 형성된 셀영역용 터널 산화막(14)이 형성된 영역을 제외한 영역에 형성되는 산화막이다.
한편, 상기 셀 영역(A)에 형성된 제1 산화막(20a)은 주변회로영역(B)의 산화막인 제2 산화막(20b)과 서로 두께 차를 가질 수 있다.
도 6을 참조하면, 상기 제1 및 제2 산화막(20a, 20b)이 형성된 결과물 상에 제2 폴리 실리콘막(22)을 형성한다.
상기 제2 폴리 실리콘막(22)은 언도프드 폴리실리콘막으로 형성하고, 1500~ 4000Å 정도의 두께로 형성한다. 한편, 제2 폴리 실리콘막을 언도프드 폴리 실리콘막으로 형성하는 것은, 주변회로 영역(또는 로직 영역)(B)에 형성되는 PMOS 게이트 전극을 P형으로 형성하기 위함인데, 주변회로 영역(또는 로직 영역)(B)에 P형 게이트 전극이 필요하지 않다면, 도핑된 폴리실리콘막으로 증착할 수도 있다.
도 7을 참조하면, 상기 제2 폴리 실리콘막의 소정 영역에 포토레지스트 패턴을 형성하여, 상기 포토레지스트 패턴(미도시)을 식각 마스크로 하부의 제2 폴리 실리콘막을 식각하여, 상기 셀 영역(A)에 패터닝된 제2 폴리실리콘막(22a)을 형성시키고, 상기 주변회로영역(또는 로직 영역)(B)에 게이트 전극(22b) 및 게이트 산화막(20c)을 형성시킨다.
상기 셀영역(A)의 패터닝된 제2 폴리 실리콘막(22a)은 서로 연결된 2-비트 셀의 플로팅 게이트 전극을 나누기 위한 패턴으로써 사용하기 위해 형성한다.
도 8을 참조하면, 상기 결과물의 패터닝된 제2 폴리 실리콘막(22a)을 식각 마스크로 패터닝된 하드 마스크(18), 플로팅 게이트전극(16) 및 셀영역용 터널 산화막(14)을 식각하여, 서로 연결된 2-비트 셀의 플로팅 게이트 전극이 각각 나누어지도록 하여, 패터닝된 제1 하드마스크(18a), 제1 플로팅 게이트 전극(16a) 및 셀영역용 제1 터널산화막(14a)과, 패터닝된 제2 하드마스크(18b), 제2 플로팅 게이트 전극(16b) 및 셀영역용 제2 터널산화막(14b)을 형성한다.
이어서, 상기 결과물에 셀 영역(A)을 노출시키는 포토레지스트 패턴(미도시)을 형성한 후, 이 포토레지스트 패턴(미도시)을 식각 마스크로 셀 영역(A)의 패터닝된 제2 폴리 실리콘막(22a) 및 제1 산화막(20a)을 식각하여, 콘트롤 게이트 전극(22c) 및 패터닝된 제1 산화막(20d)을 형성한다.
상기 콘트롤 게이트 전극(22c)의 형성시 수행되는 식각공정은 에치백 공정을 통해 진행한다.
상기 콘트롤 게이트 전극(22c)은 측벽 절연막(19)의 일측면 및 제1 산화막(20a)의 상부에만 형성되도록 하여 측벽 절연막(19)을 통해 제1 및 제2 플로팅 게이트 전극(16a, 16b) 각각과 절연되도록 형성한다.
한편, 상기 콘트롤 게이트 전극(22c)은 플래쉬 메모리소자의 선택 게이트전극으로도 사용된다.
도 9를 참조하면, 상기 형성된 결과물 전면에 이온 주입공정을 수행하여, 셀 영역(A) 및 주변회로영역(또는 로직 영역)(B) 각각에 제1 접합영역(26a)을 형성한다. 이어서, 상기 제1 접합영역(26a)이 형성된 결과물 전면에 절연막을 형성한 후 에치백 공정과 같은 식각 공정을 수행하여, 셀영역(A)의 콘트롤 게이트 전극(22c)의 측벽, 셀영역(A)의 제1 및 제2 플로팅 게이트전극(16a, 16b)의 노출된 측벽 및 주변회로영역(또는 로직영역)(B)의 게이트 전극의 측벽 각각에 스페이서(24)을 형성한다.
이어서, 상기 스페이서(24)가 구비된 결과물 전면에 이온주입공정을 수행하여, 셀 영역(A) 및 주변회로영역(또는 로직 영역)(B) 각각에 제2 접합영역(26b)을 형성한다.
도 10을 참조하면, 상기 제2 접합영역(26b)이 형성된 결과물 전면에 살리사이드(Self- aligned silicide)공정을 수행하여 실리사이드막(28)을 형성한다.
상기 실리사이드막(28)은 콘트롤 게이트전극(22c)의 상부, 제2 접합영역(26b)의 상부, 게이트전극(22b) 상부에 각각 형성된다.
상기 살리사이드 공정은 티타늄(Ti)막, 코발트(Co)막, 니켈(Ni)막 및 이의 혼합물 및 화합물로 이루어진 막질등을 증착시킨 후 열처리를 통해 실리콘막과 반응을 시켜 실리사이드막을 형성시키고, 식각공정을 통해 실리콘막과의 미반응층을 제거함으로써 완료되는 공정이다.
이어서, 상기 결과물 전면에 층간 절연막(30)을 형성하고, 상기 층간 절연막(30)의 소정 영역에 패터닝 공정을 수행하여, 상기 제2 접합영역(28)을 노출시키는 콘택홀(미도시)을 형성한다. 상기 콘택홀(미도시)이 구비된 결과물 전면에 금속물질을 형성한 후, 상기 콘택홀 내부에만 금속물질이 잔존하도록 하여, 금속 배선(32)을 형성함으로써, 본 공정은 완료된다.
종래 기술에 따른 비휘발성 메모리소자의 레이아웃도 즉, 플로팅 게이트 전극의 양 측면에 콘트롤 게이트 전극이 형성된 레이아웃도를 가진 도 1b와 본 발명에 따른 비휘발성 메모리소자의 레이아웃도 즉, 플로팅 게이트 전극의 일측면에만 콘트롤 게이트 전극이 형성된 레이아웃도를 가진 도 11을 비교해 볼 수 있다.
종래 기술에 의하면, 콘트롤 게이트 전극(C.G)을 형성하기 위한 폴리 실리콘막의 식각 공정시 콘트롤 게이트 전극의 패턴인 포토레지스트 패턴(미도시)과 식각공정시 사용되는 식각액으로 인해 발생되는 부산물인 폴리머는 콘트롤 게이트 전극의 프로파일에 영향을 주게 되는 문제점이 발생하였는데, 본 발명에 의하면, 상기 콘트롤 게이트 전극을 형성을 위한 폴리 실리콘막의 패터닝은 에치백 공정을 통해 진행되므로, 원하는 콘트롤 게이트 전극의 프로파일을 쉽게 형성할 수 있게 되는 효과가 있다.
또한, 상기 원하는 콘트롤 게이트 전극의 프로파일 형성으로 인해, 후속 살리사이드 공정 진행시 오버 브릿지가 발생되지 않게 되는 효과가 있다.
따라서 워드라인 저항을 줄이고 콘택저항을 줄이게 되어 칩 면적을 줄일 수 있으며, 셀의 높이가 낮아져 콘택홀의 깊이가 낮아지게 된다.
한편, 기존 기술이 불필요하게 양측면의 동일한 선폭 및 기술을 이용했는 데, 본 발명에 의하면, 기존의 기술에 비해 약 20% 정도의 셀 면적을 줄일 수 있다. 다시 말해, 기존 기술이 불필요하게 양측면의 선택 게이트전극을 사용하는 데 비해 본 발명은 한쪽 측면만을 선택 게이트전극으로 사용하기 때문이다.
또한 이로 인해, 셀 트랜지스터의 채널길이가 작아져 셀 전류가 증가하여 센 싱 마진(Sensing margin) 및 센싱 스피드(Sensing speed)가 빨라진다.
또한 소스쪽에만 선택 게이트전극이 형성되어 있어 프로그램시 CHEI(Channel Hot-Electron Injection)방식을 사용할 수 있게 됨으로써 프로그램 속도를 기존 FN(Fowler-Nordheim) 터널 프로그램 기술에 비해 1000배 이상 빠르게 기록할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 콘트롤 게이트 전극을 형성을 위한 폴리실리콘막의 패터닝은 에치백 공정을 통해 진행되므로, 원하는 콘트롤 게이트 전극의 프로파일을 쉽게 형성할 수 있게 되는 효과가 있다.
또한, 상기 원하는 콘트롤 게이트 전극의 프로파일 형성으로 인해, 후속 살리사이드 공정 진행시 오버 브릿지가 발생되지 않게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (5)

  1. 반도체 기판 상에 제1 산화막, 제1 폴리 실리콘막 및 하드마스크용 층간 절연막을 순차적으로 형성하는 단계;
    상기 결과물에 패터닝 공정을 수행하여 하드마스크, 제1 플로팅 게이트 전극 및 터널 산화막을 형성하는 단계;
    상기 터널 산화막, 플로팅 게이트 전극 및 하드 마스크의 측벽에 측벽 절연막을 형성하는 단계;
    상기 측벽 절연막이 형성될 결과물 전면에 제2 산화막 및 콘트롤 게이트 전극 형성용 제2 폴리 실리콘막을 형성하는 단계;
    상기 형성된 제2 폴리 실리콘막을 패터닝하는 단계;
    상기 패터닝된 제2 폴리 실리콘막을 식각마스크로 하드마스크, 제1 플로팅 게이트 전극, 터널 산화막을 식각하여, 제1 하드마스크, 제2 플로팅 게이트 전극 및 제1 터널 산화막과, 제2 하드마스크, 제3 플로팅 게이트 전극 및 제2 터널 산화막을 형성하는 단계;
    상기 패터닝된 제2 폴리 실리콘막 및 제2 산화막에 에치백 공정을 수행하여 상기 측벽 절연막의 측벽에 콘트롤 게이트 전극 및 패터닝된 제2 산화막을 형성하는 단계;
    상기 결과물 전면에 이온 주입공정을 수행하여 제1 접합 영역을 형성하는 단계;
    상기 콘트롤 게이트 전극의 측벽, 제2 및 제3 플로팅 게이트 전극의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서가 구비된 결과물 전면에 이온주입공정을 수행하여 제2 접합영역을 형성하는 단계; 및
    상기 제2 접합영역이 형성된 결과물 전면에 살리사이드 공정을 수행하여 상기 제2 접합영역 상부, 상기 콘트롤 게이트 전극 상부에 실리사이드막을 형성하는 단계;
    상기 제2 접합영역을 노출시키는 콘택홀을 형성한 후 상기 콘택홀 내부에만 금속물질이 잔존하도록 하여 금속 배선을 형성하는 단계를 포함하는 비휘발성 메모리소자의 제조방법.
  2. 제1 항에 있어서, 상기 제1 플로팅 게이트 전극은
    서로 연결된 2- 비트 셀의 플로팅 게이트 전극으로써, 상기 패터닝된 제2 폴리실리콘막을 식각마스크로 상기 제1 플로팅 게이트 전극을 식각하여 1- 비트 셀인 상기 제2 플로팅 게이트 전극 및 1- 비트 셀인 상기 제3 플로팅 게이트 전극으로 나누어지도록 하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  3. 제1 항에 있어서, 상기 콘트롤 게이트 전극은
    상기 제2 또는 제3 플로팅 게이트 전극과 대응되는 상기 측벽 절연막의 일측면 및 상기 제2 산화막의 상부에만 형성되어, 상기 측벽 절연막을 통해 상기 제2 플로팅 게이트 전극 및 상기 제3 플로팅 게이트 전극 각각과 절연되도록 형성하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  4. 반도체 기판과는 제1 산화막에 의해 절연되되, 상기 반도체 기판에 형성된 2비트 셀의 플로팅 게이트 전극이 나뉘어져 형성된 1비트 셀의 제1 및 제2 플로팅 게이트 전극;
    상기 제1 플로팅 게이트 전극의 일측벽에 형성되는 제1 측벽 절연막;
    상기 제1 측벽 절연막과 대응되는 위치의 상기 제2 플로팅 게이트 전극의 일측벽에 형성되는 제2 측벽 절연막;
    상기 반도체 기판의 소정 영역과는 제2 산화막에 의해 절연되되, 상기 제1 플로팅 게이트 전극과 접한 상기 제1 측벽 절연막의 다른 측벽에 형성된 제1 콘트롤 게이트 전극;
    상기 반도체 기판의 소정 영역과는 제3 산화막에 의해 절연되되, 상기 제2 플로팅 게이트 전극과 접한 상기 제2 측벽 절연막의 다른 측벽에 형성된 제2 콘트롤 게이트 전극;
    상기 제1 측벽 절연막과 접한 상기 제1 콘트롤 게이트 전극의 다른 측벽에 형성되는 제1 스페이서;
    상기 제2 측벽 절연막과 접한 상기 제2 콘트롤 게이트 전극의 다른 측벽에 형성되는 제2 스페이서;
    상기 제1 측벽 절연막과 접한 상기 제1 플로팅 게이트 전극의 다른 측벽에 형성된 제3 스페이서;
    상기 제2 측벽 절연막과 접한 상기 제2 플로팅 게이트 전극의 다른 측벽에 형성된 제4 스페이서; 및
    상기 제3 스페이서 및 상기 제4 스페이서 하부의 상기 반도체 기판내부에 형성되되, 상기 제1 측벽 절연막과 접한 상기 제1 플로팅 게이트 전극의 다른 일측과 상기 제2 측벽 절연막과 접한 상기 제2 플로팅 게이트 전극의 다른 일측의 상기 반도체 기판 내부에 형성되는 플로팅 게이트 전극의 접합 영역을 포함하는 비휘발성 메모리소자.
  5. 제4 항에 있어서,
    상기 제1 스페이서 하부의 상기 반도체 기판 내부에 형성되되, 상기 제1 측벽 절연막과 접한 상기 제1 콘트롤 게이트 전극의 다른 일측의 상기 반도체 기판 내부에 형성되는 콘트롤 게이트 전극의 접합영역;
    상기 플로팅 게이트 전극의 접합영역이 노출되도록 구비된 금속배선; 및
    상기 제1 콘트롤 게이트 전극 상부, 제2 콘트롤 게이트 전극 상부, 상기 접 합 영역 상부에 형성되는 실리사이드막이 더 포함되는 것을 특징으로 하는 비휘발성 메모리소자.
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