KR20090005556A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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곽홍석
조권순
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삼성전자주식회사
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    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers

Abstract

비휘발성 메모리 장치가 제공된다. 이 장치는 기판, 리세스된 활성영역을 포함하는 기판, 활성영역을 정의하는 기판의 상부면보다 돌출된 계단형 소자분리 패턴, 리세스 영역을 채우고 상기 소자분리 패턴에 자기 정렬된 부유 게이트, 부유 게이트와 상기 활성영역 사이에 개재된 터널 유전막; 및 부유 게이트 상에 블록킹 유전막의 개재 하에 형성된 제어 게이트 전극을 포함한다.
자기 정렬, 활성영역, 심(seam)

Description

비휘발성 메모리 장치 및 그 제조 방법{NON-VOLATILE MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 자기 정렬된 부유 게이트를 포함하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 기억 소자는 전원공급이 중단될지라도 저장된 데이타를 그대로 유지하는 특성을 갖는다. 상기 비휘발성 기억 소자로서 대표적인 것은 플래쉬 기억 소자(flash memory device)라 할 수 있다. 상기 플래쉬 기억 소자는 전기적으로 데이터(data)를 기입 및 소거가 가능하다. 상기 플래쉬 기억 소자는 노어형 플래쉬 기억 소자(NOR type flash memory devcie) 및 낸드형 플래쉬 기억 소자(NAND type flash memory device)로 구분될 수 있다. 상기 노어형 플래쉬 기억 소자는 고속 랜덤 억세스(high speed random access)가 가능하여 고속 동작이 요구되는 장치에 널리 사용되고 있다. 상기 낸드형 플래쉬 기억 소자는 프로그램 및 소거속도가 우수하고 고집적화가 용이하여 대용량의 저장장치로 널리 사용되고 있다.
본 발명의 이루고자 하는 기술적 과제는 비휘발성 메모리 장치의 특성을 개선하는 방법을 제공하는 데 있다.
본 발명의 이루고자 하는 다른 기술적 과제는 비휘발성 메모리 장치의 내구성을 개선하는 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 비휘발성 메모리 장치를 제공한다. 이 장치는 리세스된 활성영역을 포함하는 기판; 상기 활성영역을 정의하는, 상기 기판의 상부면보다 돌출된 계단형 소자분리 패턴; 상기 리세스 영역을 채우고, 상기 소자분리 패턴에 자기 정렬된 부유 게이트; 상기 부유 게이트와 상기 활성영역 사이에 개재된 터널 유전막; 및 상기 부유 게이트 상에 블록킹 유전막의 개재 하에 형성된 제어 게이트 전극을 포함한다.
본 발명의 실시예에 따르면, 상기 계단형 소자분리 패턴은 복수개 포함되고, 상기 복수개의 계단형 소자분리 패턴들 중에서 최인접하는 계단형 소자분리 패턴들 사이는 제 1 폭을 가지는 하부와 상기 제 1 폭에 비해 큰 제 2 폭을 가지는 상부를 포함할 수 있다. 상기 부유 게이트의 하면은 상기 기판쪽으로 돌출되고 상면은 평 탄화된 것을 포함할 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 비휘발성 메모리 장치의 제조 방법을 제공한다. 이 방법은 기판을 제공하고; 상기 기판에 상기 기판의 상부면보다 돌출된 계단형 소자분리 패턴을 형성하고; 상기 소자분리 패턴 사이의 기판에 리세스 영역을 형성하고; 상기 리세스 영역을 채우고, 상기 소자분리 패턴에 자기 정렬된 부유 게이트를 형성하고; 상기 부유 게이트와 상기 활성영역 사이에 개재된 터널 유전막을 형성하고; 그리고 상기 부유 게이트 상에 블록킹 유전막의 개재 하에 제어 게이트 전극을 형성하는 것을 포함한다.
본 발명의 실시예를 따르면, 상기 계단형 소자분리 패턴을 형성하는 것은: 상기 기판에 상기 기판의 상부면보다 돌출된 소자분리막을 형성하고; 상기 기판에 스페이서막을 형성하고; 상기 스페이서막을 패터닝하여 상기 소자분리막의 측면에 스페이서 패턴을 형성하고; 그리고 상기 스페이서 패턴을 마스크로 하는 식각으로 상기 소자분리막의 상부 일부를 제거하는 것을 포함할 수 있다.
본 발명의 실시예를 따르면, 상기 리세스 영역을 형성하는 것은: 상기 스페이서 패턴이 제거될 때까지 상기 소자분리막 사이의 기판 일부를 제거하는 것을 포함할 수 있다.
본 발명의 실시예를 따르면, 상기 부유 게이트를 형성하는 것은: 상기 계단형 소자분리 패턴 사이의 기판 상에 전도체를 채우고; 그리고 상기 소자분리 패턴이 노출되도록 상기 전도체를 평탄화하는 것을 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명 하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
본 발명의 비휘발성 메모리 장치는 기판(100)을 포함한다. 상기 기판(100)은 실리콘을 포함하는 반도체 기판일 수 있다. 상기 기판(100)의 활성영역(108)을 한정하는 계단형 소자분리 패턴(106a)이 있다. 상기 계단형 소자분리 패턴(106a)의 활성영역(108)에는 상기 기판(100)의 상부면(100a)에 비해 낮은 리세스 영역(G)이 포함된다. 본 발명에 실시예에 따르면, 평면 상태의 활성영역의 채널 폭에 비해 상기 리세스 영역(G)으로 인해 채널 폭이 증가된 구조이다. 이에 따라, 비휘발성 메모리 장치의 셀 전류가 증가되어 비휘발성 메모리 장치의 내구성이 개선될 수 있다.
상기 계단형 소자분리 패턴(106a)은 상기 기판(100)의 상부면(100a)보다 돌 출된다. 상기 계단형 소자분리 패턴(106a) 사이의 폭은 제 1 폭(W1) 및 상기 제 1 폭(W1)비해 큰 제 2 폭(W2)을 포함한다. 상기 제 1 폭(W1)은 상기 기판(100)에 인접하고, 상기 제 2 폭(W2)은 상기 소자분리 패턴(106a) 상부면에 인접한다. 즉, 상기 소자분리 패턴(106a) 상부(upper portion) 사이의 폭이 확대된 구조이다.
부유 게이트(112)가 상기 활성영역(108) 상에 배치되는데, 상기 계단형 소자분리 패턴(106a) 사이에서 자기 정렬된다. 상기 부유 게이트(112)는 폴리 실리콘으로 구성될 수 있다. 상기 부유 게이트(112)는 상기 리세스 영역(G)으로 연장됨으로써, 상기 부유 게이트(112)의 하면은 상기 기판(100)의 상부면(100a) 아래로 돌출된다. 상기 부유 게이트(112)의 상면은 상기 계단형 소자분리 패턴(106a)의 상부면과 공면(coplanar surface)을 가질 수 있다.
상기 계단형 소자분리 패턴(106a) 사이는 상술한 바와 같이 상대적으로 좁은 제 1 폭(W1)과 상대적으로 넓은 제 2 폭(W2)을 가진다. 따라서, 상기 계단형 소자분리 패턴(106a) 사이에 배치되는 부유 게이트(112)의 하부는 상대적으로 좁은 제 1 폭(W1)을 가지고, 상부는 상대적으로 넓은 제 2 폭(W2)을 가지는 형태를 지니게 된다. 이와 같이, 상부가 비교적 넓은 부유 게이트(112)의 형태는 후술한 바와 같이 공정에 있어서 심(seam) 및/또는 보이드(void)가 발생될 여지가 최소화되거나 없어지게 된다.
터널 유전막(111)이 상기 부유 게이트(112)와 상기 활성영역(108) 사이에 개 재된다. 상기 터널 유전막(111)은 실리콘 산화막, 실리콘 산화질화막, 또는 상기 실리콘 산화막보다 유전율이 높은 고유전막(high-k dielectric)일 수 있다.
상기 부유 게이트(112) 상에 블록킹 유전막(114)이 있다. 상기 블록킹 유전막(114)은 실리콘 산화막보다 유전율이 큰 물질들 중의 적어도 한가지로 형성된 막일 수 있다. 제어 게이트 전극(116a)이 상기 블록킹 유전막(114) 상에 상기 활성영역(108)을 가로지른다. 상기 제어 게이트 전극(116a)은 금속막들, 금속 질화막들, 금속 실리사이드막들, 및 다결정 실리콘막 중의 적어도 한가지로 형성된 막일 수 있다.
상술한 바와 같이 구성된 비휘발성 메모리 장치는 상기 활성영역(108)에 리세스 영역(G)이 포함되므로 채널폭이 증가된다. 게다가, 본 실시예의 비휘발성 메모리 장치에는 상부가 비교적 넓은 부유 게이트(112)가 포함되므로 심(seam)이나 보이드(void)와 같은 공정 불량이 발생할 여지가 현격하게 줄어들게 됨으로써 전기적 특성이 향상된다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 기판(100)이 제공된다. 예를 들면, 상기 기판(100)은 실리콘을 포함하는 반도체 기판일 수 있다. 가령 STI(Shallow Trench Isolation)와 같은 주지된 공정을 채택하여 버퍼 절연막(102)과 마스크막(104)을 이용한 패터닝으로 상기 기판(100)에 트렌치(T)를 형성한다. 예를 들면, 상기 버퍼 절연막(102)은 실리콘 산화막일 수 있고, 상기 마스크막(104)은 실리콘 질화막일 수 있다.
도 2b를 참조하면, 절연물질을 상기 트렌치들(T)에 채우고, 상기 마스크막(104)을 제거하여 상기 기판(100)의 상면 위로 돌출된 소자분리막(106)을 형성한다. 상기 소자분리막(106)은 상기 버퍼 절연막(102)과 식각 선택성이 동일하거나 유사한 막, 가령 실리콘 산화막일 수 있다. 상기 소자분리막(106)은 상기 기판(100)의 활성영역(108)을 한정한다. 상기 돌출된 소자분리막(106)의 측벽(107)은 상기 기판(100)의 상부면(100a)에 수직할 수 있다. 최인접하는 돌출된 소자분리막(106)의 측벽(107)들 사이는 제 1 폭(W1)일 수 있다.
상기 버퍼 절연막(102) 및 상기 돌출된 소자분리막(106)을 덮도록 상기 기판(100) 상에 스페이서 막(110)을 콘포말하게 형성한다. 상기 스페이서 막(110)은 상기 소자분리막(106) 및 상기 버퍼 절연막(102)에 대하여 식각 선택성을 가지는 막일 수 있다. 또한, 상기 스페이서 막(110)은 상기 기판(100)에 대하여 동일하거나 유사한 식각 선택성을 갖는 막일 수 있다. 예를 들면, 상기 스페이서 막(110)은 폴리 실리콘막일 수 있다.
도 2c를 참조하면, 상기 스페이서 막(110)을 상기 버퍼 절연막(102)이 노출될 때까지 식각하여 소자분리막(106) 측벽(107)에 스페이서 패턴(110a)을 형성한다. 여기서의 식각은 선택적 이방성 식각, 가령 건식 에치백 공정일 수 있다. 상기 스페이서 패턴(110a)이 형성됨에 따라, 상기 돌출된 소자분리막(106)의 측벽(107)일부가 노출될 수 있다.
도 2d를 참조하면, 상기 스페이서 패턴(110a)을 마스크로 사용하는 식각 공 정으로, 상기 돌출된 소자분리막(106)의 측벽(107) 일부를 제거한다. 상기 공정에 의해 상기 소자분리막(106)의 일부가 제거되므로써, 하부 측벽(107b)에 비해 상부 측벽(107a)이 리세스된 계단형 소자분리 패턴(106a)이 형성된다. 이에 따라, 최인접한 소자분리 패턴(106a) 사이에서, 상기 상부 측벽(107a) 사이의 폭(W2)은 상기 하부 측벽(107b) 사이의 제 1 폭(W1)에 비해 커진다. 즉, 최인접하는 계단형 소자분리 패턴(106a) 사이는 하부의 폭에 비해 상부의 폭이 확대된다.
상기 계단형 소자분리 패턴(106a)의 형성 공정과 병행하여, 상기 버퍼 절연막(102)을 제거하여 상기 스페이서 패턴(110a) 하부에 한정된 버퍼 절연 패턴(102a)을 형성한다. 상기 계단형 소자분리 패턴(106a)의 형성 공정 및 상기 버퍼 절연 패턴(102a)의 형성 공정은 동시에 형성될 수 있다. 상기 식각 공정은 등방성 식각 공정, 가령 습식 식각 공정일 수 있다.
도 2e를 참조하면, 상기 스페이서 패턴(110a)을 마스크로 하는 식각 공정을 진행하여 상기 기판(100)의 일부를 제거하여 상기 기판(100)의 상부면(100a) 비해 낮은 리세스 영역(G)을 상기 활성영역(108)에 형성한다. 상기 식각 공정은 선택적 이방성 식각 공정, 가령 건식 식각 공정일 수 있다. 상기 리세스 영역(G)의 형성 공정에 있어서, 마스크로 이용된 상기 스페이서 패턴(110a)이 제거될 때까지 상기 기판(100)의 일부를 제거한다. 즉, 상기 스페이서 패턴(110a)은 상기 기판(100)이 제거되는 정도에 대응하여 소모된다. 따라서, 상기 스페이서 패턴(110a)의 높이를 조절함으로써 상기 리세스 영역(G)의 깊이를 조절할 수 있다. 상기 활성영역(108) 에 리세스 영역(G)이 포함되므로 평탄한 활성영역에 비해 채널폭이 증가되고, 이에 따라 셀 전류가 증가된다.
상기 리세스 영역(G)의 형성 이후에 등방성 식각 공정, 가령 습식 식각 공정을 이용하여 상기 버퍼 절연 패턴(102a)을 제거하여, 상기 계단형 소자분리 패턴(106a)의 활성영역(108)을 노출시킨다.
도 2f를 참조하면, 상기 계단형 소자분리 패턴(106a) 사이의 활성영역(108) 상에 터널 유전막(111)을 형성한다. 상기 터널 유전막(111)은 실리콘 산화막, 실리콘 산화질화막, 또는 상기 실리콘 산화막보다 유전율이 높은 고유전막(high-k dielectric)으로 형성될 수 있다. 예를 들면, 상기 터널 유전막(111)은 열 산화 공정을 수행하여 형성된 실리콘 산화막일 수 있다.
상기 터널 유전막(111)을 형성한 이후에, 상기 계단형 소자분리 패턴(106a) 사이의 활성영역(108) 상에 전도체를 매립한다. 이어서, 상기 계단형 소자분리 패턴(106a)이 노출될 때까지 전도체를 평탄화하여 상기 계단형 소자분리 패턴(106a) 사이에 자기 정렬된 부유 게이트(112)를 형성한다. 예를 들면, 상기 부유 게이트(112)를 이루는 전도체막은 폴리 실리콘일 수 있다. 상기 부유 게이트(112)는 상기 계단형 소자분리 패턴(106a) 사이에 형성되므로, 하부는 상대적으로 좁은 제 1 폭(W1)을 가지고, 상부는 상대적으로 넓은 제 2 폭(W2)을 가지는 형태를 지니게 된다.
상기 계단형 소자분리 패턴(106a) 사이의 기판(100) 사이에 전도체를 매립하 는 경우, 상기 하부 측벽(107b) 사이의 제 1 폭(W1)에 비해 상기 상부 측벽(107a) 사이의 제 2 폭(W2)이 상대적으로 크므로 매립 특성이 향상된다. 따라서, 매립 불량에 의한 부유 게이트(112) 내의 심(seam) 및/또는 보이드(void) 형성이 최소화되거나 제거된다.
상기 부유 게이트(112) 상에 도 1를 참조하여 설명된 블록킹 유전막(114)과 제어 게이트 전극(116)을 형성할 수 있다. 상기 블록킹 유전막(114)은 실리콘 산화막보다 유전율이 큰 물질들 중의 적어도 한가지로 형성될 수 있다. 상기 제어 게이트 전극(116)은 금속막들, 금속 질화막들, 금속 실리사이드막들, 및 다결정 실리콘막 중의 적어도 한가지로 형성될 수 있다.
상기한 실시예들의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명에 실시예에 따르면, 부유 게이트 내에 심(seam) 및/또는 보이드(void) 형성이 최소화되거나 제거된다. 이에 따라, 비휘발성 메모리 셀의 특성이 개선될 수 있다. 이에 더하여, 본 실시예에선 채널 폭이 증가될 수 있다. 이에 따라, 비휘발성 메모리 장치의 셀 전류가 증가되어 비휘발성 메모리 장치 의 내구성이 개선될 수 있다.

Claims (7)

  1. 리세스된 활성영역을 포함하는 기판;
    상기 활성영역을 정의하는, 상기 기판의 상부면보다 돌출된 계단형 소자분리 패턴;
    상기 리세스 영역을 채우고, 상기 소자분리 패턴 사이에 자기 정렬된 부유 게이트;
    상기 부유 게이트와 상기 활성영역 사이에 개재된 터널 유전막; 및
    상기 부유 게이트 상에 블록킹 유전막의 개재 하에 형성된 제어 게이트 전극을 포함하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 계단형 소자분리 패턴은 복수개 포함되고, 상기 복수개의 계단형 소자 분리 패턴들 중에서 최인접하는 계단형 소자분리 패턴들의 사이는 제 1 폭을 가지는 하부와 상기 제 1 폭에 비해 큰 제 2 폭을 가지는 상부를 포함하는 비휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 부유 게이트의 하면은 상기 기판쪽으로 돌출되고 상면은 평탄화된 것을 포함하는 비휘발성 메모리 장치.
  4. 기판을 제공하고;
    상기 기판에 상기 기판의 상부면보다 돌출된 계단형 소자분리 패턴을 형성하고;
    상기 소자분리 패턴 사이의 기판에 리세스 영역을 형성하고;
    상기 리세스 영역을 채우고, 상기 소자분리 패턴에 자기 정렬된 부유 게이트를 형성하고;
    상기 부유 게이트와 상기 활성영역 사이에 개재된 터널 유전막을 형성하고; 그리고
    상기 부유 게이트 상에 블록킹 유전막의 개재 하에 제어 게이트 전극을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 계단형 소자분리 패턴을 형성하는 것은:
    상기 기판에 상기 기판의 상부면보다 돌출된 소자분리막을 형성하고;
    상기 기판에 스페이서막을 형성하고;
    상기 스페이서막을 패터닝하여 상기 소자분리막의 측면에 스페이서 패턴을 형성하고; 그리고
    상기 스페이서 패턴을 마스크로 하는 식각으로 상기 소자분리막의 상부 일부를 제거하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 리세스 영역을 형성하는 것은:
    상기 스페이서 패턴이 제거될 때까지 상기 소자분리막 사이의 기판 일부를 제거하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  7. 제 4 항에 있어서,
    상기 부유 게이트를 형성하는 것은:
    상기 계단형 소자분리 패턴 사이의 기판 상에 전도체를 채우고; 그리고
    상기 소자분리 패턴이 노출되도록 상기 전도체를 평탄화하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107658298A (zh) * 2016-07-25 2018-02-02 闪矽公司 凹入式通道半导体非易失性存储装置及其制造方法

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