CN104576649A - 一种或非门闪存存储器 - Google Patents

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Abstract

本发明公开了一种或非门闪存存储器，包括：基底，在第一方向上开有深隔离槽，在第二方向上开有浅隔离槽，所述深隔离槽的深度大于所述浅隔离槽的深度；氧化层，位于深隔离槽内；沟道区，位于浅隔离槽内；隧穿氧化层，位于沟道区之上；浮栅层，位于隧穿氧化层之上；控制栅层，位于浮栅层之上；层间介电质层，位于浮栅层和控制栅层之间；薄膜层；依次位于控制栅层之上的合金层、氮化硅层；源极；漏极；第一金属层，位于源极和漏极之上；第二金属层，位于漏极之上的第一金属层之上；隔离层。本发明所述的或非门闪存存储器的浮栅埋入基底内，能够使得在平面尺寸不变的条件下将隔离槽长度增加，满足器件运行需要，进而能够微缩至45纳米以下。

Description

一种或非门闪存存储器
技术领域
本发明涉及半导体领域，具体涉及一种或非门闪存存储器。
背景技术
闪存(FLASH)存储器具有不易流失以及可重复擦除读写的特性，此外还具有传输速度快和低耗电的特性，使得闪存存储器在便携式产品、资讯、通讯及消费性电子产品中的应用非常广泛。
非门闪存(NOR FLASH)存储器是一种主要的闪存存储器。目前对于NORFLASH微缩的尺寸一般限制在45nm节点，原因是由于NOR FLASH的写入机制为热载流子注入效应(Hot Carrier Injection，简称HCI)，但HCI效应需要NOR FLASH的沟道足够长以保证源极和漏极不短路，同时需要给源极和漏极之间的电子足够的电场加速能量，所以使得NOR FLASH微缩至90nm节点以后，相当程度上受限于NOR FLASH的沟道长度的限制，在很多文献中有研究表明NOR FLASH的沟道长度必须大于100nm，这个量级的尺寸限定了NORFLASH只能微缩至45nm节点。图1是现有技术中的或非门闪存存储器的结构图。如图1所示，浮栅层101位于硅基底102之上，使得浮栅层与硅基底之间的隧穿栅氧层103是平面结构。此种结构限制了硅基底平面上的沟道的长度，进而限制了现有技术中的或非门闪存存储器只能微缩至45纳米节点，使得或非门闪存存储器的尺寸不能进一步减小，从而限制了集成或非门闪存存储器的器件的尺寸。
发明内容
本发明的目的在于提出一种或非门闪存存储器，该或非门闪存存储器能够解决现有技术中的或非门闪存存储器只能微缩到45纳米，使得或非门闪存存储器的尺寸不能进一步减小的问题。
为达此目的，本发明采用以下技术方案：
一种或非门闪存存储器，包括：
基底，所述基底在第一方向上开有深隔离槽，在第二方向上开有浅隔离槽，所述深隔离槽的深度大于所述浅隔离槽的深度；
氧化层，所述氧化层位于所述深隔离槽内，将相邻的两个所述浅隔离槽分为一组，每相邻两组浅隔离槽之间的氧化层的高度高于每组浅隔离槽之间的氧化层的高度，且所述每组浅隔离槽之间的氧化层的高度高于所述浅隔离槽内的氧化层的高度；
沟道区，所述沟道区位于所述浅隔离槽内的基底上表面内；
隧穿氧化层，所述隧穿氧化层位于所述沟道区之上；
浮栅层，所述浮栅层位于所述隧穿氧化层之上，所述浮栅层的高度高于所述浅隔离槽内的氧化层的高度，且所述浮栅层的高度低于所述每组浅隔离槽之间的氧化层的高度；
层间介电质层，所述层间介电质层位于所述浮栅层和所述浅隔离槽内的氧化层之上以及所述浮栅层的侧壁；
控制栅层，所述控制栅层位于所述层间介电质层之上，所述控制栅层的高度低于所述每相邻两组浅隔离槽之间的氧化层的高度，且所述控制栅层的高度高于所述每组浅隔离槽之间的氧化层的高度；
薄膜层，所述薄膜层位于所述控制栅层和所述氧化层的侧壁；
合金层，所述合金层位于所述控制栅层之上；
氮化硅层，所述氮化硅层位于所述合金层之上，所述氮化硅层上表面与所述每相邻两组浅隔离槽之间的氧化层上表面平齐；
源极，所述源极位于所述每组浅隔离槽之间的基底上表面内；
漏极，所述漏极位于所述每相邻两组浅隔离槽之间的基底上表面内；
第一金属层，所述第一金属层覆盖所述源极和所述漏极；
第二金属层，所述第二金属层位于所述漏极之上的第一金属层之上；
隔离层，所述隔离层覆盖所述第一金属层、所述氧化层、所述氮化硅层和所述薄膜层，且所述隔离层上表面与所述第二金属层上表面平齐。
进一步地，所述深隔离槽的侧面与底面的夹角为钝角，所述浅隔离槽的侧面与底面的夹角为直角。
进一步地，所述基底为注入P型离子的硅衬底。
进一步地，所述第二氧化层、所述隧穿氧化层、所述层间介电质层、所述薄膜层和所述隔离层的材料为氧化硅。
进一步地，所述浮栅层和所述控制栅层的材料为多晶硅。
进一步地，所述第一金属层和所述第二金属层的材料为钨。
进一步地，所述沟道区是通过在基底上表面注入P型离子制备而成的，所述源极和所述漏极是通过在基底上表面注入N型离子制备而成的。
本发明所述的或非门闪存存储器的浮栅埋入基底内，能够使得在平面尺寸不变的条件下将隔离槽长度增加，满足器件运行需要，进而能够微缩至45纳米以下。
附图说明
为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。
图1是现有技术中的或非门闪存存储器的结构图。
图2是本发明实施例提供的或非门闪存存储器的俯视图。
图2A、图2B、图2C、图2D和图2E分别是图2中沿A-A1、B-B1、C-C1、D-D1和E-E1的剖面图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。
图2是本发明实施例提供的或非门闪存存储器的俯视图。图2A、图2B、图2C、图2D和图2E是图2中沿A-A1、B-B1、C-C1、D-D1和E-E1的剖面图。如图2、图2A、图2B、图2C、图2D和图2E所示，下面结合图2以及图2A、图2B、图2C、图2D和图2E对本发明实施例提供的或非门闪存存储器进行描述，该或非门闪存存储器包括：
基底201，基底201在第一方向上开有深隔离槽310，在第二方向上开有浅隔离槽320，深隔离槽的深度大于浅隔离槽的深度。
本实施例中，深隔离槽的侧面与底面的夹角可以为钝角，浅隔离槽的侧面与底面的夹角可以为直角，浅隔离槽的作用是定义出栅极的位置。第一方向与第二方向可以为垂直的关系。
其中，基底为注入P型离子的硅衬底。
氧化层，位于深隔离槽内，将相邻的两个浅隔离槽分为一组，每相邻两组浅隔离槽之间的氧化层2021的高度高于每组浅隔离槽之间的氧化层的高度2022，且每组浅隔离槽之间的氧化层2022的高度高于浅隔离槽内的氧化层2023的高度。
本实施例中，由于深隔离槽与浅隔离槽有重叠的区域，所以浅隔离槽内与深隔离槽重叠的区域也有氧化层。
其中，氧化层材料可以为氧化硅。
沟道区203，位于浅隔离槽内的基底上表面内。
本实施例中，沟道区可以是通过在基底上表面注入P型离子制备而成的，P型离子可以是硼。
隧穿氧化层204，位于沟道区203之上。
本实施例中，隧穿氧化层材料可以为氧化硅。
浮栅层205，位于隧穿氧化层204之上，浮栅层205的高度高于浅隔离槽内的氧化层的高度，且浮栅层205的高度低于每组浅隔离槽之间的氧化层的高度。
本实施例中，浮栅层材料可以为多晶硅。
层间介电质层206，位于浮栅层205和浅隔离槽内的氧化层之上以及浮栅层205的侧壁。
本实施例中，层间介电质层材料可以为氧化硅。
控制栅层207，位于层间介电质层206之上，控制栅层207的高度低于每相邻两组浅隔离槽之间的氧化层的高度，且控制栅层207的高度高于每组浅隔离槽之间的氧化层的高度。
本实施例中，控制栅层材料可以为多晶硅。
薄膜层208，位于控制栅层207和氧化层202的侧壁。
本实施例中，薄膜层能够隔离控制栅层和公用源极线以及漏极上层接触孔。
其中，薄膜层材料可以为氧化硅。
合金层209，位于控制栅层207之上。
本实施例中，合金层能够降低控制栅层的电阻。
其中，合金层材料可以为硅合金。
氮化硅层210，位于合金层209之上，氮化硅层210上表面与每相邻两组浅隔离槽之间的氧化层上表面平齐。
源极211，位于每组浅隔离槽之间的基底上表面内。
本实施例中，源极可以是通过在基底上表面注入N型离子制备而成的。
漏极212，位于每相邻两组浅隔离槽之间的基底上表面内。
本实施例中，漏极可以是通过在基底上表面注入N型离子制备而成的。
第一金属层213，覆盖源极211和漏极212。
本实施例中，覆盖在源极上的第一金属层作为公用源极线；覆盖在漏极上的第一金属层作为漏极下层接触孔。
其中，第一金属层材料可以为钨。
第二金属层214，位于漏极212之上的第一金属层之上。
本实施例中，第二金属层作为漏极上层接触孔。
其中，第二金属层材料可以为钨。
隔离层215，覆盖第一金属层213、氧化层、氮化硅层210和薄膜层208，且隔离层215上表面与第二金属层214上表面平齐。
本实施例中，隔离层材料可以为氧化硅。
本发明实施例提供的或非门闪存存储器的浮栅埋入基底内，能够使得在平面尺寸不变的条件下将隔离槽长度增加，满足器件运行需要，进而能够微缩至45纳米以下，且一致性较高。
上述仅为本发明的较佳实施例及所运用的技术原理。本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行的各种明显变化、重新调整及替代均不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由权利要求的范围决定。

Claims (7)

1.一种或非门闪存存储器，其特征在于，包括：
基底，所述基底在第一方向上开有深隔离槽，在第二方向上开有浅隔离槽，所述深隔离槽的深度大于所述浅隔离槽的深度；
氧化层，所述氧化层位于所述深隔离槽内，将相邻的两个所述浅隔离槽分为一组，每相邻两组浅隔离槽之间的氧化层的高度高于每组浅隔离槽之间的氧化层的高度，且所述每组浅隔离槽之间的氧化层的高度高于所述浅隔离槽内的氧化层的高度；
沟道区，所述沟道区位于所述浅隔离槽内的基底上表面内；
隧穿氧化层，所述隧穿氧化层位于所述沟道区之上；
浮栅层，所述浮栅层位于所述隧穿氧化层之上，所述浮栅层的高度高于所述浅隔离槽内的氧化层的高度，且所述浮栅层的高度低于所述每组浅隔离槽之间的氧化层的高度；
层间介电质层，所述层间介电质层位于所述浮栅层和所述浅隔离槽内的氧化层之上以及所述浮栅层的侧壁；
控制栅层，所述控制栅层位于所述层间介电质层之上，所述控制栅层的高度低于所述每相邻两组浅隔离槽之间的氧化层的高度，且所述控制栅层的高度高于所述每组浅隔离槽之间的氧化层的高度；
薄膜层，所述薄膜层位于所述控制栅层和所述氧化层的侧壁；
合金层，所述合金层位于所述控制栅层之上；
氮化硅层，所述氮化硅层位于所述合金层之上，所述氮化硅层上表面与所述每相邻两组浅隔离槽之间的氧化层上表面平齐；
源极，所述源极位于所述每组浅隔离槽之间的基底上表面内；
漏极，所述漏极位于所述每相邻两组浅隔离槽之间的基底上表面内；
第一金属层，所述第一金属层覆盖所述源极和所述漏极；
第二金属层，所述第二金属层位于所述漏极之上的第一金属层之上；
隔离层，所述隔离层覆盖所述第一金属层、所述氧化层、所述氮化硅层和所述薄膜层，且所述隔离层上表面与所述第二金属层上表面平齐。
2.根据权利要求1所述的或非门闪存存储器，其特征在于，所述深隔离槽的侧面与底面的夹角为钝角，所述浅隔离槽的侧面与底面的夹角为直角。
3.根据权利要求1-2任一所述的或非门闪存存储器，其特征在于，所述基底为注入P型离子的硅衬底。
4.根据权利要求1-2任一所述的或非门闪存存储器，其特征在于，所述第二氧化层、所述隧穿氧化层、所述层间介电质层、所述薄膜层和所述隔离层的材料为氧化硅。
5.根据权利要求1-2任一所述的或非门闪存存储器，其特征在于，所述浮栅层和所述控制栅层的材料为多晶硅。
6.根据权利要求1-2任一所述的或非门闪存存储器，其特征在于，所述第一金属层和所述第二金属层的材料为钨。
7.根据权利要求1-2任一所述的或非门闪存存储器，其特征在于，所述沟道区是通过在基底上表面注入P型离子制备而成的，所述源极和所述漏极是通过在基底上表面注入N型离子制备而成的。
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